JPH0411392A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電気的プログラマブル・リード・オンリー・
メモリ（以下ＥＦＲＯＭという）等の様な不揮発性半導
体メモリの読みだし回路を備えた、不揮発性半導体記憶
装置に関するものである。

〔従来の技術〕

従来の複数ビットデータからなるデータを高速に読み圧
す不揮発性半導体装置の読み出し回路構成例を第３図に
示す。この回路は複数ビットからなるデータの読み出し
を行い、各ビットデータを順に遅延させて出力を行なう
。この回路では４ビツトの場合を示す。

１０はメモリセルアレイ、１１はリファレンスセル列、
２０は行デコーダ、３０はビット線選択回路、４０はセ
ンスアンプ、５０は出力バッファである。メモリセルア
レイ１０は記憶素子としてフローティングゲートを有す
るメモリトランジスタを用いたメモリセルを行方向及び
列方向に沿って複数個配列している。リファレンスセル
列１１はメモリセルを列方向に沿って行数個配列したも
のが用いられ、行デコーダ２０とは反対側に配置されて
いる。メモリセルアレイ１０及びリファレンスセル列１
１は行デコーダでワード線を選択されることによってメ
モリセルが選択される。また、メモリセルアレイ１０は
ビット線選択回路３０がビット線を選択する事によって
メモリセル列を選択される。

センスアンプ４０はビット線選択回路３０及び行デコー
ダ２０で選択されたメモリセルアレイ１０とリファレン
スセル列１１のメモリセルの出力からデータ“０”ある
いは“１”を確定して出力バッファ５０に出力し、出力
バッファ５０はそれぞれタイミング制御回路６０の８力
する制御信号Φｎ（ｎ＝１〜４）により４ビツトからな
るデータを順に出力する。タイミング制御回路６０は外
部より入力される制御信号ＣＥ、およびＯＥによって制
御され、外部より入力されるアドレス信号の変化を検知
してビットデータの畠カタイミングを少しずつ遅延させ
て順にずらす制御信号Φｎ　（ｎ＝１〜４）を生成する
。

センスアンプ４０は、第４図に示すように負荷回路４１
と負荷回路４２とコンパレータ４３とから構成されてい
る。負荷回路４１はリファレンスセル列１１より行選択
手段２０によって選択されたメモリセルからリファレン
スビット線を通して読み出される信号の入力に対し電流
を供給し、この電流を電圧に変換してコンパレータのリ
ファレンス電圧Ｖｒｅｆを８カする。負荷回路４２はメ
モリセルアレイ１０より行選択手段２０と列選択手段３
０によって選択されたメモリセルがら共通ビット線を通
じて読み出される信号の入力に対し電流を供給し、メモ
リセルの記憶するデータに対応して流れる電流を電圧に
変換して、コンパレータのデータ信号人力Ｖｉｎを出力
する。コンパレータ４３はリファレンス電圧Ｖｒｅ　ｆ
を基準としてデータ信号人力Ｖｉｎの電圧が高ければ論
理値“０”を、低ければ論理値”１”を出力する。

すなわち、ＥＦＲＯＭのようなメモリセルにおいてデー
タの記憶はフローティングゲートに電子が注入されてい
るか否かによって行われる。メモリトランジスタのフロ
ーティングゲートに電子が注入されている場合は、メモ
リセルが選択されてもそのメモリセルは電流を流さない
状態（プログラム状態）となり、この状態をデータ“Ｏ
”とし、フローティングゲートに電子が注入されていな
い場合は、メモリセルが選択されると電流を流す状態（
消去状態）となり、この状態をデータ“１”としている
。

従って負荷回路４２がメモリセルに電流を流そうとした
時、このメモリセルの記憶するデータが“０”で電流が
流れないときの負荷回路４２の出力Ｖｉｎは、このメモ
リセルの記憶するデータが“１”で電流が流れるときの
負荷回路４２の出力Ｖｉｎより高い電圧を出力する。一
方リファレンスセルにはメモリアレイを構成するメモリ
セルと同じものを用い、フローティングゲートには電子
を注入せずにデータ“１゛を記憶したメモリセルと等価
なものになっているので、リファレンスセルとデータ”
１”を記憶したメモリセルが流すことのできる電流は等
しい。

そこで、リファレンスセルに電流を供給する負荷回路４
１の負荷を負荷回路４２の負荷より小さく設定すること
によって、負荷回路４１の８カ電圧Ｖｒｅｆが負荷回路
４２の８力Ｖｉｎのデータ″１”に対する電圧より高く
、データ″０″に対する電圧よりは低（なるように負荷
回路４１のＰＭＯＳトランジスタのゲート幅を大きくし
たり、同じトランジスタを並列に複数接続したりする。

このように設定された２つの負荷回路の出力Ｖｒｅｆと
Ｖｉｎをコンパレータに入力し比較増幅することによっ
て記憶データを判別することができる。

また、第３図に示されるように、センスリファレンス信
号を得るためのリファレンスメモリセル列１１は通常メ
モリアレイのワード線上、行デコーダのワードドライバ
ー出力端（以下、ワード線始端という）から最も遠い位
置（以下、ワード線終端という）に配置される。その理
由は、フードアドレスが変化して異なるワード線が選択
されデータが°゛１°°〜“１”と変化するような読出
しが行なわｎる場合、ワード線上を伝達される信号は第
６図に示すようにワード線始端における電圧の変化の波
形とワード線終端における電圧の変化の波形とではワー
ド線終端の波形の方が緩やかに変化する。このためリフ
ァレンスセルをワード線始端に配置した場合、第６図（
ａ）に示されるように他のどのメモリセルよりもリファ
レンス信号が先に定常状態になりデータ信号は過渡状態
にあってリファレンス信号より高い電圧レベルとなって
コンパレータはデータ０を出力しようとし、その後止し
いデータ１を出力しようとする。

しかし、リファレンスセルがワード線終端に配置された
場合、第６図（ｂ）に示されるようにリファレンス信号
が緩やかに変化し、データ信号が過渡状態でもリファレ
ンス信号より高くなりにくく、安定したセンス増幅動作
が行なわれるからである。

このような方法のデータセンス回路では、リファレンス
電圧をメモリセルと同じ構造、同じ配置のリファレンス
セルから得ているので、製造プロセスの変動や電源電圧
のノイズに対して同様の影響を受けるため、これらの変
動やノイズに比較的強いデータ読み出しが実現できる。

一般にこの種のメモリでビット線選択時間よりワード線
選択時間の方が遅い。その理由は、フード線がポリシリ
コンで配線され、多数のメモリセルのゲートを兼ねてい
るために配線抵抗と容量負荷が大きいからである。した
がってメモリセルアレイの中で最もデータ読み出し時間
がかかるセルはワード線終端に配置されたセルであると
いえる。

このことから、この場合ワード線終端に付加されたリフ
ァレンスセル列のセルがメモリアレイの中で最も遅れて
選択されることとなり、このリファレンスセル列のデー
タ確定後、各ピットデータをセンスするセンスアンプは
正しいデータを斉に出力することになる。

そこで、読み出しの高速化に伴って出力バッファの高速
化も行なわれると大きな外部負荷を駆動する出力バッフ
ァには短時間に大きな電流が流れ、特開昭５９−１８８
８８２号公報で示されているように、この出力バッファ
の電流のピークが複数ビットデータからなるデータの同
時出力により内部電源バスに誘起するノイズの影響が問
題となる。

このため第５図に示すような出力タイミングΦ１〜Φ４
を制御回路６０で発生し、複数ビットデータからなるデ
ータの出力タイミングを、この場合、４分割して１ビツ
トデータごとに順に少しずつ遅らせることによって、ノ
イズの発生を軽減している。このような場合、データ出
力のタイミングはリファレンスセル列のデータが確定し
た後、タイミング信号Φ、〜Φ４を順に遅らせて各出力
バッファの出力タイミングを順にずらしている。

［発明が解決しようとする課題］ 前述のように複数ビットデータからなるデータはワード
線を順に伝播して確定するメモリセルアレイのデータと
ワード線終端に位置するリファレンスセルのデータとを
比較することによって確定される。従って、メモリセル
アレイのデータが確定する時間とリファレンスセルのデ
ータが確定する時間が異なり、センスアンプの不確定期
間が存在する。特に、リファレンスセルが確定する期間
では一斉に全ビットのデータが確定されるため、大きな
電流が流れ、ノイズが大きくなって動作が不安定になっ
たり、消費電流が増大したりする。

また、データが安定するまでの時間が長くかかり、スピ
ードアップの妨げとなっている。

更に従来、同時出力による電源ノイズを軽減するために
、リファレンスセル列を含めたメモリセルアレイ内で最
も遅く選択されるセルの読み出しデータ確定タイミング
を基準にして、複数ビットデータからなるデータを分割
して出力タイミングを順に遅らせていたため、高速読み
だしの妨げとなってしまうという問題があった。

［課題を解決する為の手段］ 本発明は、記憶素子としてフローティングゲートを有す
るメモリトランジスタを用いたメモリセルが行方向及び
列方向に沿って複数個配列され、該メモリセルは複数の
列ブロックに分けられてシ入るメモリセルアレイと、前
記メモリセルアレイの行方向のメモリセルを選択する行
選択手段と、各列ブロック毎に列方向のメモリセルを選
択する複数の列選択手段と、前記メモリセルアレイの列
方向に沿って、前記メモリセルの行と同数のメモリセル
を配列したリファレンスセル列と、前記行選択手段によ
って選択された前記リファレンスセル列のメモリセルか
ら読み出される信号と前記行選択手段と前記複数の列選
択手段によって選択された前記メモリセルアレイのメモ
リセルから読み出される複数の信号とをそれぞれ比較し
て出力を決定する複数のセンスアンプとを備える半導体
記憶装置において、前記リファレンスセル列が前記列ブ
ロック毎に前記列選択手段のワード線終端側にそれぞれ
配置されたことを特徴とするものである。

更に、該各センスアンプの出力を順に遅延させて出力す
る出力制御手段を備えることより高速読出が可能な半導
体配憶装置を提供できる。

［作　用１ 以上のように、メモリセルの列ブロック毎にリファレン
スセルを設けたために、各列ブロックはその列ブロック
に近いリファレンスセルと比較できるので、各列ブロッ
ク毎にデータを確定することが出来、ノイズ発生を分散
させることが出来る。

このため、大きなノイズの発生が抑えられ、アクセスタ
イムを速（することが出来る。

さらに、従来の技術では、電源ノイズの発生を抑制する
ためにメモリセルアレイの中で最も遅れて選択されるワ
ー　ド線終端に付加されたリファレンスセル列のリファ
レンスセルのデータ確定タイミンクから、ビットデータ
の出力タイミングを順に遅らせてしているのに対し、行
選択手段に近い列ブロックがデータを確定すると出力制
御手段によって順に遅延させてビットデータを出力する
ことが出来るため、データ出力の同時出力を回避して電
源ノイズの発生を抑制しつつ、読み出しの高速化を行な
うことができる。

［実施例］ 以下、実施例によって本発明について説明する。第１図
は本発明の一実施例を示すブロック図であり、従来の回
路と比較できるように４ビツトからなるデータの読み出
しを行い、各ビットデータを順に遅延させて出力を行な
うこととする。なお、従来の回路例と同じ構成のものに
は同一の符号を付与している。

１０−１〜１０−４はメモリセルを行方向及び列方向に
沿って複数個配列したメモリセルアレイをビットデータ
ごとに分割したメモリセルアレイブロックで、１１〜１
４はメモリセルを列方向に沿って複数個配列したリファ
レンスセル列である。すべてのリファレンスセル列１１
〜１４は比較されるメモリセルアレイのワード線終端側
に配置されている。第７図に所謂ＸＮＯＲ方式によるメ
モリセルに用いた場合の例を示す。ＸＮＯＲ方式はビッ
ト線とソース線が交互に配され、ワード線がビット線と
ソース線にほぼ直交して配置される。メモリセルアレイ
ブロックと隣接するメモリセルアレイブロックの間にダ
ミーセルが設けられ、その間にリファレンスセルが配置
される。ダミーセルは隣接するメモリセルがビット線を
共有するというＸＮＯＲ方式の場合に必要であって、一
般のＮＯＲ方式の場合には設ける必要がない。

センスアンプ４０のそれぞれの入力端子には行選択手段
２０によって選択されたリファレンスセル列１１〜コ４
のメモリセルからリファレンスビット線を通して読み出
される信号と、メモリセルアレイブロック１０−１〜１
０−４よりそれぞれ行選択手段２０と列選択手段３０に
よって選択されたメモリセルから共通ビット線を通して
読み出される信号とが入力される。

この回路における読み出し動作を第２図に示し以下説明
する。

外部から入力されるアドレス信号Ａｘが変化し、新たに
ワード線が選択された時、ワード線の配線抵抗とこれに
接続されるメモリセルのゲート容量負荷によりワード線
始端からワード線終端へ選択信号が遅延をもって伝達さ
れる。ここでＸＢはワード線始端の信号波形を示し、Ｘ
１１〜Ｘは、それぞれメモリーセルアレイブロック１０
−１〜１Ｏ−４ごとのワード線方向終端側に配置された
リファレンスセル列１１〜１４のワード線信号波形を示
しており、ワード線上を選択信号がＸＢかも順にＸｌい
Ｘｌｌ、Ｘ　１１、Ｘ、４へと各ブロックごとのワード
線負荷に相当する分、順次遅れて伝達される。

このようにすると、それぞれビットデータに対応して分
割されたメモリセルアレイブロックのメモリセルの選択
は、各メモリセルアレイブロックのワード線終端側に配
置されたリファレンスセル列のリファレンスセルの選択
よりも先に行なわれるから、各ビットデータのセンスア
ンプ出力はそれぞれの入力に接続されるリファレンスセ
ルの選択タイミングにセンスアンプの動作遅延時間を加
えたタイミングで確定することになる。従って、各列ブ
ロック毎にデータを確定することが出来、順次出力が変
化するため、ノイズを軽減することができる。

次に、出力タイミング信号Φ１〜Φ４を各ビットのセン
スアンプ出力確定タイミングにあわせ、各ビットデータ
を出力すればワード線を伝達される選択信号の遅延によ
るリファレンスセル選択タイミングのずれの分、各ビッ
トデータの出力タイミングをずらして出力する。例えば
、ワード線上を伝達される選択信号がワード線始端から
終端まで達する遅延時間が２０ナノ秒（ｎＳ）であると
すると、Ｘｌ、Ｘ１２、Ｘ　Ｉｎ、Ｘ　＋４の立ち上が
りタイミングの差Δｔはおよそ５ナノ秒（ｎＳ）となり
、各ビットデータの出力タイミングΦ１〜Φ４のずれも
およそ５ナノ秒（ｎ　Ｓ）となる。この程度の出力時間
のずれがあれば、複数ビットデータを出力する際に誘起
されるノイズのピーク値は、１つの出力バッファの動作
によるノイズピークを上回ることのないレベルに抑える
ことができる。

一方、前述した従来型回路で、ワード線上を伝達される
選択信号がワード線始端から終端まで達する遅延時間を
２０ナノ秒（ｎＳ）とし、各ビットデータの出力タイミ
ングΦ、〜Φ４のずれも５ナノ秒（ｎＳ）として、ワー
ド線始端の選択信号の立ち上がりから最後のデータ出力
バッファがデータを出力するまでの時間を本発明を適用
した回路の場合とで比較すると、従来型回路で４ビツト
のデータをずらして出力する遅延分の１５ナノ秒となり
、本発明を適用した回路の方が高速にデータを読み出す
ことができる。

なお、列選択回路のアドレス変化に対しては全ビットは
ぼ同時に変化するため、本発明による効果は期待できな
いが、アクセスタイミングはワード線選択による遅延時
間によって一義的に決定されるため、メモリの高速化に
対して本発明は非常に有効である。

更に本発明は上記実施例に限定されるものではなく、種
々の変形が可能であることは言うまでもはない。例えば
、本実施例では４ビツトからなるデータの出力タイミン
グのずれを各ビットごとに設定しているが、これを８ビ
ツトからなるデータの８カを２ビツトずつ４組に分割し
て出力タイミングをずらすような設定でもよい。この場
合にはメモリセルアレイを４つのメモリアレイブロック
に分割して各ブロックにリファレンスセル列を配置すれ
ばよい。

［発明の効果］ 以上のように本発明によれば、メモリセルアレイのメモ
リセルから得られる信号と、メモリセルアレイ毎に配置
されたリファレンスセルから得られる信号とを比較して
データセンスを行うので、順次データ毎に出力が確定し
、ノイズの発生を軽減することが出来る。このため、ア
クセスタイムを高速にすることが出来る。

さらに、出力バッファのタイミングを順に遅延させて出
力する場合にも、行選択手段に近い列ブロックのデータ
が確定するとビットデータを出力することが出来るため
、データ出力の同時出力を回避して電源ノイズの発生を
抑制しつつ、読み出しの高速化が実現される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミング図、第３図は従来の複数
ビットのデータを高速に読み出す不揮発性半導体メモリ
の読みだし回路構成例を示す図、 第４図は第１図および第３図で用いられるセンスアンプ
回路構成図、 第５図は第３図の動作を示すタイミング図、第６図は第
３図の動作を示す信号波形図、第７図はＸＮＯＲ方式に
よるメモリセルの一部を示す図である。 ０・・・メモリセルアレイ、 １〜１４・・・リファレンスセル列、 ０・・・行デコーダ、 ０・・・列デコーダ、 ０・・・センスアンプ、 ０・・・出力バッファ、 ０・・・タイミング制御回路。 第２図 第 図 でンス了ンプ峙（０１−Ｏ 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １）記憶素子としてフローティングゲートを有するメモ
   リトランジスタを用いたメモリセルが行方向及び列方向
   に沿って複数個配列され、該メモリセルは複数の列ブロ
   ックに分けられているメモリセルアレイと、 前記メモリセルアレイの行方向のメモリセルを選択する
   行選択手段と、 各列ブロック毎に列方向のメモリセルを選択する複数の
   列選択手段と、 前記メモリセルアレイの列方向に沿って、前記メモリセ
   ルの行と同数のメモリセルを配列したリフアレンスセル
   列と、 前記行選択手段によって選択された前記リファレンスセ
   ル列のメモリセルから読み出される信号と前記行選択手
   段と前記複数の列選択手段によって選択された前記メモ
   リセルアレイのメモリセルから読み出される複数の信号
   とをそれぞれ比較して出力を決定する複数のセンスアン
   プとを備える半導体記憶装置において、 前記リファレンスセル列が前記列ブロック毎に前記列選
   択手段のワード線終端側にそれぞれ配置されたことを特
   徴とする不揮発性半導体記憶装置。 ２）前記各センスアンプの出力が確定した後に該出力を
   順に遅延させて出力する出力制御手段を備えることを特
   徴とする請求項第１項記載の不揮発性半導体記憶装置。