JP2005346749A - 半導体集積回路 - Google Patents

Abstract

【課題】 消費電力の増加を招くことなく、トランジスタのオフリーク電流の影響を緩和する。
【解決手段】 電圧転送スイッチ２２１，２２２及び電圧入出力回路２３１，２３２がメモリセルアレイ２００の複数のコラムに共用されるように相補バス線対ＢＵＳ，ＮＢＵＳ上に設けられ、相補ビット線対ＢＩＴ０，ＮＢＩＴ０が所定の電圧にプリチャージされた後、同一コラムに属する全てのメモリセル２０１，２０２のうちのいずれかがワード線によって選択される前に、正転ビット線ＢＩＴ０の電圧と反転ビット線ＮＢＩＴ０の電圧とを交換する。これにより、同一コラムに属する全メモリセル２０１，２０２中のアクセストランジスタのオフリーク電流の総和が、１個のドライブトランジスタのオン電流（ドライブ電流）に匹敵するほど大きくても、センスアンプ２５０の起動時に相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間に所要の大きさの電位差が確保される。
【選択図】 図７

Description

本発明は、半導体集積回路に関し、特にトランジスタのオフリーク電流に起因した誤動作を防止するための回路技術に関するものである。

従来の半導体集積回路の１つとして、ＳＲＡＭ（static random access memory）が知られている。ＳＲＡＭが有する多数のメモリセルの各々は、例えば、第１及び第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）と、第１及び第２のドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）と、第１及び第２の負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）とで構成される。第１のドライブトランジスタのドレインは第１のアクセストランジスタを介してビット線対のうちの一方に、第２のドライブトランジスタのドレインは第２のアクセストランジスタを介してビット線対のうちの他方にそれぞれ接続される。各ビット線は、読み出し／書き込みサイクルの前に、所定の電圧にプリチャージされる。

近年、半導体プロセスの微細化に伴い、トランジスタの閾値電圧が低下している。その結果、ＳＲＡＭにおいてアクセストランジスタのオフリーク電流の影響が顕著になってきた。同一コラムに属する複数のメモリセルの各々のアクセストランジスタのオフリーク電流の総和（ビット線リーク電流）が、同コラムにおいて読み出し時に選択される単一メモリセル中のドライブトランジスタに流れるオン電流（ドライブ電流）に匹敵するほど大きくなると、ビット線対間に所要の大きさの電位差が確保できなくなる結果、メモリ読み出しに誤動作が生じる怖れさえある。しかも、アクセストランジスタのオフリーク電流は、セルデータ、温度等に依存して変動する。

この課題を解決するため、ある従来技術によれば、ビット線対のプリチャージ期間に各ビット線についてリーク電流の大きさが検知され、読み出し／書き込みサイクルでは、検知されたビット線リーク電流と同じ大きさの補償電流が各ビット線へ注入される（非特許文献１参照）。
K. Agawa et al., "A Bit-Line Leakage Compensation Scheme for Low-Voltage SRAM's", IEEE 2000 Symposium on VLSI Circuits, Digest of Technical Papers, pp.70-71

しかしながら、上記従来技術には、ビット線への補償電流の注入に起因して消費電力が大きくなるという課題があった。

本発明の目的は、２本の信号配線と、各々のドレインが一方の信号配線に接続された複数のトランジスタとを有する半導体集積回路において、消費電力の増加を招くことなくトランジスタのオフリーク電流の影響を緩和することにある。

上記目的を達成するため、本発明は、トランジスタの実動作前に予めプリチャージ電圧の調整によってリーク補償を実行することとしたものである。

具体的に説明すると、本発明に係る半導体集積回路は、第１及び第２の信号配線と、各々のドレインが前記第１の信号配線に接続された複数のトランジスタと、前記第１及び第２の信号配線を第１の電圧にプリチャージするプリチャージ回路と、このプリチャージの完了後に前記複数のトランジスタのオフリーク電流に起因して前記第１の信号配線の電圧が第２の電圧に変化したとき、前記複数のトランジスタのうちのいずれかの実動作前に前記第２の信号配線の電圧を前記第２の電圧に調整するための電圧調整手段と、前記複数のトランジスタのうちのいずれかの実動作時に前記第１及び第２の信号配線間の電位差を増幅する差動増幅回路とを備えた構成を採用したものである。

これにより、リークによる前記第１の信号配線の電圧変化に応じて前記第２の信号配線のプリチャージ電圧が調整されるので、トランジスタのオフリーク電流が温度等に依存して変動してもリーク補償が達成される。

本発明によれば、トランジスタの実動作前に予めプリチャージ電圧の調整によってリーク補償を実行することとしたので、消費電力の増加を招くことなく各トランジスタのオフリーク電流の影響を緩和することができる。

以下、図面を参照しながら、本発明に係る半導体集積回路の一実施形態である半導体メモリについて説明する。なお、一部を除いて、データ書き込みに関する回路の説明を省略する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示している。ここでは、多数のトライステートバッファが、共通の信号配線であるバス線に接続されているものとする。

図１の半導体集積回路は多数のメモリマクロを有するものであるが、図面の簡略化のため、このうち２個のメモリマクロ１０１，１０２のみが図示されている。第１のメモリマクロ１０１は第１のトライステートバッファ１１１を介して、また第２のメモリマクロ１０２は第２のトライステートバッファ１１２を介して共通のバス線１２１に接続されている。ＶＤＤは電源電圧、ＶＳＳは接地電圧である。

第１のトライステートバッファ１１１において、１１はＰチャネルＭＯＳドライブトランジスタ、１２はＮチャネルＭＯＳドライブトランジスタ、１３及び１６はインバータ回路、１４はＰチャネルＭＯＳスイッチングトランジスタ、１５はＮチャネルＭＯＳスイッチングトランジスタである。ＮチャネルＭＯＳドライブトランジスタ１２のゲートには第１の出力イネーブル信号ＯＥ１が、ＰチャネルＭＯＳドライブトランジスタ１１のゲートには当該第１の出力イネーブル信号ＯＥ１の反転信号がそれぞれ与えられる。また、両スイッチングトランジスタ１４，１５の各々のゲートには、第１のメモリマクロ１０１から与えられる第１のデータ信号ＤＡの反転信号が与えられる。ＰチャネルＭＯＳドライブトランジスタ１１のドレインはＰチャネルＭＯＳスイッチングトランジスタ１４を介して、ＮチャネルＭＯＳドライブトランジスタ１２のドレインはＮチャネルＭＯＳスイッチングトランジスタ１５を介してバス線１２１に接続される。そして、ＰチャネルＭＯＳドライブトランジスタ１１のソースは電源電圧ＶＤＤに、ＮチャネルＭＯＳドライブトランジスタ１２のソースは接地電圧ＶＳＳにそれぞれ接続されている。したがって、第１のトライステートバッファ１１１は、第１の出力イネーブル信号ＯＥ１がＬレベルの場合には出力がハイインピーダンス状態を示し、第１の出力イネーブル信号ＯＥ１がＨレベルの場合には、第１のデータ信号ＤＡがＨレベル（ＤＡ＝１）ならばＰチャネルＭＯＳドライブトランジスタ１１によりバス線１２１をＨレベルにドライブし、第１のデータ信号ＤＡがＬレベル（ＤＡ＝０）ならばＮチャネルＭＯＳドライブトランジスタ１２によりバス線１２１をＬレベルにドライブする。

第２のトライステートバッファ１１２を含む他の全てのトライステートバッファも、第１のトライステートバッファ１１１と同様の内部構成を持つ。図１中のＯＥ２は第２の出力イネーブル信号、ＤＢは第２のメモリマクロ１０２から与えられる第２のデータ信号である。

１２２はダミーバス線である。ダミーバス線１２２は、バス線１２１とほぼ等しい配線容量を持つ。ただし、いずれのトライステートバッファもダミーバス線１２２には接続されない。

図１の半導体集積回路は、プリチャージ回路１３０と、センスアンプ１４０と、電圧入出力回路（ＶＩＯ）１５０と、電圧転送スイッチ１６０と、出力バッファ１７０とを更に有している。図１中のＶＢＵＳはバス線１２１の電圧、ＶＤＢＵＳはダミーバス線１２２の電圧である。

プリチャージ回路１３０は、プリチャージ信号ＰＣＧがＬレベルのときに、バス線１２１とダミーバス線１２２とを、電源電圧ＶＤＤと接地電圧ＶＳＳとの丁度中間の電圧（ＶＤＤ／２）にプリチャージする回路である。更に、スイッチ制御信号ＶＳＷがＨレベルのときには、プリチャージ回路１３０がバス線１２１のみを中間電圧ＶＤＤ／２にプリチャージするように構成されている。

電圧入出力回路１５０は、与えられた入力電圧ＶＩＮを取り込み、かつ当該取り込んだ電圧と等しい電圧ＶＯＵＴを出力する機能を有する回路であって、電源電圧ＶＤＤよりも若干低いバイアス設定電圧Ｖｓｅｔが当該電圧入出力回路１５０に与えられる。

電圧転送スイッチ１６０は、スイッチ制御信号ＶＳＷがＬレベルのときにバス線１２１の電圧ＶＢＵＳを電圧入出力回路１５０に入力電圧ＶＩＮとして与えた後、スイッチ制御信号ＶＳＷがＨレベルになったとき、当該電圧入出力回路１５０の出力電圧ＶＯＵＴをダミーバス線１２２へ供給するスイッチである。

センスアンプ１４０は、センスアンプイネーブル信号ＳＡＥがＨレベルのときに、バス線１２１とダミーバス線１２２との間の電位差を増幅するように、高い方の電圧を電源電圧ＶＤＤまで、低い方の電圧を接地電圧ＶＳＳまでそれぞれドライブする差動増幅回路である。

出力バッファ１７０は、センスアンプ１４０により増幅されたバス線１２１の電圧ＶＢＵＳをデータ出力信号ＤＯＵＴとして出力する回路である。

図２は、図１中の電圧入出力回路１５０の入出力特性を示している。図２中に実線で示されるように、入力電圧ＶＩＮが中間電圧ＶＤＤ／２の近傍の値である場合に、リニアな入出力特性が得られる。

図３は、図１の半導体集積回路中の信号波形の例を示している。図３において、Ｒ１は第１の読み出しサイクル、Ｒ２は第２の読み出しサイクルである。ここでは、第１の読み出しサイクルＲ１において第１のメモリマクロ１０１から“０”のデータ（ＤＡ＝０）が、第２の読み出しサイクルＲ２において第２のメモリマクロ１０２から“１”のデータ（ＤＢ＝１）がそれぞれ読み出されるものとする。また、全トライステートバッファ１１１，１１２において、ＰチャネルＭＯＳドライブトランジスタ１１のオフリーク電流は小さいものの、ＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流は大きいものとする。

まず、第１の読み出しサイクルＲ１について説明する。期間Ｔ１〜Ｔ３は準備期間であり、期間Ｔ４及びＴ５は実読み出し期間である。

期間Ｔ１では、全トライステートバッファ１１１，１１２の出力イネーブル信号ＯＥ１，ＯＥ２をＬレベルに保持し、かつスイッチ制御信号ＶＳＷをＬレベルに保持したまま、プリチャージ信号ＰＣＧをＬレベルにする。このとき、プリチャージ回路１３０は、電源電圧ＶＤＤにチャージされたバス線１２１と、接地電圧ＶＳＳにディスチャージされたダミーバス線１２２とを、いずれも中間電圧ＶＤＤ／２にプリチャージする。

期間Ｔ２では、プリチャージ信号ＰＣＧをＨレベルに戻すことにより、プリチャージ回路１３０の動作を停止させる。プリチャージ停止後、バス線１２１の電圧ＶＢＵＳは、全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流により徐々に低下する。この間、電圧転送スイッチ１６０は、バス線１２１の電圧ＶＢＵＳを電圧入出力回路１５０に入力電圧ＶＩＮとして与え続ける。一方、ダミーバス線１２２の電圧ＶＤＢＵＳはほとんど変動しない。

期間Ｔ３では、スイッチ制御信号ＶＳＷをＨレベルにする。これに応答して、電圧転送スイッチ１６０は、電圧入出力回路１５０の入力側から出力側へと切り換えられて、電圧入出力回路１５０の出力電圧ＶＯＵＴをダミーバス線１２２へ供給する。一方、プリチャージ回路１３０は、スイッチ制御信号ＶＳＷの反転信号を得て、バス線１２１及びダミーバス線１２２のうち前者のみを中間電圧ＶＤＤ／２に再度プリチャージする。この結果、期間Ｔ２の最後におけるバス線１２１の電圧ＶＢＵＳとダミーバス線１２２の電圧ＶＤＢＵＳとの関係が、期間Ｔ３の最後では逆転する。つまり、ダミーバス線１２２のプリチャージ電圧が、ハイインピーダンス出力状態になっている全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流の総和を反映した電圧に調整される。

期間Ｔ４では、スイッチ制御信号ＶＳＷをＬレベルに戻すことにより、電圧転送スイッチ１６０を電圧入出力回路１５０の入力側に切り換えるとともに、プリチャージ回路１３０の動作を停止させる。それと同時に、第１の出力イネーブル信号ＯＥ１をＨレベルとすることにより、第１のメモリマクロ１０１のデータ信号ＤＡに応じて第１のトライステートバッファ１１１にアクティブな出力動作をさせる。前述のとおり「ＤＡ＝０」としているので、第１のトライステートバッファ１１１中のＮチャネルＭＯＳスイッチングトランジスタ１５がオンする。Ｈレベルの出力イネーブル信号ＯＥ１により第１のトライステートバッファ１１１中のＮチャネルＭＯＳドライブトランジスタ１２もオンしているので、当該第１のトライステートバッファ１１１は、Ｌレベル出力動作となる。したがって、バス線１２１の電圧ＶＢＵＳは、当該第１のトライステートバッファ１１１中のＮチャネルＭＯＳドライブトランジスタ１２によりＬレベルにドライブされて下がる。この際、第２のトライステートバッファ１１２を含む他の全てのトライステートバッファ中のＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流が、バス線１２１の電圧ＶＢＵＳの急速な低下を助ける。したがって、期間Ｔ４の最後では、バス線１２１の電圧ＶＢＵＳがダミーバス線１２２の電圧ＶＤＢＵＳを下回ることとなり、かつバス線１２１とダミーバス線１２２との間の電位差がセンスアンプ１４０の動作にとって必要な大きさを上回ることとなる。

期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ１４０を起動する。これにより、バス線１２１の電圧ＶＢＵＳは接地電圧ＶＳＳまで、ダミーバス線１２２の電圧ＶＤＢＵＳは電源電圧ＶＤＤまでそれぞれ増幅される。そして、この期間Ｔ５に得られたバス線１２１の電圧ＶＢＵＳが、出力バッファ１７０を通してデータ出力信号ＤＯＵＴ（＝０）となる。

第２の読み出しサイクルＲ２の期間Ｔ１〜Ｔ３における動作は、第１の読み出しサイクルＲ１と同じである。期間Ｔ３の最後では、ダミーバス線１２２の電圧ＶＤＢＵＳがバス線１２１の電圧ＶＢＵＳよりも低くなっている。

第２の読み出しサイクルＲ２の期間Ｔ４では、第２の出力イネーブル信号ＯＥ２をＨレベルとすることにより、第２のメモリマクロ１０２のデータ信号ＤＢに応じて第２のトライステートバッファ１１２にアクティブな出力動作をさせる。前述のとおり「ＤＢ＝１」としているので、第２のトライステートバッファ１１２中のＰチャネルＭＯＳスイッチングトランジスタ１４がオンする。Ｈレベルの出力イネーブル信号ＯＥ２により第２のトライステートバッファ１１２中のＰチャネルＭＯＳドライブトランジスタ１１もオンしているので、当該第２のトライステートバッファ１１２は、Ｈレベル出力動作となる。したがって、バス線１２１の電圧ＶＢＵＳは、ＰチャネルＭＯＳドライブトランジスタ１１によりＨレベルにドライブされて上がろうとする。この際、ダミーバス線１２２の電圧ＶＤＢＵＳを期間Ｔ３において予め下げてあるので、全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流の総和が、第２のトライステートバッファ１１２中のＰチャネルＭＯＳドライブトランジスタ１１のオン電流（ドライブ電流）に匹敵するほど大きくても、次の期間Ｔ５の開始時点におけるバス線１２１とダミーバス線１２２との間の所要の大きさの電位差の発生が保証される。

次の期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ１４０を起動する。これにより、バス線１２１の電圧ＶＢＵＳは電源電圧ＶＤＤまで、ダミーバス線１２２の電圧ＶＤＢＵＳは接地電圧ＶＳＳまでそれぞれ増幅される。そして、この期間Ｔ５に得られたバス線１２１の電圧ＶＢＵＳが、出力バッファ１７０を通してデータ出力信号ＤＯＵＴ（＝１）となる。

なお、スイッチ制御信号ＶＳＷの立ち下げによる再プリチャージ解除からセンスアンプ１４０の起動までの時間（期間Ｔ４）の長さは、ダミーバス線１２２の電圧調整前に全トライステートバッファ１１１，１１２中のＮチャネルＭＯＳドライブトランジスタ１２のオフリーク電流に起因したバス線１２１の電圧変化が許容される時間（期間Ｔ２）の長さと一致するように設定するのがよい。

《第２の実施形態》
図４は、本発明の第２の実施形態に係る半導体集積回路の構成を示している。図４の半導体集積回路は、ｍ及びｎを１以上の整数とするとき、ｍ＋１個のロウとｎ＋１個のコラムとを持つＳＲＡＭメモリセルアレイ２００を有するものである。ただし、図面の簡略化のため、各々前述の６トランジスタ構成を持つ４個のメモリセル２０１，２０２，２０３，２０４のみが図示されている。第１及び第２のメモリセル２０１，２０２はコラム０の相補ビット線対ＢＩＴ０，ＮＢＩＴ０に、第３及び第４のメモリセル２０３，２０４はコラムｎの相補ビット線対ＢＩＴｎ，ＮＢＩＴｎにそれぞれ接続されている。また、第１及び第３のメモリセル２０１，２０３はロウ０のワード線ＷＬ０に、第２及び第４のメモリセル２０２，２０４はロウｍのワード線ＷＬｍにそれぞれ接続されている。ＶＤＤは電源電圧、ＶＳＳは接地電圧である。なお、以下の説明では必要に応じて、相補ビット線対ＢＩＴ０，ＮＢＩＴ０のうちの一方（ＢＩＴ０）を正転ビット線と呼び、他方（ＮＢＩＴ０）を反転ビット線と呼ぶこととする。

図４中のＢＵＳ及びＮＢＵＳは複数のコラムに共用される相補バス線対である。以下の説明では必要に応じて、相補バス線対ＢＵＳ，ＮＢＵＳのうちの一方（ＢＵＳ）を正転バス線と呼び、他方（ＮＢＵＳ）を反転バス線と呼ぶこととする。

第１のメモリセル２０１において、１は第１のＰチャネルＭＯＳ負荷トランジスタ、２は第１のＮチャネルＭＯＳドライブトランジスタ、３は第２のＰチャネルＭＯＳ負荷トランジスタ、４は第２のＮチャネルＭＯＳドライブトランジスタ、５は第１のＮチャネルＭＯＳアクセストランジスタ、６は第２のＮチャネルＭＯＳアクセストランジスタである。第１のＮチャネルＭＯＳドライブトランジスタ２のドレインは第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビットＢＩＴ０に、第２のＮチャネルＭＯＳドライブトランジスタ４のドレインは第２のＮチャネルＭＯＳアクセストランジスタ６を介して反転ビット線ＮＢＩＴ０にそれぞれ接続されている。第１及び第２のＮチャネルＭＯＳアクセストランジスタ５，６の各々のゲートは、ロウ０のワード線ＷＬ０に接続されている。したがって、第１のメモリセル２０１は、ワード線ＷＬ０がＬレベルの場合には相補ビット線対ＢＩＴ０，ＮＢＩＴ０に対してハイインピーダンス状態を示し、ワード線ＷＬ０がＨレベルの場合には、セルデータが“０”ならば第１のＮチャネルＭＯＳドライブトランジスタ２により正転ビット線ＢＩＴ０をＬレベルにドライブし、セルデータが“１”ならば第２のＮチャネルＭＯＳドライブトランジスタ４により反転ビット線ＮＢＩＴ０をＬレベルにドライブする。

第２、第３及び第４のメモリセル２０２，２０３，２０４を含む他の全てのメモリセルも、第１のメモリセル２０１と同様の内部構成を持つ。

図４に示したプリチャージ回路２１０、第１及び第２の電圧転送スイッチ２２１，２２２、第１及び第２の電圧入出力回路（ＶＩＯ）２３１，２３２並びにコラムスイッチ２４１は、コラム０に属する。

プリチャージ回路２１０は、プリチャージ信号ＰＣＧがＬレベルのときに、相補ビット線対ＢＩＴ０，ＮＢＩＴ０を電源電圧ＶＤＤと同じ電圧にプリチャージする回路である。

第１及び第２の電圧入出力回路２３１，２３２は、図１中の電圧入出力回路１５０と同様の回路構成を持つ。ただし、図４中の第１及び第２の電圧入出力回路２３１，２３２には、ＶＤＤよりも高い電源電圧（ＶＤＤ２：不図示）が与えられ、この電源電圧よりも若干低い電圧がバイアス設定電圧として与えられるようになっている。

第１の電圧転送スイッチ２２１は、スイッチ制御信号ＶＳＷがＬレベルのときに正転ビット線ＢＩＴ０の電圧を第１の電圧入出力回路２３１に入力電圧として与えた後、スイッチ制御信号ＶＳＷがＨレベルになったとき、第２の電圧入出力回路２３２の出力電圧を正転ビット線ＢＩＴ０へ供給するスイッチである。

第２の電圧転送スイッチ２２２は、スイッチ制御信号ＶＳＷがＬレベルのときに反転ビット線ＮＢＩＴ０の電圧を第２の電圧入出力回路２３２に入力電圧として与えた後、スイッチ制御信号ＶＳＷがＨレベルになったとき、第１の電圧入出力回路２３１の出力電圧を反転ビット線ＮＢＩＴ０へ供給するスイッチである。

コラムスイッチ２４１は、コラム０のコラム選択信号ＣＡ０がＨレベルのときに正転ビット線ＢＩＴ０を正転バス線ＢＵＳに、反転ビット線ＮＢＩＴ０を反転バス線ＮＢＵＳにそれぞれ接続する。

コラムｎでも同様に、プリチャージ回路２１１、第１及び第２の電圧転送スイッチ２２３，２２４、第１及び第２の電圧入出力回路２３３，２３４並びにコラムスイッチ２４２が設けられている。ＣＡｎは、コラムｎのコラム選択信号である。

図４の半導体集積回路は、センスアンプ２５０と、出力バッファ２６０とを更に有している。センスアンプ２５０は、複数のコラムに共用される差動増幅回路であって、センスアンプイネーブル信号ＳＡＥがＨレベルのときに、相補バス線対ＢＵＳ，ＮＢＵＳの間の電位差を増幅するように、高い方の電圧を電源電圧ＶＤＤまで、低い方の電圧を接地電圧ＶＳＳまでそれぞれドライブする。出力バッファ２６０は、センスアンプ２５０により増幅された正転バス線ＢＵＳの電圧をデータ出力信号ＤＯＵＴとして出力する。

図５は、図４中の第１〜第４の電圧入出力回路２３１〜２３４の各々の入出力特性を示している。図５中に実線で示されるように、入力電圧ＶＩＮが電源電圧ＶＤＤよりも若干低い値である場合に、リニアな入出力特性が得られる。

図６は、図４の半導体集積回路中の信号波形の例を示している。図６において、Ｒ１は第１の読み出しサイクル、Ｒ２は第２の読み出しサイクルである。ここでは、第１の読み出しサイクルＲ１において第１のメモリセル２０１からデータ“０”が、第２の読み出しサイクルＲ２において第２のメモリセル２０２からデータ“１”がそれぞれ読み出されるものとする。また、コラム０に属する全メモリセル２０１，２０２において、正転ビット線ＢＩＴ０側に位置する第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流は、反転ビット線ＮＢＩＴ０側に位置する第２のＮチャネルＭＯＳアクセストランジスタ６のオフリーク電流に比べて大きいものとする。

まず、第１の読み出しサイクルＲ１について説明する。期間Ｔ１〜Ｔ３は準備期間であり、期間Ｔ４及びＴ５は実読み出し期間である。

期間Ｔ１では、コラム０に属する全メモリセル２０１，２０２のワード線ＷＬ０，ＷＬｍをＬレベルに保持し、かつスイッチ制御信号ＶＳＷをＬレベルに保持したまま、プリチャージ信号ＰＣＧをＬレベルにする。このとき、プリチャージ回路２１０は、電源電圧ＶＤＤにチャージされた正転ビット線ＢＩＴ０と、接地電圧ＶＳＳにディスチャージされた反転ビット線ＮＢＩＴ０とを、いずれも電源電圧ＶＤＤにプリチャージする。

期間Ｔ２では、プリチャージ信号ＰＣＧをＨレベルに戻すことにより、プリチャージ回路２１０の動作を停止させる。プリチャージ停止後、正転ビット線ＢＩＴ０の電圧は、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流により徐々に低下する。反転ビット線ＮＢＩＴ０の電圧も、コラム０に属する全メモリセル２０１，２０２中の第２のＮチャネルＭＯＳアクセストランジスタ６のオフリーク電流により徐々に低下する。ただし、第２のＮチャネルＭＯＳアクセストランジスタ６よりも第１のＮチャネルＭＯＳアクセストランジスタ５の方がオフリーク電流が大きいものとしているので、反転ビット線ＮＢＩＴ０よりも正転ビット線ＢＩＴ０の方が電圧低下量が大きくなる。この間、第１の電圧転送スイッチ２２１は正転ビット線ＢＩＴ０の電圧を第１の電圧入出力回路２３１に入力電圧として与え続け、第２の電圧転送スイッチ２２２は反転ビット線ＮＢＩＴ０の電圧を第２の電圧入出力回路２３２に入力電圧として与え続ける。

期間Ｔ３では、スイッチ制御信号ＶＳＷをＨレベルにする。これに応答して、第１の電圧転送スイッチ２２１は第２の電圧入出力回路２３２の出力電圧を正転ビット線ＢＩＴ０へ、第２の電圧転送スイッチ２２２は第１の電圧入出力回路２３１の出力電圧を反転ビット線ＮＢＩＴ０へそれぞれ供給する。この結果、期間Ｔ２の最後における相補ビット線対ＢＩＴ０，ＮＢＩＴ０の各々の電圧の関係が、期間Ｔ３の最後では逆転する。つまり、相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間で電圧交換が実行されるのである。また、この期間Ｔ３において、当該サイクルの読み出し対象である第１のメモリセル２０１が属するコラム０を選択するように、コラム０のコラム選択信号ＣＡ０をＨレベルにし、かつ他の全てのコラム選択信号ＣＡｎをＬレベルにする。これにより、コラム０の相補ビット線対ＢＩＴ０，ＮＢＩＴ０のみが相補バス線対ＢＵＳ，ＮＢＵＳに接続される。

期間Ｔ４では、スイッチ制御信号ＶＳＷをＬレベルに戻すことにより、第１及び第２の電圧転送スイッチ２２１，２２２を第１及び第２の電圧入出力回路２３１，２３２の入力側に切り換える。これにより、第１及び第２の電圧入出力回路２３１，２３２による相補ビット線対ＢＩＴ０，ＮＢＩＴ０の駆動が解除される。それと同時に、ロウ０のワード線ＷＬ０をＨレベルとすることにより、第１のメモリセル２０１にセルデータ“０”に応じたアクティブな出力動作をさせる。つまり、第１のメモリセル２０１中の第１のＮチャネルＭＯＳドライブトランジスタ２が、第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビット線ＢＩＴ０をＬレベルにドライブする。したがって、正転ビット線ＢＩＴ０の電圧は下がる。この際、第２のメモリセル２０２を含むコラム０の他の全てのメモリセル中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流が、正転ビット線ＢＩＴ０の急速な電圧低下を助ける。したがって、期間Ｔ４の最後では、正転ビット線ＢＩＴ０の電圧が反転ビット線ＮＢＩＴ０の電圧を下回ることとなり、かつ相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間の電位差（つまり、相補バス線対ＢＵＳ，ＮＢＵＳの間の電位差）がセンスアンプ２５０の動作にとって必要な大きさを上回ることとなる。

期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ２５０を起動する。これにより、正転ビット線ＢＩＴ０及び正転バス線ＢＵＳの電圧は接地電圧ＶＳＳまで、反転ビット線ＮＢＩＴ０及び反転バス線ＮＢＵＳの電圧は電源電圧ＶＤＤまでそれぞれ増幅される。そして、この期間Ｔ５に得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通してデータ出力信号ＤＯＵＴ（＝０）となる。

第２の読み出しサイクルＲ２の期間Ｔ１〜Ｔ３における動作は、第１の読み出しサイクルＲ１と同じである。期間Ｔ３の最後では、反転ビット線ＮＢＩＴ０の電圧が正転ビット線ＢＩＴ０の電圧よりも低くなっている。

第２の読み出しサイクルＲ２の期間Ｔ４では、ロウｍのワード線ＷＬｍをＨレベルとすることにより、第２のメモリセル２０２にセルデータ“１”に応じたアクティブな出力動作をさせる。つまり、第２のメモリセル２０２中の第２のＮチャネルＭＯＳドライブトランジスタ４が、第２のＮチャネルＭＯＳアクセストランジスタ６を介して反転ビット線ＮＢＩＴ０をＬレベルにドライブする。したがって、反転ビット線ＮＢＩＴ０の電圧は下がる。一方、正転ビット線ＢＩＴ０の電圧も、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流に起因して下がる。ところが、反転ビット線ＮＢＩＴ０の電圧を期間Ｔ３において予め下げてあるので、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流の総和が、第２のメモリセル２０２中の第２のＮチャネルＭＯＳドライブトランジスタ４のオン電流（ドライブ電流）に匹敵するほど大きくても、次の期間Ｔ５の開始時点における相補ビット線対ＢＩＴ０，ＮＢＩＴ０の間の所要の大きさの電位差の発生が保証される。

次の期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ２５０を起動する。これにより、正転ビット線ＢＩＴ０及び正転バス線ＢＵＳの電圧は電源電圧ＶＤＤまで、反転ビット線ＮＢＩＴ０及び反転バス線ＮＢＵＳの電圧は接地電圧ＶＳＳまでそれぞれ増幅される。そして、この期間Ｔ５に得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通してデータ出力信号ＤＯＵＴ（＝１）となる。

なお、スイッチ制御信号ＶＳＷの立ち下げからセンスアンプ２５０の起動までの時間（期間Ｔ４）の長さは、相補ビット線対ＢＩＴ０，ＮＢＩＴ０の電圧交換前にオフリーク電流に起因した当該相補ビット線対ＢＩＴ０，ＮＢＩＴ０の電圧変化が許容される時間（期間Ｔ２）の長さと一致するように設定するのがよい。

図７は、図４の半導体集積回路の変形例を示している。図７の半導体集積回路では、第１及び第２の電圧転送スイッチ２２１，２２２並びに第１及び第２の電圧入出力回路２３１，２３２が、ＳＲＡＭメモリセルアレイ２００の複数のコラムに共用されるように、相補バス線対ＢＵＳ，ＮＢＵＳ上に設けられている。図７によれば、図４のように２個の電圧転送スイッチと２個の電圧入出力回路とを１コラム毎に個別に設ける場合に比べて、半導体集積回路のチップ面積を縮小できる。

図８は、図７の半導体集積回路中の信号波形の例を示している。図８によれば、全てのコラム選択信号ＣＡ０，ＣＡｎが第１の読み出しサイクルＲ１の最初の期間Ｔ１において早期に確定する点が、図６の例と異なる。

図９は、図４の半導体集積回路の他の変形例を示している。図９の半導体集積回路では、プリチャージ回路２１０が第１及び第２の電圧入出力回路２３１，２３２を介して相補ビット線対ＢＩＴ０，ＮＢＩＴ０を電源電圧ＶＤＤにプリチャージするように構成されている。これにより、図４のようにプリチャージ回路２１０が相補ビット線対ＢＩＴ０，ＮＢＩＴ０を直接プリチャージする場合に比べて、当該プリチャージ回路２１０を構成するトランジスタのサイズを縮小できる。コラムｎのプリチャージ回路２１１についても同様である。

図１０は、図９の半導体集積回路中の信号波形の例を示している。図１０によれば、相補ビット線対ＢＩＴ０，ＮＢＩＴ０をプリチャージするようにプリチャージ信号ＰＣＧをＬレベルにする場合にも、第１及び第２の電圧転送スイッチ２２１，２２２を第１及び第２の電圧入出力回路２３１，２３２の出力側に切り換えるようにスイッチ制御信号ＶＳＷをＨレベルにする点が、図６の例と異なる。

図１１は、図４の半導体集積回路の更に他の変形例を示している。図１１の半導体集積回路では、プリチャージ回路２１０が第１及び第２の電圧入出力回路２３１，２３２を介して相補ビット線対ＢＩＴ０，ＮＢＩＴ０を中間電圧ＶＤＤ／２にプリチャージするように構成されている。これにより、図１１中の第１及び第２の電圧入出力回路２３１，２３２では、図１中の電圧入出力回路１５０と同様に電源電圧をＶＤＤとし、各々の入出力特性を図２のように設定することができる。したがって、ＶＤＤをＶＤＤ２へ昇圧する回路が不要になり、図４及び図７の場合に比べて半導体集積回路のチップ面積を縮小できる。コラムｎのプリチャージ回路２１１並びに第１及び第２の電圧入出力回路２３３，２３４についても同様である。

図１２は、図１１の半導体集積回路中の信号波形の例を示している。図１２によれば、相補ビット線対ＢＩＴ０，ＮＢＩＴ０のプリチャージ電圧が中間電圧ＶＤＤ／２である点が、図１０の例と異なる。図１１の構成によれば、プリチャージ電圧の低減により、各メモリセル２０１〜２０４におけるゲートリーク削減効果も得られる。

《第３の実施形態》
図１３は、本発明の第３の実施形態に係る半導体集積回路の構成を示している。図１３の半導体集積回路は、第１の実施形態におけるプリチャージ電圧調整手法を第２の実施形態に係る半導体メモリに適用したものである。図１３中のメモリセル２０１〜２０４、センスアンプ２５０及び出力バッファ２６０は、各々図４中の対応回路ブロックと同じものである。

図１３のＳＲＡＭメモリセルアレイ２００では、コラム０において、相補ビット線対ＢＩＴ０，ＮＢＩＴ０に加えてダミービット線ＤＢＩＴ０が設けられる。このダミービット線ＤＢＩＴ０は、正転ビット線ＢＩＴ０とほぼ等しい配線容量を持つ。ただし、いずれのメモリセルもダミービット線ＤＢＩＴ０には接続されない。ＤＢＩＴｎは、コラムｎのダミービット線である。

図１３に示したプリチャージ回路３１１、電圧転送スイッチ３２１、電圧入出力回路（ＶＩＯ）３３１、書き込み回路（ＷＴ）３４１及びコラムスイッチ２４１は、コラム０に属する。

プリチャージ回路３１１は、プリチャージ信号ＰＣＧがＬレベルのときに、正転ビット線ＢＩＴ０とダミービット線ＤＢＩＴ０とを中間電圧ＶＤＤ／２にプリチャージする回路である。更に、反転スイッチ制御信号ＮＶＳＷ（スイッチ制御信号ＶＳＷの反転信号）がＬレベルのとき、つまりスイッチ制御信号ＶＳＷがＨレベルのときには、プリチャージ回路３１１が正転ビット線ＢＩＴ０のみを中間電圧ＶＤＤ／２にプリチャージするように構成されている。

電圧入出力回路３３１は、図１中の電圧入出力回路１５０と同じ機能及び回路構成を持つ回路である。

電圧転送スイッチ３２１は、図１中の電圧転送スイッチ１６０と同じ回路構成を持つスイッチであって、スイッチ制御信号ＶＳＷがＬレベルのときに正転ビット線ＢＩＴ０の電圧を電圧入出力回路３３１に入力電圧として与えた後、スイッチ制御信号ＶＳＷがＨレベルになったとき、当該電圧入出力回路３３１の出力電圧をダミービット線ＤＢＩＴ０へ供給する。

書き込み回路３４１は、ライトイネーブル信号ＷＥが活性化されたときに、コラム０の書き込み信号ＤＩＮ０に応答して、書き込みデータに応じた電圧信号を相補ビット線対ＢＩＴ０，ＮＢＩＴ０へ供給する回路である。

コラムスイッチ２４１は、コラム０のコラム選択信号ＣＡ０がＨレベルのときに正転ビット線ＢＩＴ０を正転バス線ＢＵＳに、ダミービット線ＤＢＩＴ０を反転バス線ＮＢＵＳにそれぞれ接続する。

コラムｎでも同様に、プリチャージ回路３１２、電圧転送スイッチ３２２、電圧入出力回路３３２、書き込み回路３４２及びコラムスイッチ２４２が設けられている。ＤＩＮｎはコラムｎの書き込み信号、ＣＡｎはコラムｎのコラム選択信号である。

図１４は、図１３の半導体集積回路中の信号波形の例を示している。図１４において、Ｒ１は第１の読み出しサイクル、Ｒ２は第２の読み出しサイクルである。ここでは、第１の読み出しサイクルＲ１において第１のメモリセル２０１からデータ“０”が、第２の読み出しサイクルＲ２において第２のメモリセル２０２からデータ“１”がそれぞれ読み出されるものとする。

まず、第１の読み出しサイクルＲ１について説明する。期間Ｔ１〜Ｔ３は準備期間であり、期間Ｔ４及びＴ５は実読み出し期間である。

期間Ｔ１では、コラム０に属する全メモリセル２０１，２０２のワード線ＷＬ０，ＷＬｍをＬレベルに保持し、かつスイッチ制御信号ＶＳＷをＬレベルに保持したまま、プリチャージ信号ＰＣＧをＬレベルにする。このとき、プリチャージ回路３１１は、電源電圧ＶＤＤにチャージされた正転ビット線ＢＩＴ０と、接地電圧ＶＳＳにディスチャージされたダミービット線ＤＢＩＴ０とを、いずれも中間電圧ＶＤＤ／２にプリチャージする。

期間Ｔ２では、プリチャージ信号ＰＣＧをＨレベルに戻すことにより、プリチャージ回路３１１の動作を停止させる。プリチャージ停止後、正転ビット線ＢＩＴ０の電圧は、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流により徐々に低下する。この間、電圧転送スイッチ３２１は、正転ビット線ＢＩＴ０の電圧を電圧入出力回路３３１に入力電圧として与え続ける。一方、ダミービット線ＤＢＩＴ０の電圧はほとんど変動しない。

期間Ｔ３では、スイッチ制御信号ＶＳＷをＨレベルにする。これに応答して、電圧転送スイッチ３２１は、電圧入出力回路３３１の入力側から出力側へと切り換えられて、電圧入出力回路３３１の出力電圧をダミービット線ＤＢＩＴ０へ供給する。一方、プリチャージ回路３１１は、電圧転送スイッチ３２１から反転スイッチ制御信号ＮＶＳＷを得て、正転ビット線ＢＩＴ０及びダミービット線ＤＢＩＴ０のうち前者のみを中間電圧ＶＤＤ／２に再度プリチャージする。この結果、期間Ｔ２の最後における正転ビット線ＢＩＴ０の電圧とダミービット線ＤＢＩＴ０の電圧との関係が、期間Ｔ３の最後では逆転する。つまり、ダミービット線ＤＢＩＴ０のプリチャージ電圧が、ハイインピーダンス出力状態になっているコラム０の全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流の総和を反映した電圧に調整される。また、この期間Ｔ３において、当該サイクルの読み出し対象である第１のメモリセル２０１が属するコラム０を選択するように、コラム０のコラム選択信号ＣＡ０をＨレベルにし、かつ他の全てのコラム選択信号ＣＡｎをＬレベルにする。これにより、コラム０の正転ビット線ＢＩＴ０及びダミービット線ＤＢＩＴ０のみが相補バス線対ＢＵＳ，ＮＢＵＳに接続される。

期間Ｔ４では、スイッチ制御信号ＶＳＷをＬレベルに戻すことにより、電圧転送スイッチ３２１を電圧入出力回路３３１の入力側に切り換えるとともに、プリチャージ回路３１１の動作を停止させる。これにより、電圧入出力回路３３１によるダミービット線ＤＢＩＴ０の駆動が解除される。それと同時に、ロウ０のワード線ＷＬ０をＨレベルとすることにより、第１のメモリセル２０１にセルデータ“０”に応じたアクティブな出力動作をさせる。つまり、第１のメモリセル２０１中の第１のＮチャネルＭＯＳドライブトランジスタ２が、第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビット線ＢＩＴ０をＬレベルにドライブする。したがって、正転ビット線ＢＩＴ０の電圧は下がる。この際、第２のメモリセル２０２を含むコラム０の他の全てのメモリセル中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流が、正転ビット線ＢＩＴ０の急速な電圧低下を助ける。したがって、期間Ｔ４の最後では、正転ビット線ＢＩＴ０の電圧がダミービット線ＤＢＩＴ０の電圧を下回ることとなり、かつ正転ビット線ＢＩＴ０とダミービット線ＤＢＩＴ０との間の電位差（つまり、相補バス線対ＢＵＳ，ＮＢＵＳの間の電位差）がセンスアンプ２５０の動作にとって必要な大きさを上回ることとなる。

期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ２５０を起動する。これにより、正転ビット線ＢＩＴ０及び正転バス線ＢＵＳの電圧は接地電圧ＶＳＳまで、ダミービット線ＤＢＩＴ０及び反転バス線ＮＢＵＳの電圧は電源電圧ＶＤＤまでそれぞれ増幅される。そして、この期間Ｔ５に得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通してデータ出力信号ＤＯＵＴ（＝０）となる。

第２の読み出しサイクルＲ２の期間Ｔ１〜Ｔ３における動作は、第１の読み出しサイクルＲ１と同じである。期間Ｔ３の最後では、ダミービット線ＤＢＩＴ０の電圧が正転ビット線ＢＩＴ０の電圧よりも低くなっている。

第２の読み出しサイクルＲ２の期間Ｔ４では、ロウｍのワード線ＷＬｍをＨレベルとすることにより、第２のメモリセル２０２にセルデータ“１”に応じたアクティブな出力動作をさせる。つまり、第２のメモリセル２０２中の第２のＮチャネルＭＯＳドライブトランジスタ４が、第２のＮチャネルＭＯＳアクセストランジスタ６を介して反転ビット線ＮＢＩＴ０をＬレベルにドライブする。また、第２のメモリセル２０２中の第１のＰチャネルＭＯＳ負荷トランジスタ１が、第１のＮチャネルＭＯＳアクセストランジスタ５を介して正転ビット線ＢＩＴ０をＨレベルにプルアップする。ところが、ダミービット線ＤＢＩＴ０の電圧はほとんど変動しない。一方、正転ビット線ＢＩＴ０の電圧は、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流に起因して下がろうとする。ところが、ダミービット線ＤＢＩＴ０の電圧を期間Ｔ３において予め下げてあるので、コラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流の総和が、第２のメモリセル２０２中の第２のＮチャネルＭＯＳドライブトランジスタ４のオン電流（ドライブ電流）に匹敵するほど大きくても、次の期間Ｔ５の開始時点における正転ビット線ＢＩＴ０とダミービット線ＤＢＩＴ０との間の所要の大きさの電位差の発生が保証される。

次の期間Ｔ５では、センスアンプイネーブル信号ＳＡＥをＨレベルとすることにより、センスアンプ２５０を起動する。これにより、正転ビット線ＢＩＴ０及び正転バス線ＢＵＳの電圧は電源電圧ＶＤＤまで、ダミービット線ＤＢＩＴ０及び反転バス線ＮＢＵＳの電圧は接地電圧ＶＳＳまでそれぞれ増幅される。そして、この期間Ｔ５に得られた正転バス線ＢＵＳの電圧が、出力バッファ２６０を通してデータ出力信号ＤＯＵＴ（＝１）となる。

なお、スイッチ制御信号ＶＳＷの立ち下げによる再プリチャージ解除からセンスアンプ２５０の起動までの時間（期間Ｔ４）の長さは、ダミービット線ＤＢＩＴ０の電圧調整前にコラム０に属する全メモリセル２０１，２０２中の第１のＮチャネルＭＯＳアクセストランジスタ５のオフリーク電流に起因した正転ビット線ＢＩＴ０の電圧変化が許容される時間（期間Ｔ２）の長さと一致するように設定するのがよい。

以上説明してきたとおり、本発明に係る半導体集積回路は、消費電力の増加を招くことなくトランジスタのオフリーク電流の影響を緩和することができて有用である。

本発明の第１の実施形態に係る半導体集積回路の構成を示す回路図である。 図１中の電圧入出力回路の入出力特性図である。 図１の半導体集積回路中の信号波形の例を示すタイミング図である。 本発明の第２の実施形態に係る半導体集積回路の構成を示す回路図である。 図４中の電圧入出力回路の入出力特性図である。 図４の半導体集積回路中の信号波形の例を示すタイミング図である。 図４の半導体集積回路の変形例を示す回路図である。 図７の半導体集積回路中の信号波形の例を示すタイミング図である。 図４の半導体集積回路の他の変形例を示す回路図である。 図９の半導体集積回路中の信号波形の例を示すタイミング図である。 図４の半導体集積回路の更に他の変形例を示す回路図である。 図１１の半導体集積回路中の信号波形の例を示すタイミング図である。 本発明の第３の実施形態に係る半導体集積回路の構成を示す回路図である。 図１３の半導体集積回路中の信号波形の例を示すタイミング図である。

符号の説明

１，３ ＰチャネルＭＯＳ負荷トランジスタ
２，４ ＮチャネルＭＯＳドライブトランジスタ
５，６ ＮチャネルＭＯＳアクセストランジスタ
１１ ＰチャネルＭＯＳドライブトランジスタ
１２ ＮチャネルＭＯＳドライブトランジスタ
１３，１６ インバータ回路
１４ ＰチャネルＭＯＳスイッチングトランジスタ
１５ ＮチャネルＭＯＳスイッチングトランジスタ
１０１，１０２ メモリマクロ
１１１，１１２ トライステートバッファ
１２１ バス線
１２２ ダミーバス線
１３０ プリチャージ回路
１４０ センスアンプ
１５０ 電圧入出力回路（ＶＩＯ）
１６０ 電圧転送スイッチ
１７０ 出力バッファ
２００ ＳＲＡＭメモリセルアレイ
２０１〜２０４ メモリセル
２１０，２１１ プリチャージ回路
２２１〜２２４ 電圧転送スイッチ
２３１〜２３４ 電圧入出力回路（ＶＩＯ）
２４１，２４２ コラムスイッチ
２５０ センスアンプ
２６０ 出力バッファ
３１１，３１２ プリチャージ回路
３２１，３２２ 電圧転送スイッチ
３３１，３３２ 電圧入出力回路（ＶＩＯ）
３４１，３４２ 書き込み回路（ＷＴ）
ＢＩＴ０，ＮＢＩＴ０ 相補ビット線対
ＢＩＴｎ，ＮＢＩＴｎ 相補ビット線対
ＢＵＳ，ＮＢＵＳ 相補バス線対
ＣＡ０，ＣＡｎ コラム選択信号
ＤＡ，ＤＢ データ信号
ＤＢＩＴ０，ＤＢＩＴｎ ダミービット線
ＤＩＮ０，ＤＩＮｎ 書き込み信号
ＤＯＵＴ データ出力信号
ＮＶＳＷ 反転スイッチ制御信号
ＯＥ１，ＯＥ２ 出力イネーブル信号
ＰＣＧ プリチャージ信号
ＳＡＥ センスアンプイネーブル信号
ＶＢＵＳ バス線の電圧
ＶＤＢＵＳ ダミーバス線の電圧
ＶＤＤ，ＶＤＤ２ 電源電圧
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
Ｖｓｅｔ バイアス設定電圧
ＶＳＳ 接地電圧
ＶＳＷ スイッチ制御信号
ＷＥ ライトイネーブル信号
ＷＬ０，ＷＬｍ ワード線

Claims (20)

1. 第１及び第２の信号配線と、
   各々のドレインが前記第１の信号配線に接続された複数のトランジスタと、
   前記第１及び第２の信号配線を第１の電圧にプリチャージするプリチャージ回路と、
   前記プリチャージの完了後に前記複数のトランジスタのオフリーク電流に起因して前記第１の信号配線の電圧が第２の電圧に変化したとき、前記複数のトランジスタのうちのいずれかの実動作前に前記第２の信号配線の電圧を前記第２の電圧に調整するための電圧調整手段と、
   前記複数のトランジスタのうちのいずれかの実動作時に前記第１及び第２の信号配線間の電位差を増幅する差動増幅回路とを備えたことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記複数のトランジスタは、複数のトライステートバッファの各々が有するＰチャネルＭＯＳドライブトランジスタ及びＮチャネルＭＯＳドライブトランジスタであり、
   前記第２の信号配線は、前記第１の信号配線とほぼ等しい配線容量を持つダミー配線であって、
   前記電圧調整手段は、前記複数のトライステートバッファの出力が全てハイインピーダンス状態であるときに前記第２の信号配線の電圧調整を実行するように構成されたことを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記プリチャージ回路は、電源電圧よりも低くかつ接地電圧よりも高い中間電圧に前記第１及び第２の信号配線をプリチャージすることを特徴とする半導体集積回路。
4. 請求項２記載の半導体集積回路において、
   前記プリチャージ回路は、前記第２の信号配線の電圧調整が実行された後、前記複数のトライステートバッファのうちいずれかが選択される前に、前記第１及び第２の信号配線のうち前記第１の信号配線のみを前記第１の電圧に再度プリチャージするように構成されたことを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記再度のプリチャージの解除から前記差動増幅回路の起動までの時間の長さは、前記第２の信号配線の電圧調整前に前記オフリーク電流に起因した前記第１の信号配線の電圧変化が許容される時間の長さと一致するように設定されたことを特徴とする半導体集積回路。
6. 請求項２記載の半導体集積回路において、
   前記電圧調整手段は、
   入力された電圧を取り込み、かつ当該取り込んだ電圧と等しい電圧を出力する機能を有する電圧入出力回路と、
   前記第１の信号配線の電圧が前記第２の電圧に変化した時点で当該第２の電圧を前記電圧入出力回路に入力電圧として与えた後、前記複数のトライステートバッファのうちいずれかが選択される前に前記電圧入出力回路から出力された電圧を前記第２の信号配線へ供給する電圧転送スイッチとを有することを特徴とする半導体集積回路。
7. 請求項１記載の半導体集積回路において、
   前記複数のトランジスタは、複数のメモリセルの各々が有するＭＯＳアクセストランジスタであり、
   前記第１及び第２の信号配線は、前記複数のメモリセルに接続された相補ビット線対であって、
   前記電圧調整手段は、前記複数のメモリセルが全て非選択状態であるときに前記第１及び第２の信号配線の電圧交換を実行するように構成されたことを特徴とする半導体集積回路。
8. 請求項７記載の半導体集積回路において、
   前記プリチャージ回路は、前記複数のメモリセルの電源電圧と同じ電圧に前記第１及び第２の信号配線をプリチャージすることを特徴とする半導体集積回路。
9. 請求項７記載の半導体集積回路において、
   前記プリチャージ回路は、前記複数のメモリセルの電源電圧よりも低くかつ接地電圧よりも高い中間電圧に前記第１及び第２の信号配線をプリチャージすることを特徴とする半導体集積回路。
10. 請求項７記載の半導体集積回路において、
    前記電圧調整手段は、
    各々入力された電圧を取り込み、かつ当該取り込んだ電圧と等しい電圧を出力する機能を有する第１及び第２の電圧入出力回路と、
    前記第１の信号配線の電圧を前記第１の電圧入出力回路に入力電圧として与えた後、前記複数のメモリセルのうちいずれかが選択される前に前記第２の電圧入出力回路から出力された電圧を前記第１の信号配線へ供給する第１の電圧転送スイッチと、
    前記第２の信号配線の電圧を前記第２の電圧入出力回路に入力電圧として与えた後、前記複数のメモリセルのうちいずれかが選択される前に前記第１の電圧入出力回路から出力された電圧を前記第２の信号配線へ供給する第２の電圧転送スイッチとを有することを特徴とする半導体集積回路。
11. 請求項１０記載の半導体集積回路において、
    前記第１及び第２の電圧入出力回路による前記第１及び第２の信号配線の駆動の解除から前記差動増幅回路の起動までの時間の長さは、前記第１及び第２の信号配線の電圧交換前に前記オフリーク電流に起因した前記第１及び第２の信号配線の電圧変化が許容される時間の長さと一致するように設定されたことを特徴とする半導体集積回路。
12. 請求項１０記載の半導体集積回路において、
    前記複数のメモリセルは１つのメモリセルアレイのうちの１つのコラムに属し、
    前記第１及び第２の電圧入出力回路並びに前記第１及び第２の電圧転送スイッチは、前記メモリセルアレイの１コラム毎に個別に設けられたことを特徴とする半導体集積回路。
13. 請求項１０記載の半導体集積回路において、
    前記複数のメモリセルは１つのメモリセルアレイのうちの１つのコラムに属し、
    前記第１及び第２の電圧入出力回路並びに前記第１及び第２の電圧転送スイッチは、前記メモリセルアレイの複数のコラムに共用されることを特徴とする半導体集積回路。
14. 請求項１０記載の半導体集積回路において、
    前記プリチャージ回路は、前記第１及び第２の電圧入出力回路を介して前記第１及び第２の信号配線をプリチャージするように構成されたことを特徴とする半導体集積回路。
15. 請求項１記載の半導体集積回路において、
    前記複数のトランジスタは、複数のメモリセルの各々が有するＭＯＳアクセストランジスタであり、
    前記第１の信号配線は、前記複数のメモリセルに接続された相補ビット線対のうちの１本のビット線であり、
    前記第２の信号配線は、前記ビット線とほぼ等しい配線容量を持つダミービット線であって、
    前記電圧調整手段は、前記複数のメモリセルが全て非選択状態であるときに前記第２の信号配線の電圧調整を実行するように構成されたことを特徴とする半導体集積回路。
16. 請求項１５記載の半導体集積回路において、
    前記プリチャージ回路は、前記複数のメモリセルの電源電圧よりも低くかつ接地電圧よりも高い中間電圧に前記第１及び第２の信号配線をプリチャージすることを特徴とする半導体集積回路。
17. 請求項１５記載の半導体集積回路において、
    前記プリチャージ回路は、前記第２の信号配線の電圧調整が実行された後、前記複数のメモリセルのうちいずれかが選択される前に、前記第１及び第２の信号配線のうち前記第１の信号配線のみを前記第１の電圧に再度プリチャージするように構成されたことを特徴とする半導体集積回路。
18. 請求項１７記載の半導体集積回路において、
    前記再度のプリチャージの解除から前記差動増幅回路の起動までの時間の長さは、前記第２の信号配線の電圧調整前に前記オフリーク電流に起因した前記第１の信号配線の電圧変化が許容される時間の長さと一致するように設定されたことを特徴とする半導体集積回路。
19. 請求項１５記載の半導体集積回路において、
    前記電圧調整手段は、
    入力された電圧を取り込み、かつ当該取り込んだ電圧と等しい電圧を出力する機能を有する電圧入出力回路と、
    前記第１の信号配線の電圧が前記第２の電圧に変化した時点で当該第２の電圧を前記電圧入出力回路に入力電圧として与えた後、前記複数のメモリセルのうちいずれかが選択される前に前記電圧入出力回路から出力された電圧を前記第２の信号配線へ供給する電圧転送スイッチとを有することを特徴とする半導体集積回路。
20. 請求項１９記載の半導体集積回路において、
    前記複数のメモリセルは１つのメモリセルアレイのうちの１つのコラムに属し、
    前記電圧入出力回路及び前記電圧転送スイッチは、前記メモリセルアレイの１コラム毎に個別に設けられたことを特徴とする半導体集積回路。

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