KR100699825B1 - 비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는반도체 메모리 장치 및 그 구동 방법 - Google Patents

비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는 반도체 메모리 장치 및 그 구동 방법이 개시된다. 상기 반도체 메모리 장치에서는, 비트라인 누설 전류 모델로 사용된 더미 셀 어레이의 반쪽(half side) 회로가 누설전류 체크 신호를 생성하고, 딜레이 회로는 상기 누설 전류 체크 신호의 크기에 따라 감지 인에이블 신호의 딜레이 량을 결정함으로써, 감지 증폭기는 누설 전류량에 무관하게 충분한 감지 마진을 확보할 수 있다. 따라서, 상기 감지 증폭기는 누설 전류량이 적은 정상적인 조건에서는 일반적인 경우와 마찬가지로 정상적인 감지 마진을 가지고, 누설 전류량이 많은 특정 워스트 조건에서도 큰 스피드 저하 없이 "Function Fail"을 일으키지 않을 정도의 충분한 감지 마진을 가진다.

Description

비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는 반도체 메모리 장치 및 그 구동 방법{Semiconductor memory device controlling sense amplifying time according to bitline leakage current and drving method of the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 블록도이다.
도 2a 및 도 2b는 도 1의 감지 증폭기의 동작 설명을 위한 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 콘트롤러와 셀 어레이의 관계를 나타내는 블록도이다.
도 5는 도 3의 셀 어레이를 구체적으로 나타내는 블록도이다.
도 6은 도 4의 딜레이 회로의 구체적인 회로도이다.
도 7a 및 도 7b는 도 6의 인버터들의 구체적인 회로도이다.
도 8은 도 5의 감지 증폭기의 동작 설명을 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 SRAM(static random access memory) 및 SRAM의 구동 방법에 관한 것이다.
반도체 공정 및 설계 기술이 날로 발전됨에 따라, 반도체 메모리 장치의 칩 사이즈가 줄어들고, 스피드가 개선되고 있다. 그러나, 반도체 메모리 장치를 구성하는 회로의 트랜지스터 사이즈가 작아지면서, 더 나은 성능 개선을 위하여 누설 전류의 문제가 해결되야 할 문제로 나타났다. 특히, 반도체 메모리 장치의 셀 어레이에서의 누설 전류는 스탠바이(standby) 전류를 증가시키기 때문에, 소비 전력을 증가시키고, 전체 스피드에도 악영향을 끼치며, 심지어 칩기능을 상실(function fail)시킬 수 있다.
도 1은 종래의 반도체 메모리 장치(100)를 나타내는 블록도이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(100)에서, 셀 어레이의 각 열에는 데이터를 저장하기 위한 비트 셀(110), 비트 라인들(BL, BLB)을 프리차지(precharge)시키기 위한 프리차지 회로(120), 및 상기 비트 셀(110)에서 독출(readout)되는 신호를 감지하고 증폭하는 감지 증폭기(130)가 구비된다. 소정 콘트롤부(미도시)에 구비되는 딜레이 회로(140)는 데이터 독출을 위한 소정 클럭 신호(CK)를 지연시켜 상기 감지 인에이블 신호(SE)를 생성하고, 이에 따라 상기 감지 증폭기(130)는 상기 감지 인에이블 신호(SE)가 액티브될 때 상기 비트 라인들(BL, BLB) 간의 전압 차이를 감지하고 증폭하여 디지털 출력(DOUT)을 발생시킨다. 상기 감지 증폭기(130)가 감지하는 상기 비트 라인들(BL, BLB)의 전압은 액티브된 워드 라인에 속하는 해당 비트 셀로부터 전달된다.
도 2a 및 도 2b는 도 1의 감지 증폭기의 동작 설명을 위한 타이밍도이다. 도 2a는, 도 1의 비트 셀(110)을 구성하는 제1 MOSFET(metal-oxide-semiconductor field effect transistor)(M1)와 제2 MOSFET(M2)에서 누설 전류가 없는 경우를 나타낸다. 이는 이상적인 케이스를 나타낸 것으로서, 상기 반도체 메모리 장치(100)의 제조 공정이 느리고, 상온에서 동작하는 경우이다. 예를 들어, 도 2a를 참조하면, 데이터 리드 동작 시에 상기 비트 라인들(BL, BLB)이 VDD 전압으로 프리차지된 상태에서, i번째 워드 라인(WLi)이 액티브(VWL 하이 상태)되면, 해당 비트 셀(110)에 이미 저장된 데이터가 상기 비트 라인들(BL, BLB)로 전달된다. 이때, 비트 셀(110)의 래치 회로(N1, N2)에 의하여 저장된 데이터가 제1 인버터(N1) 출력 "1"이고, 제2 인버터(N2) 출력 "0"인 경우에, 제1 MOSFET(M1)를 통하여 제1 비트 라인(BL)으로 전달되는 전압(VBL)은 프리차지 전압(VDD)으로부터 감소(develop)하고, 제2 비트 라인(BLB)으로 전달되는 전압(VBLB)은 프리차지 전압(VDD) 그대로 유지된다. 이에 따라, 상기 감지 증폭기(130)는 상기 감지 인에이블 신호(SE)가 액티브될 때의 상기 비트 라인들(BL, BLB) 간의 전압 차이(ΔV)를 감지하고 증폭하여 디지털 출력(DOUT)을 발생시킨다. 도 2b는 상기 비트 셀(110)에서 누설 전류가 존재하는 경우이다. 이는 워스트(worst) 케이스를 나타낸 것으로서, 상기 반도체 메모리 장치(100)의 제조 공정이 빠르고, 고온에서 동작하는 경우이다. 도 2b를 참조하면, 상기 비트 셀(110)에 누설 전류가 존재하는 경우에는, 위의 예에서 제2 비트 라인(BLB)으로 전달되는 전압(VBLB)에서도 디벨럽(develop)이 일어나고, 이에 따라 위의 예와 같은 시간에 상기 감지 인에이블 신호(SE)가 액티브된다면, 상기 감지 증폭기(130)에서의 감지 마진(margin)은 Δα만큼 작아지고, 상기 감지 증폭기(130)가 이때의 상기 비트 라인들(BL, BLB) 간의 전압 차이(ΔV')를 감지 증폭할 때, "Function Fail"을 일으킬 가능성이 커진다. 이를 해결하기 위하여, 워스트 케이스를 반영하여, 상기 감지 인에이블 신호(SE)를 충분히 딜레이 시킬 수도 있지만, 이는 시스템 속도를 저하시키는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하여, 모든 코너(corner), 즉, 공정 조건(process 차이 등) 및 동작 조건(전압, 온도 등)에서 큰 스피드 저하 없이 감지 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는 상기 반도체 메모리 장치의 구동 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 노말 셀 어레이, 더미 셀 어레이, 및 딜레이 회로를 구비하는 것을 특징으로 한다. 상기 노말 셀 어레이는 각 열에서 워드라인 신호에 응답하여 선택되는 메모리 셀에 저장된 데이터를 출력한다. 상기 더미 셀 어레이는 누설전류 체크 신호를 생성한다. 상기 딜레이 회로는 상기 누설전류 체크 신호에 따라 리드 클럭 신호를 딜레이시켜 감지 인에이블 신호를 생성한다. 여기서, 상기 노말 셀 어레이는 상기 감지 인에이블 신호에 응답하여 상기 출력되는 데이터를 감지 증폭하여 출력하는 것을 특징으로 한다.
상기 노말 셀 어레이는, 각 열에서 서로 반대의 논리 상태값을 전달하는 제1 비트라인 및 제2 비트라인으로 구성되는 한 쌍의 비트라인들을 통하여 상기 데이터를 출력하고, 상기 비트라인들은 데이터 리드 동작 시에 일정 전압으로 프리차지되는 것을 특징으로한다. 더미 셀 어레이는, 서로 반대의 논리 상태값을 전달하는 제1 더미 비트라인 및 제2 더미 비트라인으로 구성되는 한 쌍의 더미 비트라인들을 구비하고, 상기 더미 비트라인들 중 어느 하나를 통하여 상기 누설전류 체크 신호를 출력하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 구동 방법은, 노말 셀 어레이의 각 열에서 워드라인 신호에 응답하여 선택되는 메모리 셀에 저장된 데이터를 출력하는 단계; 더미 셀 어레이에서 누설전류 체크 신호를 생성하는 단계; 및 상기 누설전류 체크 신호에 따라 리드 클럭 신호를 딜레이시켜 감지 인에이블 신호를 생성하는 단계를 구비하고, 상기 감지 인에이블 신호에 응답하여 상기 출력되는 데이터가 감지 증폭되어 출력되는 것을 특징으로 한다.
상기 노말 셀 어레이의 각 열에서, 서로 반대의 논리 상태값을 전달하는 제1 비트라인 및 제2 비트라인으로 구성되는 한 쌍의 비트라인들을 통하여 상기 데이터가 출력되고, 상기 비트라인들은 데이터 리드 동작 시에 일정 전압으로 프리차지되는 것을 특징으로 한다. 상기 더미 셀 어레이에서, 서로 반대의 논리 상태값을 전 달하는 제1 더미 비트라인 및 제2 더미 비트라인으로 구성되는 한 쌍의 더미 비트라인들 중 어느 하나를 통하여 상기 누설전류 체크 신호가 출력되는 것을 특징으로 한다. 상기 더미 셀 어레이에서, 상기 제1 더미 비트라인 및 상기 제2 더미 비트라인 사이에 다수의 더미 셀들이 구비되고, 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압을 전달하는 상기 제2 더미 비트라인을 통하여, 상기 다수의 더미 셀들에 의하여 상기 제2 더미 비트라인에 기생하는 누설전류가 반영된 상기 제2 더미 비트라인의 전압을 상기 누설전류 체크 신호로서 출력하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치(300)의 블록도이다. 도 3을 참조하면, 상기 반도체 메모리 장치(300)는 셀 어레이(310), X-디코더(320), Y-디코더 및 데이터 출력부(330), 및 콘트롤러(340)를 구비한다. 상기 반도체 메모리 장치(300)는 SRAM인 것으로 가정된다. 하지만, 이에 한정되지 않으며, DRAM(dynamic random access memory) 등 다른 메모리 장치일 수도 있다. 상기 콘트롤러(340)는 상기 셀 어레이(310), 상기 X-디코더(320), 및 상기 Y-디코더 및 데이터 출력부(330)를 제어하여, 상기 셀 어레이(310)에 구비되는 메모리 셀 들에 데이터를 라이트(write)하여 저장시키거나 메모리 셀들에 저장된 데이터를 리드(read)하여 외부로 출력시킨다. 주지된 바와 같이, 상기 X-디코더(320)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(310)에 구비되는 워드라인(wordline)을 선택하기 위하여 X-어드레싱을 수행한다. 상기 Y-디코더 및 데이터 출력부(330)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(310)에 구비되는 비트라인(bitline)을 선택하기 위하여 Y-어드레스싱을 수행하고, 독출되는 데이터를 감지 증폭하여 DQ 데이터(DOUT)를 출력한다.
비트라인 누설 전류에 따라 감지 증폭 타이밍을 제어하기 위하여, 본 발명의 일실시예에 따른 상기 셀 어레이(310)는 일반적인 구조와 다른 구조를 가진다. 도 4는 도 3의 콘트롤러(340)와 셀 어레이(310)의 관계를 나타내는 블록도이다. 도 4를 참조하면, 상기 셀 어레이(310)는 노말(normal) 셀 어레이(311), 및 더미(dummy) 셀 어레이(312)를 구비하고, 상기 콘트롤러(340)에는 딜레이 회로(341)가 구비된다. 상기 노말 셀 어레이(311)는 행렬 형태의 다수 메모리 셀들의 각 열에서 워드라인 신호(VWL)에 응답하여 선택되는 메모리 셀에 저장된 데이터를 출력한다. 상기 워드라인 신호(VWL)는 상기 콘트롤러(340)에서 생성되고, 상기 워드라인 신호(VWL)에 응답하여 상기 X-디코더(320)가 X-어드레싱을 수행함으로써, 해당 셀이 선택된다. 상기 더미 셀 어레이(312)는 누설전류 체크 신호(VDL)를 생성한다. 상기 딜레이 회로(341)는 상기 누설전류 체크 신호(VDL)에 따라 리드 클럭 신호(CK)를 딜레이시켜 감지 인에이블 신호(SE)를 생성한다. 상기 리드 클럭 신호(CK)는 상기 콘트롤러(340)에서 생성되고, 데이터 리드 동작 시에, 상기 워드 라인 신호(VWL)보다 먼저 액티브되는 신호이다. 이에 따라, 상기 노말 셀 어레이(311)는 상기 감지 인에이블 신호(SE)에 응답하여 메모리 셀에서 출력되는 데이터를 감지 증폭하여 DQ 데이터(DOUT)를 출력한다. 상기 노말 셀 어레이(311), 및 상기 더미 셀 어레이(312)에 대하여 아래에서 좀더 자세히 기술된다.
도 5는 도 3의 셀 어레이(310)를 구체적으로 나타내는 블록도이다. 도 5에서, 상기 노말 셀 어레이(311)는, 일반적인 메모리 장치에서와 같이, 행렬 형태의 다수 메모리 셀들을 가지고, 각 열(column)에서 제1 비트라인(BL) 및 제2 비트라인(BLB) 사이에 메모리 셀들(501, 502)이 구비되어 있다. 상기 노말 셀 어레이(311)는, 메모리 셀들(501, 502)의 각 열에 프리차지 회로(precharge circuit)(503), 및 감지 증폭기(sense amplifier)(504)를 구비한다. 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)은 리드 또는 라이트 동작 시에, 서로 반대의 논리 상태값을 가지는 데이터를 전달한다. 특히, 리드 동작 시에, 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)은 상기 프리차지 회로(503)에 의하여 일정 전압(VDD)으로 프리차지된다. 메모리 장치에서의 프리차지 동작은 잘 알려져 있으므로, 여기서는 구체적인 설명을 생략하기로 한다. 상기 감지 증폭기(504)는 도 4의 딜레이 회로(341)에서 출력되는 감지 인에이블 신호(SE)에 응답하여 감지 증폭 동작을 수행하여 DQ 데이터(DOUT)를 출력한다.
상기 노말 셀 어레이(311)에 구비되는 셀들은 일반적인 SRAM 구조를 가지는 것으로 가정하였다. 하지만, 이에 한정되지 않으며, 셀들은 SRAM을 위한 다른 구조를 가질 수 있고, DRAM 등 다른 메모리 장치를 위한 셀 구조를 가질 수도 있다. 도 5에서, 상기 셀들 각각은, 예를 들어, 제1 인버터(N1), 제2 인버터(N2), 제1 MOSFET(metal-oxide-semiconductor field effect transistor)(M1), 및 제2 MOSFET(M2)를 구비한다. 상기 제1 인버터(N1)는 셀에 저장되는 데이터를 입력받아 반전시켜 출력한다. 상기 제2 인버터(N2)는 상기 제1 인버터(N1) 출력을 반전시켜 상기 제1 인버터(N1) 입력으로 출력시킨다. 상기 제1 인버터(N1) 및 상기 제2 인버터(N2)는 래치(latch) 구조를 가진다. 셀에 저장될 데이터는 라이트 동작 시에, 비트라인 쌍(BL, BLB)을 통하여 입력되고, 이때 워드라인 신호(VWL)에 응답하여 액티브되는 상기 제1 MOSFET(M1) 및 상기 제2 MOSFET(M2)에 의하여 상기 제1 인버터(N1) 및 상기 제2 인버터(N2)에 래치된다. 여기서, 도 5에서, i번째 워드 라인(WLi)이 상기 워드라인 신호(VWL)에 응답하여 액티브된 것으로 가정하였다. 리드 동작 시에는, 상기 제1 MOSFET(M1)는 상기 워드라인 신호(VWL)에 응답하여 상기 제2 인버터(N2) 출력을 상기 제1 비트라인(BL)으로 전달하고, 상기 제2 MOSFET(M2)는 상기 워드라인 신호(VWL)에 응답하여 상기 제1 인버터(N1) 출력을 상기 제2 비트라인(BLB)으로 전달한다.
도 5에서, 상기 더미 셀 어레이(312)는, 상기 노말 셀 어레이(311)의 셀들과 같은 구조의 다수 더미 셀들(511, 512)을 가지고, 상기 더미 셀들(511, 512)은 제1 더미 비트라인(DLB) 및 제2 더미 비트라인(DL) 사이에 구비되어 있다. 이외에도, 상기 더미 셀 어레이(312)는 전압 출력부(513)를 더 구비한다. 상기 전압 출력부(513)는 상기 비트라인 쌍들(BL, BLB)이 프리차지될 때의 전압(VDD)과 같은 크기의 전압(VDD)을 공급한다. 상기 다수의 더미 셀들(511, 512)은 상기 제1 더미 비트라인(DLB) 및 상기 제2 더미 비트라인(DL)을 통하여 상기 전압 출력부(513)에서 출력되는 전압(VDD)을 받는다. 따라서, 상기 더미 셀들(511, 512)은 상기 제2 더미 비트라인(DL)을 통하여, 상기 다수의 더미 셀들(511, 512)에 의하여 상기 제2 더미 비트라인(DL)에 기생하는 누설전류가 반영된 상기 제2 더미 비트라인(DL)의 전압을 상기 누설전류 체크 신호(VDL)로서 출력한다. 상기 누설전류 체크 신호(VDL)가 상기 제1 더미 비트라인(DLB)을 통하여 출력되도록 할 수도 있지만, 상기 더미 셀 어레이(312)는, 도 4에 도시된 바와 같이, 한쪽 가장 자리(주변부)에 배치되므로, 상기 누설전류 체크 신호(VDL)가 안정적으로 출력되도록 하기 위하여는 상기 더미 셀들(511, 512) 중 상기 노말 셀 어레이(311) 방향의 반쪽(half side)의 회로로부터 상기 누설전류 체크 신호(VDL)가 생성되도록 하는 것이 바람직하다.
종래에는 단순히 공정 상의 불균일성을 제거하고 상기 노말 셀 어레이(311)의 에러 없는 안정적인 동작을 확보하기 위하여, 상기 노말 셀 어레이(311)의 주변에 더미 회로가 추가되었으나, 본 발명에서는 위에서 기술한 바와 같이, 이와 같은 목적과 함께 상기 제2 더미 비트라인(DL)에 기생하는 누설전류가 반영된 상기 누설전류 체크 신호(VDL)가 생성되도록 상기 더미 셀 어레이(312)를 가진다. 상기 누설전류 체크 신호(VDL)에 반영된 누설전류는 상기 노말 셀 어레이(311)에서의 비트라인들(BL, BLB)에서의 누설전류가 모델링된 것과 같다.
도 5에 도시된 바와 같이, 상기 누설전류 체크 신호(VDL)에는 상기 제2 더미 비트라인(DL)에서의 최대 누설전류가 반영되어 나타나도록 하였다. 상기 제2 더미 비트라인(DL)에서의 누설전류는 상기 더미 셀들(511, 512) 중 상기 노말 셀 어레이(311) 방향의 반쪽(half side)에 구비되는 MOSFET들(M12,...,M14,...)에 기생한다. 즉, 상기 MOSFET들 M12,...,M14,...의 게이트 단자들은 모두 접지(VSS) 또는 제1 논리 상태(논리 로우 상태)로 묶여진(tied) 더미 워드라인들(DWL0,...,DWLi,...)에 접속되고, 이에 따라 상기 MOSFET들 M12,...,M14,...은 모두 오프(off) 상태이어서 이상적인 경우라면 전류가 흐르지 않겠지만, 실제 회로에서는 누설전류를 가지게 되므로 이와 같은 최대 누설전류가 흘러 제2 비트라인의 전압값이 떨어지므로 VDD보다 약간 작은 전압크기를 가지는 상기 누설전류 체크 신호(VDL)가 나타난다.
도 5에서, 상기 더미 셀들(511, 512) 각각은, 예를 들어, 상기 노말 셀 어레이(311)의 셀들(511, 512)과 같은 구조로 제1 인버터(N12), 제2 인버터(N11), 제1 MOSFET(M12), 및 제2 MOSFET(M11)를 구비한다. 상기 제1 인버터(N12)는 입력이 제1 논리 상태값으로 고정되어 있고, 제2 논리 상태값(논리 하이 상태)으로 반전시켜 출력한다. 상기 제2 인버터(N11)는 상기 제1 인버터(N12) 출력을 반전시켜 상기 제1 인버터(N12) 입력으로 출력시킨다. 상기 제1 인버터(N12) 및 상기 제2 인버터(N11)는 래치 구조를 가진다. 상기 제1 MOSFET(M12)의 게이트 단자는 제1 논리 상태값으로 고정되고, 드레인 및 소스 단자 각각은 상기 제2 인버터(N11) 출력 및 상기 제2 더미 비트라인(DL)에 접속된다. 상기 제2 MOSFET(M11)의 게이트 단자도 제1 논리 상태값으로 고정되고, 드레인 및 소스 단자 각각은 상기 제1 인버터(N12) 출력 및 상기 제1 더미 비트라인(DLB)에 접속된다. 상기 제1 인버터(N12)의 입력 및 상기 제1 MOSFET(M12)의 게이트가 제1 논리 상태값으로 고정되어 있으므로, 상기 제1 MOSFET(M12)에 누설전류가 흘러 제2 비트라인의 전압값이 떨어지므로 VDD보다 약간 작은 전압크기를 가지는 상기 누설전류 체크 신호(VDL)가 나타난다.
상기 더미 셀 어레이(312)는 상기 비트라인 쌍들(BL, BLB)이 프리차지될 때의 전압과 같은 크기의 전압(VDD)을 공급하는 상기 전압 출력부(513)를 구비한다. 도 5에 도시된 바와 같이, 상기 전압 출력부(513)는, 제1 MOSFET(M15) 및 제2 MOSFET(M16)를 구비한다. 상기 제1 MOSFET(M15)는 게이트 전극에 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압(VDD)을 상기 제2 더미 비트라인(DL)으로 전달한다. 상기 제2 MOSFET(M16)는 게이트 전극에 상기 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압(VDD)을 상기 제1 더미 비트라인(DLB)으로 전달한다. 상기 제1 MOSFET(M15) 및 상기 제2 MOSFET(M16)는 P 형(type) MOSFET들인 것으로 도시되어 있고, 게이트에 가해지는 전압이 제1 논리 상태값인 것으로 도시되어 있으나, 이에 한정되지 않으며, 상기 제1 MOSFET(M15) 및 상기 제2 MOSFET(M16)가 N 형(type) MOSFET들인 경우에는 게이트에 가해지는 전압이 제2 논리 상태의 전압 VDD 또는 다른 전압을 가질 수 있다.
이와 같이, 상기 전압 출력부(513)로부터 전달된 전압(VDD)은 상기 제2 더미 비트라인(DL)으로 전달되고, 상기 노말 셀 어레이(311) 방향의 반쪽(half side)에 구비되는 MOSFET들(M12,...,M14,...)에 기생하는 최대 누설전류가 상기 제2 더미 비트라인(DL)에 반영된 상기 누설전류 체크 신호(VDL)는 VDD 보다 약간 작은 전압 크기를 가진다. 물론, 상기 MOSFET들 M12,...,M14,...에 누설전류가 없는 경우에는, 상기 전압 출력부(513)로부터 전달된 전압(VDD)이 그대로 상기 누설전류 체크 신호(VDL)로서 출력된다. 또한, 상기 전압 출력부(513)로부터 상기 제2 더미 비트 라인(DL)으로 전달되는 전압(VDD)은, 상기 제1 MOSFET(M15) 및 상기 제2 MOSFET(M16)의 사이즈가 적절히 설계됨으로써, 설계자가 원하는 전압으로 조정될 수 있다. 상기 누설전류 체크 신호(VDL)는 도 4의 딜레이 회로(341)로 입력된다. 상기 딜레이 회로(341)의 동작에 대하여 좀더 자세히 설명한다.
도 6은 도 4의 딜레이 회로(341)의 구체적인 회로도이다. 도 6을 참조하면, 상기 딜레이 회로(341)는 제1 딜레이 회로(601), 제2 딜레이 회로(602), 제3 딜레이 회로(603), 및 제4 딜레이 회로(604)를 구비한다. 상기 딜레이 회로(341)는 로딩(loading) 커패시턴스 보상을 위하여 소스 및 드레인 단자가 접지(VSS)된 MOSFET들(605)을 더 구비할 수 있으나, 이는 동작에는 큰 영향을 끼치지 않으므로 옵션(optional) 회로이다. 상기 제1 딜레이 회로(601) 및 상기 제3 딜레이 회로(603)는 도 7a와 같은 구조를 가지고, 상기 제2 딜레이 회로(602) 및 상기 제4 딜레이 회로(604)는 도 7b와 같은 구조를 가진다.
먼저, 상기 제1 딜레이 회로(601)는 상기 리드 클럭 신호(CK)를 상기 누설전류 체크 신호(VDL)의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제1 딜레이시키고 반전시켜 출력한다. 상기 리드 클럭 신호(CK)는, 도 8에 도시된 바와 같이, 데이터 리드 동작 시에 상기 워드 라인 신호보다 먼저 액티브된다.
본 발명의 일실시예에 따른 상기 반도체 메모리 장치(300)의 셀 어레이(311)는 비트 셀 복사 어레이 방식으로 설계될 수도 있다. 이 분야에서 통상의 지식을 가진자 라면, 비트 셀 복사 어레이 방식에 대하여 충분히 이해할 수 있으므로 이에 대해서는 설명을 약술한다. 비트 셀 복사 어레이 방식에서는, 워드 라인 신호에 응 답하여 소정 인에이블 신호가 액티브될 때, 해당 감지 증폭기(504)가 감지 증폭 동작을 수행한다. 이때, 상기 제1 딜레이 회로(601)에 입력되는 상기 리드 클럭 신호(CK)는 비트 셀 복사 어레이 방식에서의 감지 증폭기(504)를 동작시키는 소정 인에이블 신호일 수도 있다.
한편, 상기 제2 딜레이 회로(602)는 상기 제1 딜레이 및 반전된 신호를 일정 딜레이량만큼 제2 딜레이시키고 반전시켜 출력한다. 상기 제3 딜레이 회로(603)는 상기 제2 딜레이 및 반전된 신호를 상기 누설전류 체크 신호(VDL)의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제3 딜레이시키고 반전시켜 출력한다. 상기 제4 딜레이 회로(604)는 상기 제3 딜레이 및 반전된 신호를 일정 딜레이량만큼 제4 딜레이시키고 반전시켜 상기 감지 인에이블 신호(SE)로서 출력한다. 여기서는, 상기 딜레이 회로(341)가 제1 내지 제4 딜레이 회로(601~604)를 구비하는 것으로 도시되었으나, 딜레이량을 조절하기 위하여, 더 맣은 딜레이 회로들이 직렬 연결될 수 있고, 또는 상기 제3 딜레이 회로(603) 및 상기 제4 딜레이 회로(604)는 제거하고 상기 제2 딜레이 회로(602)의 출력에서 상기 감지 인에이블 신호(SE)가 출력되도록 하는 것도 가능하다.
도 7a 및 도 7b는 도 6의 딜레이 회로들(601~604)의 구체적인 회로도이다. 도 7a는 상기 제1 딜레이 회로(601) 및 상기 제3 딜레이 회로(603) 각각의 구체적인 회로도이다. 도 7a를 참조하면, 상기 제1 딜레이 회로(601) 및 상기 제3 딜레이 회로(603) 각각은, PMOSFET(p형 MOSFET)(M21), 제1 NMOSFET(n형 MOSFET)(M22), 제2 NMOSFET(M23), 제3 NMOSFET(M24), 제4 NMOSFET(M25), 및 제5 NMOSFET(M26)를 구비 한다. 상기 PMOSFET(M21)는 게이트 단자로 입력신호(IN)를 받고, 소스 단자는 제1 전원(VDD)에 연결되며, 드레인 단자로 출력신호(OUT)를 전달한다. 상기 제1 NMOSFET(M22)는 게이트 단자로 상기 입력신호(IN)를 받고, 소스 단자는 제1 노드(ND1)에 연결되며, 드레인 단자로 출력신호(OUT)를 전달한다. 상기 제2 NMOSFET(M23)는 게이트 단자로 상기 누설전류 체크 신호(VDL)를 받고, 소스 단자는 제2 노드(ND2)에 연결되며, 드레인 단자는 상기 제1 노드(ND1)에 연결된 다. 상기 제3 NMOSFET(M24)는 게이트 단자로 상기 누설전류 체크 신호(VDL)를 받고, 소스 단자는 제2 전원(VSS)에 연결되며, 드레인 단자는 상기 제2 노드(ND2)에 연결된다. 상기 제4 NMOSFET(M25)는 게이트 단자로 상기 누설전류 체크 신호(VDL)를 받고, 소스 단자 및 드레인 단자는 상기 제2 전원(VSS)에 연결된다. 상기 제5 NMOSFET(M26)는 게이트 단자로 상기 누설전류 체크 신호(VDL)를 받고, 소스 단자 및 드레인 단자는 상기 제2 전원(VSS)에 연결된다. 도 7b는 상기 제2 딜레이 회로(602) 및 상기 제4 딜레이 회로(604)각각의 구체적인 회로도이다. 상기 제2 딜레이 회로(602) 및 상기 제4 딜레이 회로(604)각각은, 일반적인 인버터 구조와 같이, PMOSFET(M31) 및 NMOSFET(M32)를 구비하여 입력신호(IN)를 일정 딜레이량만큼 딜레이시키고 반전시킨 출력신호(OUT)를 생성한다.
특히, 직렬 연결된 상기 제1 NMOSFET(M22), 상기 제2 NMOSFET(M23), 및 상기 제3 NMOSFET(M24)는, 도 5의 메모리 셀들(501, 502)에 구비된 패스(pass) 트랜지스터들(M1~M4)과 같은 전류-전압 특성을 가지도록 설계되며, 이들은 상기 누설전류 체크 신호(VDL)의 크기에 따라 출력 신호의 폴링(falling) 타임을 결정한다. 종래에는, 딜레이 량을 조절하는 상기 제2 NMOSFET(M23) 및 상기 제3 NMOSFET(M24)의 게이트 단자들이 일정 전압에 바이어스(bias)되어 있었지만, 이러한 경우에 비트라인들(BL, BLB)에서 누설전류가 커지면, 이러한 누설전류가 제대로 반영되지 못하여 감지 증폭기(504)의 감지 마진을 충분히 확보할 수 없었다.
도 8은 도 5의 감지 증폭기(504)의 동작 설명을 위한 타이밍도이다. 위에서, 도 6의 딜레이 회로(341)에서 생성된 상기 감지 인에이블 신호(SE)는 도 5의 감지 증폭기(504)로 입력되고, 이에 따라, 상기 감지 증폭기(504)는 상기 감지 인에이블 신호(SE)가 액티브 될 때 이에 응답하여 감지 증폭 동작을 수행하여 DQ 데이터(DOUT)를 출력한다. 도 8을 참조하면, 상기 딜레이 회로(341)에 입력되는 상기 누설전류 체크 신호(VDL)의 크기에 따라 상기 감지 인에이블 신호(SE)가 액티브되는 타이밍이 조절된다. 예를 들어, 데이터 리드 동작 시에, 메모리 셀에서 제1 비트라인(BL) 및 제2 비트라인(BLB) 각각에 전달되는 신호 VBL 및 VBLB의 디벨럽(develope) 정도는 비트라인들(BL, BLB)에 기생하는 누설전류에 따라 다르고, 어느 정도의 누설전류가 있는 경우에 VBL 및 VBLB 신호가 디벨럽되는 한 예를 도 8에 도시하였다. 즉, 비트라인들(BL, BLB)에 누설전류가 기생하고, 이때 감지 증폭기(504)가 도 8과 같이 입력된 VBL 및 VBLB에 따라 ΔV1에 대하여 감지 증폭 동작을 수행하는 경우에, 상기 감지 증폭기(504)의 동작은 불안정하고 심지어 "Function Fail"을 일으킬 수 있다. 이와 같은 경우를 보상하기 위하여, 본 발명에서는, 위에서 기술한 바와 같이, 상기 더미 셀 어레이(312)가 수정되었고, 이에 따라 비트라인들(BL, BLB)에 누설전류가 기생하는 경우에, 상기 더미 셀 어레이(312) 에서 생성되는 상기 누설전류 체크 신호(VDL)에 의하여 상기 감지 증폭기(504)의 감지 마진을 보상한다. 위의 예에서, 상기 딜레이 회로(341)의 딜레이량 결정에 의하여, 상기 감지 인에이블 신호(SE)의 액티브 타임이 ΔT 만큼 딜레이되고, 이에 따라 상기 감지 증폭기(504)는 안정적으로 감지 증폭 동작을 수행하여 DQ 데이터(DOUT)를 출력한다.
[표 1]에는 공정 조건 및 동작 조건에 따른 여러가지 코너(corner)들의 예가 나타나 있다. [표 1]에서, VDD 및 온도 각각의 단위는 볼트(Volt) 및 oC이고, 공정의 종류를 나타내는 FF, FS, SF, SS, NN 각각은 NMOSFET 및 PMOSFET의 공정 속도를 나타낸다. 즉, FF는 "fast-fast", FS는 "fast-slow", SF는 "slow-fast", SS는 "slow-slow", 및 NN은 "normal-normal"을 나타낸다. 조건이 안좋은 코너 5(cond5) 및 코너 15(cond15)에서 누설전류가 많다. 이와 같은 코너들 모두에 대하여, 상기 반도체 메모리 장치(300)는 스피드 저하 없이 정상적으로 동작한다. 위에서 기술한 바와 같이, 상기 반도체 메모리 장치(300)에서는 상기 모든 코너들에 적응하여, 누설전류가 적은 코너에 대해서는, 상기 더미 셀 어레이(312)에서 상기 누설전류 체크 신호(VDL)로서 VDD를 생성한다. 또한, 누설전류가 많은 코너에 대해서는 상기 누설전류 체크 신호(VDL)가 VDD보다 작은 크기로 출력되고, 이에 따라 상기 딜레이 회로(341)가 리드 클럭 신호(CK)를 더욱 딜레이시켜서, 감지 인에이블 신호(SE)가 더 늦게 액티브되도록 한다. 이에 따라, 안좋은 조건의 코너에서 발생되는 감지 마진 감소가 보상되고, 상기 감지 증폭기(504)는 안정적으로 감지 증폭 동작을 수행 하여 DQ 데이터(DOUT)를 출력한다.
[표 1]
VDD 온도 공정 VDD 온도 공정
cond1 1.35 -55 FF cond10 1.1 125 SS
cond2 1.35 -55 FS cond11 1.05 -55 FF
cond3 1.35 -55 SF cond12 1.05 -55 FS
cond4 1.35 -55 SS cond13 1.05 -55 SF
cond5 1.35 125 FF cond14 1.05 -55 SS
cond6 1.35 125 FS cond15 1.05 125 FF
cond7 1.35 125 SF cond16 1.05 125 FS
cond8 1.35 125 SS cond17 1.05 125 SF
cond9 1.2 25 NN cond18 1.05 125 SS
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치(300)에서는, 비트라인 누설전류 모델로 사용된 더미 셀 어레이(312)의 반쪽(half side) 회로가 누설전류 체크 신호(VDL)를 생성하고, 딜레이 회로(341)는 상기 누설전류 체크 신호(VDL)의 크기에 따라 감지 인에이블 신호(SE)의 딜레이 량을 결정함으로써, 감지 증폭기(504)는 누설전류량에 무관하게 충분한 감지 마진을 확보할 수 있다. 따라서, 상기 감지 증폭기(504)는 누설전류량이 적은 정상적인 조건에서는 일반적인 경우와 마찬가지로 정상적인 감지 마진을 가지고, 누설전류량이 많은 특정 워스트 조건에서도 "Function Fail"을 일으키지 않을 정도의 충분한 감지 마진을 가진다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 비트라인 누설전류를 체크하고 그에 따른 감지 증폭 타이밍을 제어함으로써, 누설전류량이 적은 정상적인 조건에서는 일반적인 경우와 마찬가지로 정상적인 감지 마진을 가지고, 누설전류량이 많은 특정 워스트 조건에서도 "Function Fail"을 일으키지 않을 정도의 충분한 감지 마진을 가지므로, 큰 스피드 저하 없이 누설전류량에 무관하게 안정적으로 동작할 수 있는 효과가 있다.

Claims (23)

  1. 각 열에서 워드라인 신호에 응답하여 선택되는 메모리 셀에 저장된 데이터를 출력하는 노말 셀 어레이;
    상기 노말 셀 어레이의 한쪽 가장자리에 배치되고, 서로 반대의 논리 상태값을 전달하는 제1 더미 비트라인 및 제2 더미 비트라인으로 구성되는 한 쌍의 더미 비트라인들을 구비하며, 상기 더미 비트라인들 중 상기 노말 셀 어레이에 가까운 하나의 더미 비트라인을 통하여 누설전류 체크 신호를 출력하는 더미 셀 어레이; 및
    상기 누설전류 체크 신호에 따라 리드 클럭 신호를 딜레이시켜 감지 인에이블 신호를 생성하는 딜레이 회로를 구비하고,
    상기 노말 셀 어레이는 상기 감지 인에이블 신호에 응답하여 상기 출력되는 데이터를 감지 증폭하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 노말 셀 어레이는,
    각 열에서 서로 반대의 논리 상태값을 전달하는 제1 비트라인 및 제2 비트라인으로 구성되는 한 쌍의 비트라인들을 통하여 상기 데이터를 출력하고, 상기 비트라인들은 데이터 리드 동작 시에 일정 전압으로 프리차지되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 노말 셀 어레이에서,
    상기 제1 비트라인 및 상기 제2 비트라인 사이에 구비되는 상기 메모리 셀들 각각은,
    저장되는 데이터를 입력받아 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터 출력을 반전시켜 상기 제1 인버터 입력으로 출력시키는 제2 인버터;
    상기 워드라인 신호에 응답하여 상기 제2 인버터 출력을 상기 제1 비트라인으로 전달하는 제1 MOSFET; 및
    상기 워드라인 신호에 응답하여 상기 제1 인버터 출력을 상기 제2 비트라인으로 전달하는 제2 MOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 삭제
  5. 제 1항에 있어서, 상기 더미 셀 어레이는,
    상기 노말 셀 어레이의 제1비트라인 및 제2비트라인의 프리차지 전압과 같은 크기의 전압을 공급하는 전압 출력부; 및
    상기 전압 출력부에서 출력되는 전압을 받는 상기 제1 더미 비트라인 및 상기 제2 더미 비트라인 사이에 포함된 다수의 더미 셀들을 구비하고,
    상기 더미 셀들은 상기 제2 더미 비트라인을 통하여, 상기 다수의 더미 셀들에 의하여 상기 제2 더미 비트라인에 기생하는 누설전류가 반영된 상기 제2 더미 비트라인의 전압을 상기 누설전류 체크 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 전압 출력부는,
    게이트 전극에 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압을 상기 제2 더미 비트라인으로 전달하는 제1 MOSFET; 및
    게이트 전극에 상기 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압을 상기 제1 더미 비트라인으로 전달하는 제2 MOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 MOSFET들은,
    P 형인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서, 상기 MOSFET들은,
    N 형인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5항에 있어서, 상기 더미 셀들 각각은,
    입력이 제1 논리 상태값으로 고정되어 있고, 제2 논리 상태값으로 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터 출력을 반전시켜 상기 제1 인버터 입력으로 출력시키는 제2 인버터;
    게이트 단자는 제1 논리 상태값으로 고정되고, 드레인 및 소스 단자 각각은 상기 제2 인버터 출력 및 상기 제2 더미 비트라인에 접속된 제1 MOSFET; 및
    게이트 단자는 제1 논리 상태값으로 고정되고, 드레인 및 소스 단자 각각은 상기 제1 인버터 출력 및 상기 제1 더미 비트라인에 접속된 제2 MOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 반도체 메모리 장치는,
    SRAM인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 딜레이 회로는,
    상기 리드 클럭 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제1 딜레이시키고 반전시켜 출력하는 제1 딜레이 회로; 및
    상기 제1 딜레이 및 반전된 신호를 일정 딜레이량만큼 제2 딜레이시키고 반전시켜 상기 감지 인에이블 신호로서 출력하는 제2 딜레이 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 딜레이 회로는,
    상기 리드 클럭 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제1 딜레이시키고 반전시켜 출력하는 제1 딜레이 회로;
    상기 제1 딜레이 및 반전된 신호를 일정 딜레이량만큼 제2 딜레이시키고 반전시켜 출력하는 제2 딜레이 회로;
    상기 제2 딜레이 및 반전된 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제3 딜레이시키고 반전시켜 출력하는 제3 딜레이 회로; 및
    상기 제3 딜레이 및 반전된 신호를 일정 딜레이량만큼 제4 딜레이시키고 반전시켜 상기 감지 인에이블 신호로서 출력하는 제4 딜레이 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 제1 딜레이 회로 및 상기 제3 딜레이 회로 각각은,
    게이트 단자로 입력신호를 받고, 소스 단자는 제1 전원에 연결되며, 드레인 단자로 출력신호를 전달하는 PMOSFET;
    게이트 단자로 상기 입력신호를 받고, 소스 단자는 제1 노드에 연결되며, 드레인 단자로 출력신호를 전달하는 제1 NMOSFET;
    게이트 단자로 상기 누설전류 체크 신호를 받고, 소스 단자는 제2 노드에 연 결되며, 드레인 단자는 상기 제1 노드에 연결된 제2 NMOSFET;
    게이트 단자로 상기 누설전류 체크 신호를 받고, 소스 단자는 제2 전원에 연결되며, 드레인 단자는 상기 제2 노드에 연결된 제3 NMOSFET;
    게이트 단자로 상기 누설전류 체크 신호를 받고, 소스 단자 및 드레인 단자는 상기 제2 전원에 연결된 제4 NMOSFET; 및
    게이트 단자로 상기 누설전류 체크 신호를 받고, 소스 단자 및 드레인 단자는 상기 제2 전원에 연결된 제5 NMOSFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1항에 있어서, 상기 리드 클럭 신호는,
    데이터 리드 동작 시에, 상기 워드 라인 신호보다 먼저 액티브되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 리드 클럭 신호는,
    비트 셀 복사 어레이 방식에서의 감지 증폭기를 동작시키는 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치.
  16. 노말 셀 어레이의 각 열에서 워드라인 신호에 응답하여 선택되는 메모리 셀에 저장된 데이터를 출력하는 단계;
    상기 노말 셀 어레이의 한쪽 가장자리에 배치된 더미 셀 어레이에서 서로 반대의 논리 상태값을 전달하는 제1 더미 비트라인 및 제2 더미 비트라인으로 구성되는 한 쌍의 더미 비트라인들 중 상기 노말 셀 어레이에 가까운 하나의 더미 비트라인을 통하여 누설전류 체크 신호를 출력하는 단계; 및
    상기 누설전류 체크 신호에 따라 리드 클럭 신호를 딜레이시켜 감지 인에이블 신호를 생성하는 단계를 구비하고,
    상기 감지 인에이블 신호에 응답하여 상기 출력되는 데이터가 감지 증폭되어 출력되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  17. 제 16항에 있어서, 상기 노말 셀 어레이의 각 열에서,
    서로 반대의 논리 상태값을 전달하는 제1 비트라인 및 제2 비트라인으로 구성되는 한 쌍의 비트라인들을 통하여 상기 데이터가 출력되고, 상기 비트라인들은 데이터 리드 동작 시에 일정 전압으로 프리차지되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  18. 삭제
  19. 제 16항에 있어서, 상기 더미 셀 어레이에서,
    상기 제1 더미 비트라인 및 상기 제2 더미 비트라인 사이에 다수의 더미 셀들이 구비되고, 소정 전압을 받아 상기 프리차지 전압과 같은 크기의 전압을 전달하는 상기 제2 더미 비트라인을 통하여, 상기 다수의 더미 셀들에 의하여 상기 제2 더미 비트라인에 기생하는 누설전류가 반영된 상기 제2 더미 비트라인의 전압을 상기 누설전류 체크 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  20. 제 16항에 있어서, 상기 감지 인에이블 신호 생성 단계는,
    상기 리드 클럭 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제1 딜레이시키고 반전시켜 출력하는 단계; 및
    상기 제1 딜레이 및 반전된 신호를 일정 딜레이량만큼 제2 딜레이시키고 반전시켜 상기 감지 인에이블 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  21. 제 16항에 있어서, 상기 감지 인에이블 신호 생성 단계는,
    상기 리드 클럭 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제1 딜레이시키고 반전시켜 출력하는 단계;
    상기 제1 딜레이 및 반전된 신호를 일정 딜레이량만큼 제2 딜레이시키고 반전시켜 출력하는 단계;
    상기 제2 딜레이 및 반전된 신호를 상기 누설전류 체크 신호의 전압 크기에 따라 달라지는 소정 딜레이량만큼 제3 딜레이시키고 반전시켜 출력하는 단계; 및
    상기 제3 딜레이 및 반전된 신호를 일정 딜레이량만큼 제4 딜레이시키고 반전시켜 상기 감지 인에이블 신호로서 출력하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  22. 제 16항에 있어서, 상기 리드 클럭 신호는,
    데이터 리드 동작 시에, 상기 워드 라인 신호보다 먼저 액티브되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  23. 제 22항에 있어서, 상기 리드 클럭 신호는,
    비트 셀 복사 어레이 방식에서의 감지 증폭기를 동작시키는 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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