JP5741965B2

JP5741965B2 - データ伝送回路及びそれを備えた半導体記憶装置

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Publication number: JP5741965B2
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Inventors: 剛小池
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Description

本発明は、データ伝送回路及びそれを備えた半導体記憶装置に関し、特にセンスアンプを有する半導体記憶装置に関するものである。

ビット線を含むダイナミック回路の高速化のためにラッチ型センスアンプを用いる場合、センスアンプの起動を決定付けるタイミング回路の設計が大きな課題である。すなわち、ビット線対に電位差が十分に発生していない状態でセンスアンプを起動すると高速化が図れる反面、誤読み出しを起こす可能性が増大する。逆に、ビット線対に大きな電位差が現れてからセンスアンプを起動すると、誤読み出しの可能性が減少する反面、高速化が図れない。

そのため従来、センスアンプの起動タイミングは、メモリセルの読み出し速度が最も遅いタイミングを予測し、誤読み出しを起こさないためのマージンを確保しつつ、高速に起動するように、インバータ等からなる遅延回路の遅延タイミングを設計時に設定してきた。しかし、微細化に起因する製造ロット間ばらつきやチップ内のランダムばらつき等の影響により、ビット線対に現れる電位差のばらつきが増大しており、必要なタイミングマージンの予測が困難となってきている。それを解決する手段の１つとして、ビット線対の電圧変化を検出してセンスアンプの起動信号を自動的に生成する技術が知られている（特許文献１参照）。

特開平６−８４３７６号公報

通常、センスアンプを用いる半導体記憶装置においては、ワード線が起動してメモリセルのデータがビット線対に読み出され、ビット線対の電位差が１００ｍＶ前後に達した時点でセンスアンプを活性化するように、センスアンプ起動タイミングはインバータやＮＡＮＤゲート等の論理ゲートや、レプリカ回路等からなる遅延回路を用いて設計する。しかし、前述した論理ゲートからなる遅延回路はメモリセルとデバイスやレイアウトが異なるためそれぞれのデバイスのばらつきに相関がなく、最適なビット線電位差のときにセンスアンプを起動することを安定的に行うことが困難である。

次に、レプリカ回路によるセンスアンプ活性化信号生成回路の問題点を説明する。従来、微細化によりチップ面内におけるトランジスタの特性ばらつきが顕著となってきている。そのため、レプリカ回路を用いる場合、読み出し対象となるメモリセルの近くにレプリカ回路を配置することが望ましい。しかし、全てのビットに対して近接したレプリカ回路を設けると、メモリアレイの面積増大を招く。一方、面積増大を避けるため、最小限のレプリカ回路を配置した場合、センスアンプ起動タイミングのマージンに過不足が発生する。

一方、特許文献１で記載されている回路構成では、ワード線が起動してビット線対に電位差が現れ、いずれか一方のビット線の電圧が検出トランジスタの閾値に達したことを検出することによりセンスアンプを起動するため、ビット線対の最適な電位差時にセンスアンプを起動することができる。しかし、特許文献１に開示されている回路では次のような課題があった。

１点目として、特許文献１の回路構成では、ビット線のいずれかが検出トランジスタの閾値に達するまでセンスアンプは活性化されない。トランジスタの閾値はリーク電流やノイズに対する信頼性等に配慮し２００ｍＶ以上が一般的である。そのため、センスアンプが起動するまでの時間が、センスアンプの起動タイミングを遅延回路によって設計する場合と比べて余計に掛かってしまう。

２点目として、検出トランジスタの閾値に達した後、検出トランジスタのゲートを駆動する能力は非常に低い。なぜなら、ビット線と検出トランジスタとセンスアンプとはビット線の電圧変化を増幅しているのではなく、ビット線対の電圧をバッファで受けて当該ビット線対にフィードバックしているに過ぎないからである。

以上、上記２つの理由から、特許文献１で開示されている回路構成では、読み出し動作の高速化が困難である。

本発明の目的は、半導体記憶装置における読み出し動作の信頼性向上と高速化とを実現することにある。

本発明に係る代表的な構成は、同時にデータが読み出される複数の第１のビット線と、前記複数の第１のビット線ごとに設けられた複数の電圧変化検出回路と、第２のビット線と、第１の制御信号に応じて前記複数の第１のビット線のいずれかを選択して前記第２のビット線に接続する複数の選択回路と、前記第２のビット線に接続されたセンスアンプとを備え、前記センスアンプは前記複数の電圧変化検出回路の出力が接続された第１のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路を備えた構成を採用したものである。

本発明によれば、特に半導体記憶装置において、複数の電圧変化検出回路の出力によりセンスアンプの起動タイミングを決定することとしたので、読み出し動作の信頼性向上と高速化とを実現することができる。

本発明の第１の実施形態に係る半導体記憶装置の回路図である。図１中のメモリセルの代替構成を示す回路図である。図１中のメモリセルの他の代替構成を示す回路図である。第１の変形例に係る半導体記憶装置の回路図である。第２の変形例に係る半導体記憶装置の回路図である。第３の変形例に係る半導体記憶装置の回路図である。第４の変形例に係る半導体記憶装置の回路図である。第５の変形例に係る半導体記憶装置の回路図である。第６の変形例に係る半導体記憶装置の回路図である。第７の変形例に係る半導体記憶装置の回路図である。本発明の第２の実施形態に係る半導体記憶装置の回路図である。本発明の第３の実施形態に係る半導体記憶装置の回路図である。本発明の第４の実施形態に係る半導体記憶装置の回路図である。本発明の第５の実施形態に係る半導体記憶装置の回路図である。図１の半導体記憶装置における第１の電源制御例を示す回路図である。図１の半導体記憶装置における第２の電源制御例を示す回路図である。

以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、ＳＲＡＭ（Static Random Access Memory）を例として説明するが、本発明は別の分野においても応用が可能である。

《第１の実施形態》
図１に、本発明の第１の実施形態に係る半導体記憶装置の回路図を示す。図１の概略構成を説明すると、各々複数のメモリセル１１０が接続された２つのローカルビット線１０２と、これらのローカルビット線１０２ごとに設けられた電圧変化検出回路１１２と、第１ブロック１２１及び第２ブロック１２２の電圧変化検出回路１１２の出力が接続されたセンスアンプ活性化信号１０５と、グローバルビット線１０４と、カラム選択信号（ＳＥＬ０及びＳＥＬ１）１０６に応じて２つのローカルビット線１０２のいずれかを選択してグローバルビット線１０４に接続するカラム選択回路１１３と、グローバルビット線１０４上のセンスアンプ１１４とを備え、センスアンプ１１４はセンスアンプ活性化信号１０５によって制御されている。

図１の例では、第１ブロック１２１がローカルビット線１０２としてビット線対ＢＩＴ０，ＮＢＩＴ０を、第２ブロック１２２がローカルビット線１０２としてビット線対ＢＩＴ１，ＮＢＩＴ１をそれぞれ有する。これら第１及び第２ブロック１２１，１２２は、共通のワード線１０１を有する。複数のローカルビット線１０２の各々とグローバルビット線１０４とにプリチャージ回路１１１が設けられ、プリチャージ制御信号１０３がＬＯＷを保持する間、ローカルビット線１０２とグローバルビット線１０４とがＨＩＧＨにプリチャージされるようになっている。このプリチャージ制御信号１０３は、インバータ１２５を介してＮＭＯＳ型のプリディスチャージトランジスタＴＮＰＤ０のゲートにも供給される。プリディスチャージトランジスタＴＮＰＤ０は、センスアンプ活性化信号１０５をＬＯＷにリセットするためのトランジスタである。

電圧変化検出回路１１２の各々はＰＭＯＳ型の検出トランジスタＴＰＤ０，ＴＰＤ１により、カラム選択回路１１３の各々はＰＭＯＳ型の選択トランジスタＴＰＴ０，ＴＰＴ１によりそれぞれ構成されている。また、センスアンプ１１４は、自身のグラウンド側にＮＭＯＳ型のイネーブルトランジスタＴＮＥ０を有し、このイネーブルトランジスタＴＮＥ０のゲートにセンスアンプ活性化信号１０５が接続されている。そして、グローバルビット線１０４に現れた微少電位差がセンスアンプ１１４により増幅され、出力バッファ１１５を経て出力データ（ＤＯ）１０７が出力されるようになっている。

図１に示す回路の読み出し動作について説明する。待機状態ではプリチャージ制御信号１０３がＬＯＷになっており、カラム選択回路１１３を構成する選択トランジスタＴＰＴ０，ＴＰＴ１がオンしており、プリチャージ回路１１１によりローカルビット線１０２とグローバルビット線１０４とがＨＩＧＨにプリチャージされている。また、センスアンプ活性化信号１０５はプリディスチャージトランジスタＴＮＰＤ０によってＬＯＷにディスチャージされている。

読み出しサイクルでは、まず、プリチャージ制御信号１０３がＬＯＷからＨＩＧＨに変化し、プリチャージ回路１１１とプリディスチャージトランジスタＴＮＰＤ０とがオフする。次に、カラム選択信号ＳＥＬ０がＨＩＧＨからＬＯＷに変化することにより、選択された第１ブロック１２１のローカルビット線１０２とグローバルビット線１０４とが、選択トランジスタＴＰＴ０，ＴＰＴ１を介して接続される。次に、ワード線１０１がＬＯＷからＨＩＧＨに遷移し、第１ブロック１２１と第２ブロック１２２とにおいてそれぞれのローカルビット線１０２にそれぞれのメモリセル１１０から記憶データが読み出される。このとき、第１ブロック１２１の選択トランジスタＴＰＴ０，ＴＰＴ１がオンし、第２ブロック１２２の選択トランジスタＴＰＴ０，ＴＰＴ１がオフしているものとすると、第１ブロック１２１のローカルビット線１０２とグローバルビット線１０４とは互いに接続されているため、ＨＩＧＨからＬＯＷへの遷移が遅い。それに対し、第２ブロック１２２のローカルビット線１０２は負荷容量が少ないためＨＩＧＨからＬＯＷへ早く変化する。第２ブロック１２２のビット線ＢＩＴ１又はＮＢＩＴ１のいずれかがＨＩＧＨからＬＯＷに変化し、ＰＭＯＳトランジスタの閾値付近まで降下すると、第２ブロック１２２の電圧変化検出回路１１２の検出トランジスタＴＰＤ０又はＴＰＤ１のいずれかがオンし、センスアンプ活性化信号１０５がＬＯＷからＨＩＧＨに変化する。これにより、イネーブルトランジスタＴＮＥ０がオンし、センスアンプ１１４が起動する。これにより、グローバルビット線１０４に現れた微少電位差が増幅され、出力バッファ１１５を経て出力データ１０７が出力される。

本構成の利点について説明する。本構成では、選択されなかった方の負荷容量が少ないローカルビット線１０２の遷移を利用して電圧変化を検出することで、読み出し対象のローカルビット線１０２に微少電位差が生じた段階で、センスアンプ活性化信号１０５を生成することが可能となる。これにより、メモリセル１１０の特性ばらつきに追随し、かつチップ面内ばらつきの影響を受けにくいセンスアンプ活性化信号生成回路を構成することができ、高い信頼性と高速読み出しとの両立が可能となる。

また、センスアンプ活性化信号１０５が自動的に調整されるため、コンパイラ等により半導体記憶装置を合成する場合、個別のタイミング調整が不要となり、工数削減が可能となり、開発期間の短縮が可能となる。

また、本構成では既存の回路資源を利用してセンスアンプ活性化信号１０５のタイミング回路を構成するため、従来のレプリカ方式と比べて面積オーバーヘッドが少ないため、小面積化が可能となる。

次に、以上の効果を更に大きくするための手段を説明する。

さて、グローバルビット線１０４の遷移よりローカルビット線１０２の遷移の方が早いことが望ましい。そのためには、選択トランジスタＴＰＴ０，ＴＰＴ１のサイズを小さくすることにより、ローカルビット線１０２とグローバルビット線１０４との間の抵抗を大きくすればよい。選択トランジスタＴＰＴ０，ＴＰＴ１の抵抗によりローカルビット線１０２の負荷容量とグローバルビット線１０４の負荷容量との接続が弱くなり、ローカルビット線１０２の遷移を高速化することができるのである。

また、検出トランジスタＴＰＤ０，ＴＰＤ１に閾値の低いトランジスタを用いたり、検出トランジスタＴＰＤ０，ＴＰＤ１の閾値を基板制御によって下げたりすれば、ローカルビット線１０２の電圧変化を早めに検出することができる。

また、ローカルビット線１０２のプリチャージ電圧を下げたり、データ読み出しに先立ってローカルビット線１０２の電圧を下げたりすることで、検出トランジスタＴＰＤ０，ＴＰＤ１によるローカルビット線１０２の電圧変化を検出するタイミングを早めることができる。

また、図１のタイプのメモリセル１１０の代わりに図２や図３に示すメモリセル２１０を用いることも可能である。図２及び図３において、２０１は書き込みワード線、２０２は書き込みビット線、２０３は読み出しワード線、２０４は読み出しビット線である。図２や図３に示すメモリセル２１０を用いれば、読み出しビット線２０４の遷移すなわち図１中のローカルビット線１０２の遷移を更に早めることができる。

なお、図１では選択候補が第１ブロック１２１と第２ブロック１２２との２ブロックであり、非選択のブロックが１つのブロックである例を示しているが、選択候補となるブロックの数を増やし、以てデータ読み出し時に非選択となるブロックの数を増やすことで、センスアンプ活性化信号１０５の駆動能力を向上させ、読み出しの高速化を実現できる。或いは、非選択となるブロックの数を増やし十分なセンスアンプ活性化信号１０５の駆動能力が得られる場合、検出トランジスタＴＰＤ０，ＴＰＤ１のサイズを小さくすることが可能となり、ローカルビット線１０２の負荷容量が削減され高速化が可能となる。また、複数のメモリセル１１０で同時に読み出しをして論理和をとるため、ばらつきにより特性の悪いメモリセル１１０が存在していた場合でも、他のメモリセル１１０で補助されるため、ばらつきの影響による読み出し速度の劣化を抑制することができる。

〈第１の変形例〉
図４に、第１の変形例に係る半導体記憶装置の回路図を示す。図１との違いは、第１ブロック１２１と第２ブロック１２２とのそれぞれのローカルビット線１０２にもセンスアンプ１１４を備えている点である。

また、グローバルビット線１０４に接続されたセンスアンプ１１４では、センスアンプ活性化信号１０５をバッファ１２６で遅延させて利用することで、より確実な増幅タイミングに設定することができる。

この構成のメリットは、ローカルビット線１０２の電圧変化も早めることで、読み出しを更に高速化させることができる点である。

〈第２の変形例〉
図５に、第２の変形例に係る半導体記憶装置の回路図を示す。図１の回路との違いは、ローカルビット線１０２のプリチャージ回路１１１とカラム選択回路１１３とがセンスアンプ活性化信号１０５によって制御される点である。また、メモリセル１１０の読み出しもセンスアンプ活性化信号１０５によって制御されるようになっている。

具体的に説明すると、ローカルワード線３０１が複数のメモリセル１１０に共通に接続される。そして、ワード線１０１とローカルワード線３０１との間に、互いに直列接続された２個のＰＭＯＳトランジスタ３０２，３０３と１個のＮＭＯＳトランジスタ３０４とが介在する。これにより、センスアンプ活性化信号１０５がＬＯＷにディスチャージされている状態ではワード線１０１の論理がローカルワード線３０１へ伝播するものの、センスアンプ活性化信号１０５がＬＯＷからＨＩＧＨへ遷移した後はローカルワード線３０１がＬＯＷに保持される。また、プリチャージ制御信号１０３と、バッファ３０５を介したセンスアンプ活性化信号１０５とがＮＯＲゲート３０６に入力され、このＮＯＲゲート３０６の出力によりローカルビット線１０２のプリチャージ回路１１１が制御される。更に、カラム選択信号１０６とセンスアンプ活性化信号１０５とがＯＲゲート３０７，３０８に入力され、これらのＯＲゲート３０７，３０８の出力によりカラム選択回路１１３が制御される。

図５の構成のメリットは、カラム選択回路１１３にて選択されたローカルビット線１０２の電圧変化がグローバルビット線１０４に伝播した直後に、又はグローバルビット線１０４のセンスアンプ１１４が起動した直後に、ローカルビット線１０２とグローバルビット線１０４との接続を切断することで、グローバルビット線１０４の負荷を減らし、グローバルビット線１０４の遷移を高速化することが可能となることにある。

また、ローカルビット線１０２とグローバルビット線１０４との接続を切り離した直後にローカルワード線３０１をオフして、ローカルビット線１０２のプリチャージを開始できるため、プリチャージ期間を長く確保することができる。それにより、高周波数動作への対応が可能となる。或いはサイクルタイムに余裕がある場合であれば、プリチャージ回路１１１のトランジスタサイズを緩和して小面積化を図り、かつローカルビット線１０２の負荷削減により読み出しの高速化を図ることができる。また、ローカルビット線１０２の無駄な充放電による消費電力の増大を抑制することができる。

また、一般的にセンスアンプ活性化信号のタイミングはデバイスワースト条件に合わせて設計し、ローカルビット線に一定の電位差が生じたタイミングでセンスアンプを活性化すると同時にローカルビット線とグローバルビット線とを分離する。これにより、グローバルビット線の高速化と同時に、ローカルビット線を完全には振幅させないようにして低消費電力化を図っている。しかし、デバイスベスト条件では、センスアンプ活性化信号が活性化されるまでにメモリセルによってローカルビット線が完全に振幅してしまうため、ローカルビット線の充放電電流が増大してしまう。本構成ではデイバスベスト条件でローカルビット線１０２の電圧が変化したことを電圧変化検出回路１１２によって検出してローカルビット線１０２の完全な振幅動作を抑制することができ、低消費電力化を図ることが可能となる。

なお、図５の例ではグローバルビット線１０４にセンスアンプ１１４を備えた構成例を示したが、ローカルビット線１０２にもセンスアンプ１１４を設けた構成も可能である。その場合、図４で示した効果により高速化を図ることができる。

〈第３の変形例〉
図６に、第３の変形例に係る半導体記憶装置の回路図を示す。図４との違いは、ローカルビット線１０２のセンスアンプ１１４に、ＨＩＧＨのセンスアンプ強制活性化信号４０１が与えられたときにオンするセンスアンプ強制活性化トランジスタＴＮＥ１が接続されている点である。

この構成によれば、デバイスワースト条件では、高速化のためセンスアンプ強制活性化信号４０１によりセンスアンプ１１４を起動させて読み出しを行い、デバイスベスト条件では、電圧変化検出回路１１２の出力によってセンスアンプ１１４を起動することにより、ワースト条件での高速化とベスト条件での低消費電力化との両立を実現することができる。

従来構成では、高電圧・高速動作に合わせてセンスアンプ強制活性化信号４０１のタイミングを決定すると、低電圧においてはセンスアンプ強制活性化信号４０１のタイミングが早すぎるために誤読み出しを起こすという課題があった。しかし、この構成において、高電圧ではセンスアンプ強制活性化信号４０１によりセンスアンプ１１４を起動させて読み出しを行い、低電圧では電圧変化検出回路１１２の出力によってセンスアンプ１１４を起動することにより、高速・高電圧動作と低速・低電圧動作との両立を図ることが可能となる。このとき、低電圧でセンスアンプ強制活性化信号４０１を活性化させないようにする手段として、低電圧モード制御信号を用いたり、センスアンプ強制活性化信号４０１の生成回路においてフィードバック回路を用いてセンスアンプ強制活性化信号４０１が低電圧で活性化されないようにすること等が可能である。

また、本構成では、低速動作に限定して使用することを前提として、救済信号によってセンスアンプ強制活性化信号４０１を恒久的に非活性化することで、センスアンプ強制活性化信号４０１のタイミングが早すぎることに起因する不具合を解消することが可能となる。

或いは、センスアンプ強制活性化信号４０１を書き込み時に活性化することにより、センスアンプ１１４を書き込み回路の補助として利用することが可能となる。これにより、書き込み速度の向上、又は書き込み回路のトランジスタサイズ緩和による小面積化が可能となる。このとき、センスアンプ強制活性化トランジスタＴＮＥ１のソース電源をグランドレベル以下の電圧にすることで、書き込み特性の向上を図ることができる。或いは、センスアンプ強制活性化信号４０１を高い電圧によって駆動することでも、同様に書き込み特性の向上を図ることができる。これにより書き込み速度の高速化、又は書き込みトランジスタサイズ緩和により小面積化、負荷容量の緩和が実現できる。

なお、図６の構成ではローカルビット線１０２のセンスアンプ１１４のみにセンスアンプ強制活性化信号４０１を接続しているが、グローバルビット線１０４のセンスアンプ１１４にも同様に設けることが可能であり、ローカルビット線１０２のセンスアンプ１１４の起動と別タイミングでグローバルビット線１０４のセンスアンプ１１４を制御することも可能である。或いは、図１においてグローバルビット線１０４のセンスアンプ１１４にセンスアンプ強制活性化トランジスタＴＮＥ１を接続することでも同等の効果が得られる。

〈第４の変形例〉
図７に、第４の変形例に係る半導体記憶装置の回路図を示す。図６の構成との違いは、センスアンプ強制活性化信号４０１がセンスアンプ１１４にではなく、ＰＭＯＳトランジスタ５０２を介してセンスアンプ活性化信号１０５に接続されている点である。

図７の例では、図６の回路に比べ素子数が少ないため、小面積化が可能である。

〈第５の変形例〉
図８に、第５の変形例に係る半導体記憶装置の回路図を示す。図７の回路との違いは、ローカルビット線１０２のセンスアンプ１１４を活性化するイネーブルトランジスタＴＮＥ０にそれぞれカラム選択信号ＳＥＬ０，ＳＥＬ１が接続されている点である。

この構成によると、読み出し時、或いは書き込み時に非選択カラムの無駄な充放電を抑制することができ、低消費電力化を図ることができる。

更に、図８の構成では、図７の構成に対してトランジスタの追加無しに実現できるため小面積化が実現できる。

〈第６の変形例〉
図９に、第６の変形例に係る半導体記憶装置の回路図を示す。図８に示す構成との違いは、ローカルビット線１０２とグローバルビット線１０４とに接続されたセンスアンプ１１４のイネーブルトランジスタＴＮＥ０のソースに、それぞれＨＩＧＨのセンスアンプ強制非活性化信号７０１が与えられたときにオンするセンスアンプ強制非活性化トランジスタＴＮＥ２が接続されている点である。

この構成によると、書き込み時にセンスアンプ１１４が起動するのを防止することができる。また、電圧変化検出回路１１２の検出速度が速くセンスアンプ起動タイミングのマージンに不足が生じた場合に、センスアンプ強制非活性化信号７０１をアクティブにするタイミングを遅くすることにより、センスアンプ１１４の起動タイミングによる不具合を回避することができる。

〈第７の変形例〉
図１０に、第７の変形例に係る半導体記憶装置の回路図を示す。図９との違いは、センスアンプ強制非活性化信号７０１がセンスアンプ１１４にではなく、ＮＭＯＳトランジスタ７０２を介してセンスアンプ活性化信号１０５に接続されている点である。

この構成では、図９に比べ素子数を削減することができるため小面積化が図れる。また、センスアンプ１１４の引き抜きトランジスタの直列段数が少ないため、センスアンプ１１４の起動後の増幅速度が向上し、高速化が実現できる。

《第２の実施形態》
図１１に、本発明の第２の実施形態に係る半導体記憶装置の回路図を示す。図１１の構成によると、同一のバンク選択回路１１３に接続された複数のローカルビット線（ＢＩＴＵ０／ＮＢＩＴＵ０及びＢＩＴＤ０／ＮＢＩＴＤ０）１０２どうしは、これらのローカルビット線１０２と平行となる方向に連なっている。

図１１に示す回路構成と図４に示す回路構成との違いは、共通のワード線（ＷＬ［０］及びＷＬ［１］）１０１が接続され同時に読み出しが行われるメモリセル１１０を含む複数のローカルビット線１０２をビット線方向に隣接して備えており、図４のカラム選択信号（ＳＥＬ０及びＳＥＬ１）１０６、カラム選択回路１１３は、それぞれ図１１のバンク選択信号（ＳＥＬ＿０Ｕ及びＳＥＬ＿０Ｄ）１０６、バンク選択回路１１３に相当する点である。図１１において、ＴＰＴ０、ＴＰＴ１、ＴＰＴ２及びＴＰＴ３は選択トランジスタであり、ＴＰＤ０、ＴＰＤ１、ＴＰＤ２及びＴＰＤ３は検出トランジスタである。

図１１の構成のメリットは、センスアンプ１１４をＵビット及びＤビットで共通して持つことができるため、小面積化が可能となることである。また、図４の場合に比べてワード線方向への配線が削減できるため、グローバルビット線１０４の容量の削減が実現し、高速化が可能となる。

また、図１１の構成では、ワード線１０１とバンク選択信号１０６との組み合わせで同一ローカルビット線１０２上の１つのメモリセル１１０を選択する構成であるため、デコードの論理がワード線１０１とバンク選択信号１０６とに分散されるので、ワード線１０１の論理軽減が可能となり高速化が実現する。

更に、ローカルビット線１０２に接続されるメモリセル１１０の数を減らし、ワード線１０１のデコード論理を、バンク選択信号１０６の論理により軽減することにより、ワード線１０１の起動と、ローカルビット線１０２の遷移とを早めることができる。

また、ローカルビット線１０２にある程度の電圧変化が生じた時点でバンク選択信号１０６が確定することにより、ワード線起動時間と、ローカルビット線変化時間と、バンク選択信号起動時間との時間配分の最適化が可能となり、読み出し動作の高速化を実現することができる。

《第３の実施形態》
図１２に、本発明の第３の実施形態に係る半導体記憶装置の回路図を示す。図１２において、１００１は低電力動作制御信号、１００２及び１００３はＯＲゲート、１００４、１００５、１００６及び１００７はＡＮＤゲート、１０１０はサブバンクワードデコーダ（ＳＢＷＤＥＣ）、１０１１はバンクデコード回路（ＢＮＫＤＥＣ）、１０１３は遅延回路、ＷＬＵ［０］、ＷＬＵ［１］、ＷＬＤ［０］及びＷＬＤ［１］はワード線である。

図１２の構成によれば、低電力動作制御信号１００１がＬＯＷの場合には図１１に示す構成と同様の動作を行うが、低電力動作制御信号１００１がＨＩＧＨのときには、選択されたサブバンクのワード線しか起動しない。このため、選択されないサブバンクのローカルビット線１０２の充放電が発生しないため低消費電力化を図ることができる。一方、同時に読み出しが行われるローカルビット線１０２の数が減少することによりセンスアンプ活性化信号１０５の駆動能力が低下する。その問題は、遅延回路１０１３によってセンスアンプ強制活性化信号４０１の起動タイミングが制御されるセンスアンプ強制活性化トランジスタＴＮＥ１を設けることで解消することが可能である。

なお、図１２においては同時に読み出しが行われるサブバンクは第１及び第２ブロック１２１，１２２のうちのいずれかになっているが、本発明では同時に読み出しが行われるサブバンクの数は１つに限定しない。

また、上記説明において低電力動作制御信号１００１は動的に変化する信号ということに限定せず、固定入力信号として利用することも可能である。

《第４の実施形態》
図１３に、本発明の第４の実施形態に係る半導体記憶装置の回路図を示す。図１３に示す構成は、上下左右に隣接する４個のサブブロック１２１，１２２，１２３，１２４に共有されたセンスアンプ１１４が、これらのサブブロック１２１〜１２４の各々に備えられた電圧変化検出回路１１２によって制御されることを特徴とする。図１３において、ＢＩＴＵ０／ＮＢＩＴＵ０、ＢＩＴＤ０／ＮＢＩＴＤ０、ＢＩＴＵ１／ＮＢＩＴＵ１、ＢＩＴＤ１／ＮＢＩＴＤ１はローカルビット線であり、ＳＥＬ＿０Ｕ、ＳＥＬ＿０Ｄ、ＳＥＬ＿１Ｕ、ＳＥＬ＿１Ｄはバンク選択信号であり、ＴＰＴ０、ＴＰＴ１、ＴＰＴ２、ＴＰＴ３、ＴＰＴ４、ＴＰＴ５、ＴＰＴ６及びＴＰＴ７は選択トランジスタであり、ＴＰＤ０、ＴＰＤ１、ＴＰＤ２、ＴＰＤ３、ＴＰＤ４、ＴＰＤ５、ＴＰＤ６及びＴＰＤ７は検出トランジスタである。

図１３の構成では、図１と図１１とを組み合わせた効果が期待できる。また、隣接４サブブロック１２１〜１２４からセンスアンプ１１４までの距離が一定となるため、センスアンプ活性化信号１０５の配線負荷の低減が可能となり、高速化が実現できる。

《第５の実施形態》
図１４に、本発明の第５の実施形態に係る半導体記憶装置の回路図を示す。図１との違いは、電圧変化検出回路１１２の出力を、第２のカラム選択回路１１０１においてカラム選択信号１０６に従って選択し、グローバルビット線１０４に接続している点である。この構成によると、センスアンプ１１４のみの場合に比べて、グローバルビット線１０４の遷移を高速化できる。

なお、図１から図１４に示した半導体記憶装置において、同一のセンスアンプにカラム選択回路を介して接続された各ローカルビット線からなるメモリブロックに存在するメモリセルの動作電流値を、メモリブロックごとに変えることにより、それぞれのビットの読み出し速度の要求値や、メモリブロックの物理的配置に応じて読み出し速度、消費電力、面積の最適化ができる。例えば、高速に読み出す必要があるビットや、出力端子から遠方にあるメモリブロックからの読み出し速度を高速化し、高速化の必要がないメモリブロックに関しては小面積化と低消費電力化を図ることが可能となる。動作電流値にバリエーションを持たせる手段としては、メモリセルの形状に変化を持たせる方法、メモリセルの素材に変化を持たせる方法、メモリセルを構成するトランジスタの拡散層に含まれる原子の比率に変化を持たせる方法等が含まれる。

更に、図１５に示すように、メモリブロックごとに電源制御回路１５１０を設け、メモリブロック１２１，１２２中に存在するメモリセル１１０の電源を制御することにより、上記同様、それぞれのビットの読み出し速度の要求値や、メモリブロックの物理的配置に応じて読み出し速度、消費電力、面積の最適化ができる。メモリセルの動作電流値にバリエーションを持たせる方法に比べて、メモリブロックごとに電源制御回路１５１０を設ける方法では、チップのフロアプランが決まってビットごとの正確な要求値が確定した時点での調整が容易になるというメリットや、チップの製造後での調整が可能になるというメリット等がある。

その他、図１６に示すように、同一の出力端子から遡って接続されるビットブロック１６１０，１６１１中のメモリセル１１０同士で同一の電源制御回路１５１０を共通化することにより、出力信号ごとに読み出し速度の調整が可能になるという効果が得られ、かつ、メモリブロック１２１，１２２単位に電源制御回路１５１０を設ける場合に比べて小面積化が可能となる。

なお、メモリブロックごと又はビットブロックごとに、メモリセル１１０の形状が異なっていてもよい。例えば、第１ブロック１２１を構成するメモリセル１１０と、第２ブロック１２２を構成するメモリセル１１０とでは、対応するトランジスタのゲート幅又はゲート長が異なっていてもよい。また、メモリセル１１０内のトランジスタも、必ずしもゲート幅、ゲート長が同じである必要はない。

また、上記説明ではメモリセルのバリエーションを持たせる単位や電源制御回路を設ける単位はメモリブロックごと又はビットブロックごと、というように限定して説明したが、その他のバリエーションも可能である。

なお、本発明の第１の実施形態にて図２及び図３に示したメモリセル２１０の構成は、第１〜第７の変形例や第２〜第５の実施形態でも利用可能である。また、本発明の趣旨を逸脱しない範囲で、複数の実施形態及び変形例における各構成要素を任意に組み合わせてもよい。

以上説明してきたとおり、本発明に係る半導体記憶装置は、ビット線の電圧変化に応じてセンスアンプの起動タイミングを自動的に調整することが可能であるため、センスアンプを必要最小限のマージンで起動可能となり、読み出し動作の信頼性向上と、高速化及び低消費電力化が可能となる。また、デバイスばらつきや電圧ばらつきが生じた場合でも確実にセンスアンプを安全なタイミングで起動できるため、広い動作範囲が実現できる。また、コンパイラにより展開を行うメモリにおいてセンスアンプの起動タイミング調整が不要となり、工数の削減も可能となる。更に、センスアンプの起動タイミングを生成するタイミング生成回路が不要となるため小面積化も可能となる。本発明は、半導体記憶装置のビット線に限定されるものではなく、データ線対を持つ様々なデータ伝送回路においても有用である。

１０１ワード線
１０２ローカルビット線
１０３プリチャージ制御信号
１０４グローバルビット線
１０５センスアンプ活性化信号
１０６カラム（バンク）選択信号
１０７出力データ
１１０メモリセル
１１１プリチャージ回路
１１２電圧変化検出回路
１１３カラム（バンク）選択回路
１１４センスアンプ
１１５出力バッファ
１２１第１ブロック
１２２第２ブロック
３０１ローカルワード線
４０１センスアンプ強制活性化信号
７０１センスアンプ強制非活性化信号
１００１低電力動作制御信号
１０１０サブバンクワードデコーダ（ＳＢＷＤＥＣ）
１０１１バンクデコード回路（ＢＮＫＤＥＣ）
１０１３遅延回路
１１０１第２のカラム選択回路
１５１０電源制御回路
１６１０，１６１１ビットブロック

Claims

同時にデータが読み出される複数の第１のビット線と、
前記複数の第１のビット線ごとに設けられた複数の電圧変化検出回路と、
第２のビット線と、
第１の制御信号に応じて前記複数の第１のビット線のいずれかを選択して前記第２のビット線に接続する複数の選択回路と、
前記第２のビット線に接続されたセンスアンプとを備え、
前記センスアンプは、前記複数の電圧変化検出回路の出力が接続された第１のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路において、
前記複数の第１のビット線ごとに設けられ、かつ前記第１のセンスアンプ活性化信号によって制御される複数のローカルセンスアンプを更に備えたことを特徴とするデータ伝送回路。
請求項２記載のデータ伝送回路において、
前記第２のビット線に接続されたセンスアンプは、前記第１のセンスアンプ活性化信号によって活性化される第２のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路において、
前記複数の選択回路は、前記第１のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路において、
前記複数の第１のビット線ごとに設けられた複数のプリチャージ回路と、
前記複数の第１のビット線ごとに設けられた複数の読み出し回路とを更に備え、
少なくとも前記複数の読み出し回路は、前記第１のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路において、
強制活性化信号に応じて前記第１のセンスアンプ活性化信号を活性化する強制活性化回路を更に備えたことを特徴とするデータ伝送回路。
請求項６記載のデータ伝送回路を備えた半導体記憶装置であって、
前記強制活性化信号は、書き込みイネーブル信号であることを特徴とする半導体記憶装置。
請求項１記載のデータ伝送回路において、
強制非活性化信号に応じて前記第１のセンスアンプ活性化信号を非活性化する強制非活性化回路を更に備えたことを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路において、
同一の選択回路に接続された前記複数の第１のビット線のうち少なくとも１つの第１のビット線は、第２の制御信号に応じて同時にデータ出力が行われないことを特徴とするデータ伝送回路。
請求項１記載のデータ伝送回路を備えた半導体記憶装置であって、
前記複数の第１のビット線の各々に複数のメモリセルが接続されていることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
前記複数のメモリセルは、共通の制御信号によって読み出しが開始され、かつ前記共通の制御信号と平行となる方向に隣接していることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
同一の選択回路に接続された前記複数の第１のビット線どうしは、前記複数の第１のビット線と平行となる方向に連なっていることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
前記複数の選択回路を通して同一の前記センスアンプに接続された前記複数の第１のビット線を含むメモリブロックごとに電源制御回路を備え、前記電源制御回路は前記メモリブロックに含まれる前記複数のメモリセルの電源に接続されていることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
同一の出力端子から遡って接続されている複数のメモリセルを有するビットブロックごとに電源制御回路を備え、前記電源制御回路は前記ビットブロックに含まれる前記複数のメモリセルの電源に接続されていることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
同一の出力端子から遡って接続されている複数のメモリセルを有する各ビットブロック中の前記複数のメモリセルの形状は、ビットブロックごとに異なっていることを特徴とする半導体記憶装置。
請求項１０記載の半導体記憶装置において、
前記複数の選択回路を通して同一の前記センスアンプに接続された前記複数の第１のビット線を含む各メモリブロック中の前記複数のメモリセルの形状は、メモリブロックごとに異なっていることを特徴とする半導体記憶装置。