KR20060082978A - 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법 - Google Patents

반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법 Download PDF

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Abstract

장치의 퍼포먼스를 해침이 없이, 스탠바이 상태에서 비트라인에서 메모리 셀로 흐르는 누설 전류를 억제할 수 있는 반도체 메모리 장치에서의 비트라인 전압 공급회로가 개시된다. 그러한 비트라인 전압 공급회로는, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압을 비트라인 페어에 인가하며, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 전원전압보다 낮은 레벨을 갖는 제2 전원전압을 상기 비트라인 페어에 인가하는 비트라인 전압 스위칭부와; 상기 비트라인 페어에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 비트라인 전압 제어부를 구비함에 의해, 메모리 셀의 패스 트랜지스터를 통해 흐르는 누설전류가 감소 또는 최소화된다.
반도체 메모리 장치, 스태이틱 램, 패스 트랜지스터, 누설전류, 스탠바이

Description

반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에 따른 비트라인 전압 인가방법{Bit line voltage supplying circuit in semiconductor memory device and voltage supplying method therefor}
도 1은 통상적인 SRAM 셀의 회로 구성도
도 2는 도 1의 셀을 복수로 가지는 종래의 SRAM의 셀 코어 회로도
도 3은 본 발명의 제1 실시예에 따른 SRAM의 셀 코어 회로도
도 4는 본 발명의 제2 실시예에 따른 SRAM의 셀 코어 확장 회로도
도 5는 본 발명에 실시예들에 적용되는 전압 제어부의 회로 블록도
도 6은 도 4에 관련된 동작 타이밍도
도 7a 및 도 7b는 도 5의 전압 제어부의 일부 구현 예를 각기 보인 구체회로도들
도 8은 본 발명의 제2 실시예의 확장 실시 예를 보인 도면
도 9는 본 발명의 실시예들에 따른 누설전류 감소 효과를 설명하기 위해 제시된 특성 그래프
본 발명은 반도체 메모리의 비트라인 전압 공급에 관한 것으로, 특히 스태이틱 랜덤 억세스 메모리(SRAM)와 같은 휘발성 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에 따른 비트라인 전압 인가방법에 관한 것이다.
통상적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 스태이틱 램등과 같은 휘발성 반도체 메모리 장치도 나날이 고속화 및 고집적화 되어지고 있다. 핸드 헬드 폰이나 노트 북 컴퓨터 등과 같이 바테리 오퍼레이티드 시스템에 탑재되는 반도체 메모리 장치의 경우에는 특히 저전력 소모 특성이 크리티컬 하게 요구되므로, 반도체 제조 메이커들은 모바일 향 저전력 솔루션(Low Power Solution)을 제공하기 위하여 동작(오퍼레이팅) 전류 및 스탠바이 전류를 감소시키기 위한 노력과 연구를 지속적으로 행하고 있는 실정이다.
통상적인 SRAM의 메모리 셀 구성은 도 1에 도시된다. 도 1을 참조하면, 6개의 풀 씨모오스 트랜지스터들(P1,P2,N1-N4)로 이루어진 SRAM의 셀이 보여진다. 반도체 메모리 장치의 고집적화 추세에 따라 에스램 셀의 셀 피치가 포토리소그래피 공정의 해상도 한계 근방까지로 더욱 축소될 경우에 상기 6개의 트랜지스터들은 동일 층에 배치됨이 없이 서로 다른 층에 나뉘어 3차원 적으로 배치되는 경우도 있게 된다. 하나의 메모리 셀(MC)은 1 비트(0 또는 1)의 데이터를 저장할 수 있는 최소 단위 메모리 셀로서 기능하며, 부하 트랜지스터들(P1,P2)의 소오스 단자에는 전원 전압(VDD)이 인가되고 억세스(또는 패스) 트랜지스터들(N1,N2)의 드레인(또는 소오스)단자는 비트라인 페어(BL,BLb) 중 하나(BL)와 나머지 하나(BLb)에 각기 대응적으로 연결되어 있다.
도 1의 셀을 복수로 가지는 종래의 SRAM의 셀 코어 회로는 도 2에서 보여진다. 도면에서 복수의 메모리 셀(MC1-MCn)과 프리차아지 및 등화부(100)는 상기 비트라인 페어(BL,BLb)에 연결되어 있고, 컬럼 패스 게이트들(MP1,MP2,MN1,MN2)이 상기 비트라인 페어(BL,BLb)와 섹션 데이터 라인들(RSDL,RSDLb,WSDL,WSDLb)간을 동작적으로 연결하기 위해 상기 비트라인 페어(BL,BLb)에 접속되어 있다. 여기서, PMOS로 이루어진 상기 컬럼 패스 게이트(MP1,MP2)는 상보 컬럼 선택신호(Yib)에 응답하여 상기 비트라인 페어(BL,BLb)에서 디벨롭된 셀 데이터를 리드 섹션 데이터 라인페어(RSDL,RSDLb)에 전달하며, NMOS로 이루어진 상기 컬럼 패스 게이트(MN1,MN2)는 컬럼 선택신호(Yi)에 응답하여 라이트 섹션 데이터 라인페어(WSDL,WSDLb)에 연결된 라이트 드라이버(Write Driver)로부터 제공된 라이트 데이터를 상기 비트라인 페어(BL,BLb)에 전달한다.
상기 도 2의 비트라인 프리차아지 및 등화부(100)에 인가되는 프리차아지 및 등화 제어신호(YEQ)는 스탠바이 모드(Standby Mode)에서 논리 로우(LOW)가 되므로, 비트라인 페어(BL,BLb)의 전압 레벨은 피형 모오스 트랜지스터들(P1-P3)의 턴온 동작에 의해 동작 전압(Operating Voltage:통상 VDD)의 레벨로서 프리 차아지 된다. 따라서, 스탠바이 동작 모드에서 메모리 셀의 패스 트랜지스터들(N1,N2)을 통하여 누설 전류(Leakage Current)가 흐르게 된다.
즉, 반도체 메모리 장치가 스탠바이 상태인 경우에 도 1에서 보여지는 비트라인 페어(BL/BLb)는 동작 전압(VDD)의 레벨로 프리 차아지(Pre-charge)되어 있기 때문에 도 1의 경로 부호(A1,A2)에서 보여지는 바와 같이 누설전류가 흐르게 된다. 여기서 누설전류의 경로는 비트라인 페어에서 패스 트랜지스터(N1,N2)를 통하여 접지까지로 형성된다.
한편, SRAM 셀에서의 또 다른 누설 전류의 경로는 상기 부하 트랜지스터들(P1,P2)의 소오스-드레인 채널이다. 상기 부하 트랜지스터들(P1,P2)의 소오스 단자에는 동작 전압(VDD)이 데이터의 저장을 유지하기 위해 인가되기 때문에 상기 부하 트랜지스터들(P1,P2)을 통해서도 셀 파워 누설전류가 흐르게 된다.
종래에는 상기 부하 트랜지스터들(P1,P2)을 통해 흐르는 누설 전류를 감소시키기 위하여 스탠바이 상태에서는 동작 전압보다 낮은 레벨의 전압을 셀 파워 전압으로서 인가하고 동작 상태에서는 동작 전압을 셀 파워 전압으로서 인가하는 테크닉이 시도되어 왔다.
그러나, 상기한 종래의 누설전류 감소 기술은 메모리 셀의 부하 트랜지스터들(P1,P2)을 통해 흐르는 스탠바이 전류만을 감소시킬 뿐, 비트라인 페어에서 상기 패스 트랜지스터(N1,N2)를 통해 접지로 흐르는 누설 전류를 원천적으로 줄이기는 어려운 문제가 있다. 결국, 종래의 기술은 스탠바이 모드에서 스탠바이 전류를 감소시키는 데에는 한계가 있었다.
따라서, 장치의 퍼포먼스를 해침이 없이, 스탠바이 동작 상태에서 비트라인에서 메모리 셀로 흐르는 누설 전류를 억제할 수 있는 대책이 바테리 오퍼레이티드 시스템에서 절실히 요구된다.
본 발명의 목적은 상기한 종래 기술의 문제점들을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 디바이스 특성을 해침이 없이 스탠바이 동작 모드에서 소모되는 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 스탠바이 동작에서 패스 트랜지스터를 통한 누설 전류를 최소화하거나 줄일 수 있는 반도체 메모리 장치에서의 비트라인 전압 공급회로 및 그에 따른 비트라인 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은 풀 씨모오스 메모리 셀을 갖는 스태이틱 랜덤 억세스 메모리에서 비트라인에 인가되는 프리차아지 전압을 스탠바이 모드와 동작 모드에 따라 최적의 레벨로 제어할 수 있는 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀의 패스 트랜지스터를 통하여 흐르는 누설전류를 줄이고 동작 상태로의 전환시 동작 전압에 대한 웨이크 업 타임을 줄일 수 있는 비트라인 전압 공급회로 및 그에 따른 비트라인 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 블록이 선택되었다가 비선택된 경우에는 스탠바이 모드가 비교적 오랫동안 지속되는 경우에만 스탠바이 전압이 비트라인 프리차아지 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 스태바이 전류를 줄일 수 있는 비트라인 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은 스탠바이 모드에서 동작모드로의 전환 시에 동작 특성 저하 없이 비트라인 프리차아지 전압이 안정한 동작 전압의 레벨로 빠르게 회복될 수 있도록 하는 방법 및 장치를 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 실시예적 양상에 따라, 반도체 메모리 장치에서의 비트라인 전압 공급회로는, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압을 비트라인 페어에 인가하며, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 전원전압보다 낮은 레벨을 갖는 제2 전원전압을 상기 비트라인 페어에 인가하는 비트라인 전압 스위칭부와; 상기 비트라인 페어에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 비트라인 전압 제어부를 구비한다.
본 발명에 따른 다른 실시예적 양상에 따른 반도체 메모리 장치에서의 비트라인 전압 공급회로는, 프리 차아지 차단 제어신호에 응답하여 스탠바이 상태에서는 비동작되며 비트라인 페어에 연결된 비트라인 프리 차아지부와;
블록 센스앰프의 두 입력단으로서 기능하는 데이터 라인 페어에 연결되며, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압을 컬럼 패스 게이트를 통해 상기 비트라인 페어에 인가하며, 인가되는 제2 스위치 제어신호에 응답하여 상 기 제1 전원전압보다 낮은 레벨을 갖는 제2 전원전압을 상기 컬럼 패스 게이트를 통해 상기 비트라인 페어에 인가하는 데이터 라인 전압 스위칭부와;
상기 비트라인 페어에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 프리차아지 차단 제어신호와 상기 제1,2 스위치 제어신호의 상태를 제어하는 데이터 라인 전압 제어부를 구비함을 특징으로 한다.
바람직하기로, 상기 비트라인 전압 스위칭부는, 상기 제1 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어에 공통으로 연결되며 각각의 게이트로 상기 제1 스위치 제어신호를 공통 수신하는 제1,2 프리차아지 트랜지스터와, 상기 제2 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어중 하나와 나머지 하나에 대응적으로 연결되며 각각의 게이트로 상기 제2 스위치 제어신호를 공통 수신하는 제1,2 피형 구동 트랜지스터를 포함할 수 있다.
또한, 상기 제1,2 프리차아지 트랜지스터의 드레인 사이에 소오스-드레인 채널이 연결되고 게이트로 상기 제1 스위치 제어신호를 수신하는 등화 트랜지스터가 상기 회로에 더 구비될 수 있다.
상기 반도체 메모리 장치는 6개의 셀 트랜지스터들로 이루어진 메모리 셀을 복수로 갖는 스태이틱 랜덤 억세스 메모리일 수 있으며, 상기 6개의 셀 트랜지스터들은 서로 다른 도전 층에서 형성된 3차원 메모리 셀일 수 있다.
상기 비트라인 전압 제어부는, 블록 선택신호, 비트라인 선택 신호, 및 칩선택 관련 신호를 사용하여 상기 제1 스위치 제어신호를 등화 및 프리차아지 제어신호로서 생성하는 컬럼 메인 디코더와, 상기 블록 선택신호와 칩선택 신호에 응답하여 상기 칩선택 관련 신호와 상기 제2 스위치 제어신호를 생성하는 비트라인 레벨 콘트롤러를 포함할 수 있다.
상기한 회로 구성에 따르면, 장치의 퍼포먼스 저하없이, 스탠바이 동작에서 메모리 셀의 패스 트랜지스터를 통해 흐르는 누설 전류를 감소 또는 최소화할 수 있다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예들의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
도 3은 본 발명의 제1 실시예에 따른 SRAM의 셀 코어 회로도이다. 도면을 참조하면, 도 2의 회로에 비해 비트라인 전압 스위칭부(200)의 구성이 특이하다.
상기 전압 스위칭부(200)는 인가되는 제1 스위치 제어신호(YEQ)에 응답하여 제1 전원전압(VOP)을 비트라인 페어(BL.BLb)에 인가하며, 인가되는 제2 스위치 제어신호(SBENb)에 응답하여 상기 제1 전원전압(VOP)보다 낮은 레벨을 갖는 제2 전원전압(VSB)을 상기 비트라인 페어(BL.BLb)에 인가하는 기능을 한다. 상기 전압 스위 칭부(200)는, 상기 제1 전원전압(VOP)에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어(BL,BLb)에 공통으로 연결되며 각각의 게이트로 상기 제1 스위치 제어신호(YEQ)를 공통 수신하는 제1,2 프리차아지 트랜지스터(P1,P2)와, 상기 제2 전원전압(VSB)에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어(BL,BLb)중 하나(BL)와 나머지 하나(BLb)에 대응적으로 연결되며 각각의 게이트로 상기 제2 스위치 제어신호(SBENb)를 공통 수신하는 제1,2 피형 구동 트랜지스터(P4,P5)를 기본적으로 포함한다. 또한, 상기 제1,2 프리차아지 트랜지스터(P1,P2)의 드레인 사이에 소오스-드레인 채널이 연결되고 게이트로 상기 제1 스위치 제어신호(YEQ)를 수신하는 등화 트랜지스터(P3)가 회로 동작의 원활화를 위해 구비될 수 있다.
상기 비트라인 페어(BL,BLb)에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압(VSB)으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압(VOP)으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호(YEQ,SBENb)의 상태를 제어하는 비트라인 전압 제어부는 후술될 것이다. 상기 제1 전원전압(VOP)의 전압 레벨이 약 1.8볼트일 경우에 상기 제2 전원전압(VSB)의 전압 레벨은 약 1.0 내지 1.2볼트로 설정될 수 있다.
도 3의 회로가 스탠바이 모드로 진입할 경우 상기 제2 스위치 제어신호(SBENb)가 로우 레벨로서 인가되고, 제1 스위치 제어신호(YEQ)가 하이 레벨로서 인가된다. 이에 따라, 상기 제1,2 피형 구동 트랜지스터(P4,P5)가 턴온되어 동작 전 압보다 낮은 스탠바이 전압(VSB)이 상기 비트라인 페어(BL,BLb)에 공급된다. 한편, 상기 제1 스위치 제어신호가 하이 레벨로 인가되므로 상기 제1,2 프리차아지 트랜지스터(P1,P2)와 등화 트랜지스터(P3)는 턴오프 상태로 된다. 그러므로, 스탠바이 모드에서는 상기 동작 전압(VOP)이 상기 비트라인 페어에 공급되지 않으므로, 비트라인 프리차아지 전압은 스탠바이 전압의 레벨로 유지된다.
따라서, 스탠바이 모드에서는 1.0볼트로서 비트라인 전위가 프리차아지 되기 때문에 1.8 볼트로 프리차아지 되던 종래의 일예의 경우에 비해 도 1의 패스 트랜지스터(N1,N2)를 통해 흐르는 누설 전류의 량은 대폭적으로 감소된다.
도 3의 회로가 상기 스탠바이 상태에서 동작상태로 전환 될 경우에는 비트라인 페어가 상기 제1 전원전압(VOP)의 레벨로 유지되도록 하기 위해, 상기 제2 스위치 제어신호(SBENb)가 하이 레벨로서 인가되고, 제1 스위치 제어신호(YEQ)가 로우 레벨로서 인가된다. 이에 따라, 프리차아지 및 등화부를 구성하는 상기 피형 모오스 트랜지스터들(P1,P2,P3)의 턴온 동작에 의해 비트라인 페어의 전위는 상기 제1 전원전압(VOP)인 동작 전압의 레벨로 상승된다. 여기서, 상기 동작 전압(VOP)은 반도체 메모리 장치에 설치된 내부 전원전압 발생기로부터 제공되는 전압일 수 있다.
도 3의 회로에서는 비트라인 페어 하나를 기준으로 셀 코어의 개략적인 연결구성이 나타나 있지만, 동일 비트라인 페어에 속해 있는 복수의 메모리 셀들은 타의 비트라인 페어에 속해 있는 복수의 메모리 셀들과 함께 메모리 셀 블록을 구성하며, 그러한 복수의 메모리 셀 블록들이 합해져 하나의 메모리 셀 어레이를 구성할 수 있음을 꼭 유의(note)하여야 한다.
이제 부터는 도 4를 참조하여, 본 발명의 제2 실시예가 설명될 것이다. 도 4는 본 발명의 제2 실시예에 따른 SRAM의 셀 코어 확장 회로도이다. 도면을 참조하면, 복수의 비트라인 페어가 도 2와 같은 구성으로 되어 메모리 셀 블록을 형성하고 있고, 메모리 셀 블록에 대응하여 하나의 블록 센스앰프(300)가 연결된 구성이 나타나 있다.
도 4에서, 각각의 비트라인 페어에 연결된 비트라인 프리 차아지부(100)는 도 2의 경우와 같이 3개의 피형 모오스 트랜지스터들로 구성되고, 도 2에서의 동작과는 달리 프리 차아지 차단 제어신호(YEQ)에 응답하여 스탠바이 상태에서는 비동작된다.
중요한 구성으로서, 데이터 라인 전압 스위칭부(300)는, 블록 센스앰프(300)의 두 입력단으로서 기능하는 데이터 라인 페어(RSDL,RSDLb)에 연결되며, 인가되는 제1 스위치 제어신호(RSSDL)에 응답하여 제1 전원전압(VOP)을 컬럼 패스 게이트(MP1,MP2,MPn,MPm)를 통해 상기 비트라인 페어(BL,BLb)에 인가하며, 인가되는 제2 스위치 제어신호(SBENb)에 응답하여 상기 제1 전원전압(VOP)보다 낮은 레벨을 갖는 제2 전원전압(VSB)을 상기 컬럼 패스 게이트(MP1,MP2,MPn,MPm)를 통해 상기 비트라인 페어(BL,BLb)에 인가한다. 상기 데이터 라인 전압 스위칭부(300)의 회로 구성은 도 3에서의 비트라인 전압 스위칭부(200)와 실질적으로 동일하다.
상기 비트라인 페어(BL,BLb)에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압(VSB)으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압(VOP)으로서 공급되도록 하 기 위하여, 상기 프리차아지 차단 제어신호(YEQ)와 상기 제1,2 스위치 제어신호(RSSDL,SBENb)의 상태를 제어하는 데이터 라인 전압 제어부에 대한 구성 및 동작은 도 5 내지 도 7을 통하여 설명될 것이다.
도 5는 본 발명에 실시예들에 적용되는 전압 제어부의 회로 블록도이다. 도 6은 도 4에 관련된 동작 타이밍도이고, 도 7a 및 도 7b는 도 5의 전압 제어부의 일부 구현 예를 각기 보인 구체회로도들이다.
도 5 및 도 7b를 참조하면, 상기 데이터 라인 전압 제어부는, 블록 선택신호(Si), 비트라인 선택 신호(Y_PRE<0:N>), 및 칩선택 관련 신호(DSTb)를 사용하여 상기 프리 차아지 차단 제어신호(YEQ)를 생성하는 컬럼 메인 디코더(500)와, 상기 블록 선택신호(Si), 리드 제어신호(RCON), 및 칩선택 신호(CSb)를 사용하여 상기 칩선택 관련 신호(DSTb)와 상기 제1 및 2 스위치 제어신호(RSSDL,SBENb)를 생성하는 비트라인 레벨 콘트롤러(600)로 이루어짐을 알 수 있다. 도 5의 회로 블록이 도 3에 적용될 경우에, 컬럼 메인 디코더(500)에서 생성되는 신호(YEQ)가 제1 스위치 제어신호로 될 뿐, 구성상의 큰 변화는 없다.
도 5에서의 Y-메인 디코더(500)는 도 7a의 구현 예와 같이 구성될 수 있고, 비트라인 레벨 콘트롤러(600)는 도 7b의 구현 예와 같이 구성될 수 있다. 도 7a를 참조하면, 블록 선택신호(Si)와 비트라인 선택 신호(Y_PRE<0:N>)를 수신하여 낸드 응답을 생성하는 제1 낸드 게이트(NAN1)와, 상기 제1 낸드 게이트(NAN1)의 출력과 칩선택 관련 신호(DSTb)를 수신하여 낸드 응답을 생성하는 제2 낸드 게이트(NAN2)와, 상기 제2 낸드 게이트(NAN2)의 출력을 반전하는 제1 인버터(INV1)와, 상기 제1 낸드 게이트(NAN1)의 출력을 반전하는 제2 인버터(INV2)로 구성된 상기 컬럼 메인 디코더(500)의 예가 보여진다. 도 7b를 참조하면, 래치 구성을 이루는 노아 게이트들(NOR1)과, 낸드 게이트(NAN1), 제1-3인버터들(INV1-INV3), 노아 게이트(NOR3), 및 인버터(INV1)로 구성된 상기 비트라인 레벨 콘트롤러(600)의 예가 보여진다. 상기 낸드 게이트(NAN1)의 타측 입력단에 인가되는 신호(RCON)는 리드관련 제어신호로서 예를 들어 칩 선택신호와 라이트 인에이블 신호를 조합하여 리드 동작 모드에서 하이레벨로서 출력되도록 준비될 수 있다. 상기 노아 게이트들로 구성된 래치 구성에 의해, 회로의 동작안정이 유지된다.
다시 도 4로 돌아가서, 스탠바이 모드 및 동작 모드에서의 동작이 도 6을 참조로 설명된다. 스탠바이 모드로 진입하는 경우에 상기 제2 스위치 제어신호(SBENb)는 논리 로우로서 인가되고, 상기 제1 스위치 제어신호(RSSDL)와 상기 프리 차아지 차단 제어신호(YEQ)는 모두 논리 하이로서 인가된다. 또한, 컬럼 패스 게이트들(MP1,MP2,MPn,MPm)의 게이트에 인가되는 컬럼 선택 바아신호(Yb<0>,Yb<n>)는 논리 로우로서 인가된다. 이에 따라, 상기 데이터 라인 전압 스위칭부(300)내의 피형 모오스 트랜지스터들(P4,P5)과 상기 컬럼 패스 게이트들(MP1,MP2,MPn,MPm)이 턴온되고, 피형 모오스 트랜지스터들(P1,P2,P3)와 비트라인 프리차아지 및 등화부(100)는 턴오프된다. 따라서, 상기 데이터 라인 페어(RSDL,RSDLb)의 전압 레벨은 스탠바이 전압(VSB)의 레벨로 프리 차아지 되며, 상기 스탠바이 전압(VSB)은 상기 컬럼 패스 게이트들(MP1,MP2,MPn,MPm)을 통하여 상기 비트라인 페어에도 인가된다. 결국, 비트라인 페어의 전압레벨은 스탠바이 모드에서 상기 동작 전압(VOP)의 전압 레벨보다 낮은 스탠바이 전압(VSB)의 레벨로 프리차아지 되므로 도 1의 메모리 셀의 패스 트랜지스터를 통해 흐르는 누설전류는 줄어든다. 도 4의 회로는 도 3의 회로와는 달리 블록 센스 앰프 하나마다 설치되기 때문에 레이아웃(Layout)에 대한 페널티는 없다. 그러므로 고집적화된 반도체 메모리 장치의 경우에 보다 더 적합할 수 있다.
도 6을 참조하면 도 4에 관련된 동작 타이밍이 보여진다. 도 6에서, 비트라인 전압은 스탠바이 구간(T1)에는 스탠바이 전압(VSB)으로 프리차아지 되어 있고, 동작 구간(T2)으로의 천이가 일어날 경우에 곧 바로 동작 전압(VOP)의 레벨로 프리차아지 됨을 알 수 있다. 상기 신호(CSb)는 외부 칩 선택(External Chip Select)신호에 의해 제어되는 신호로서, 칩이 인에이블 되면 로우 상태이고 디세이블(Disable)되면 하이 상태가 된다. 상기 파형(CSb)이 하이 상태로 되면, 신호(DSTb)는 로우 상태로 되는데 이는 도 7b의 회로 구성에 연유된다. 상기 신호(DSTb)가 로우 이면 상기 제2 스위치 제어신호(SBENb)는 로우 상태로 되는 반면에 제1 스위치 제어신호(RSSDL)은 하이 상태가 된다. 이에 따라, 스탠바이 구간(T1)에서는 동작 전압(VOP)의 공급이 차단되고 동작 전압보다 낮은 스탠바이 전압(VSB)의 공급이 허가된다. 여기서, 셀 어레이 블록을 활성화 시키는 블록 선택 신호(Si)와 상기 신호(CSb)에 의해 일단 한번 스탠바이 모드에서 동작 모드로 전환한 이후에는, 상기 블록 선택신호(Si)의 논리 상태가 변화하더라도 상기 도 7b의 래치구조에 의해 래치 출력 노드의 논리는 하이로서 유지된다. 이러한 동작 스킴은 일단 동작 모드로 천이된 회로가 스탠바이 모드로 너무 빈번하게 진입되는 경우를 차단하기 위한 것으 로, 동작 안정성을 확보하기 위한 것이다. 그리고 일정한 시간 이상으로 스탠 바이 모드가 지속될 경우에 한해 상기 신호(CSb)를 활성화되게 할 수 있다. 그러한 경우에 스탠바이 모드의 지속 시간을 카운팅하는 카운터를 포함하는 디프 스탠바이 검출 회로가 채용될 수 있다.
도 8은 본 발명의 제2 실시예의 확장 실시 예를 보인 도면이다. 도 8을 참조하면, 도 4에서 보여지는 하나의 셀 어레이 블록이 2개의 셀 어레이 블록으로 확장된 구조가 나타나 있다. 각각의 블록 구성은 더미 비트라인 블록(10,12)을 제외하면 도 4의 각 블록에 대응된다. 이와 같이 셀 어레이 블록 사이 마다 또는 입출력(I/O)단위의 셀 블록 사이 마다에 더미 비트라인(Dummy Bit Line) 블록을 배치하는 경우에 스탠바이 모드에서 동작 모드로 전환할 시에 더미 비트라인 페어의 전압도 노말 비트라인과 동일하게 스탠바이 전압(VSB)레벨에서 동작 전압(VOP)의 레벨로 변환된다. 이에 따라 동작 모드의 전환 시 메모리 셀의 가장자리에 놓여 있는 비트라인((도 8의 경우에 셀 어레이 블록(Array Block-0)의 비트라인(BLnb)과 셀 어레이 블록(Array Block-1)의 비트라인(BL0))의 커플링 커패시턴스는 타의 비트라인들의 커플링 커패시턴스와 동일하게 된다. 이와 같이 가장자리에 있는 비트라인의 커플링 커패시턴스를 상기 더미 비트라인의 추가 채용으로 타의 비트라인과 동일하게 함에 의해 동작 모드로의 전환 시, 비트라인 전압 공급의 동작이 어느 비트라인의 경우에나 동일하게 되어 디바이스의 퍼포먼스가 안정화된다.
결국, 스탠바이 모드에서 패스 트랜지스터를 통해 흐르는 누설 전류가 줄어들고, 동작상태로 전환시 안정적인 동작 수행이 최적으로 보장된다.
도 9는 본 발명의 실시예들에 따른 누설전류 감소 효과를 설명하기 위해 제시된 특성 그래프이다. 도 9에서 가로축은 단위 메모리 셀내의 패스 트랜지스터의 드레인-소오스 간의 전압(VDS)을, 세로축은 누설 전류량을 가리킨다. 도면의 그래프에서 보여지는 바와 같이, 비트라인 전압이 약 1.8V일 때의 누설 전류(Leakage Current)는 2.0피코 암페어(pA)이나, 스탠바이 모드 진입에 따라 비트라인 전압을 1.0V로 낮추게 될 경우에 0.38pA로 줄어드는 것이 나타나 있다. 따라서, 고집적 (High Density)메모리의 경우에 있어서 예컨대, 128Mb일 경우에 적용 환산하면 메모리 셀의 억세스 트랜지스터를 통하여 흐르는 스탠바이 전류를 256uA에서 48.64uA로 대폭 감소시킬 수 있음을 알 수 있다.
따라서 본 발명에서는 스탠바이 모드에서는 비트라인 프리 차아지 레벨을 두 종류의 레벨로 제어함으로써 누설 전류가 최소화되어 스탠바이 전류가 최대한 감소되고, 액티브 모드로의 전환시 비트라인 전압이 동작 전압의 레벨로 신속하게 회복되므로 AC 특성이 안정화된다.
상기한 바와 같이, 본 발명의 실시 예들에 따르면 스탠바이 모드에서는 동작 전압보다 낮은 전압을 인가하는 것에 의해 메모리 셀을 통해 흐르는 전류가 최소화또는 감소된다. 또한, 디바이스 특성이 저하됨이 없이 스탠바이 전류가 줄어들고, 웨이크 업 타임이 빠르게 된다. 특히, 6 트랜지스터 메모리 셀을 단위 메모리 셀로서 이용하는 스태이틱 랜덤 억세스 메모리에서 비트라인에 인가되는 프리차아지 전압을 본 발명의 회로를 이용하여 인가할 경우에 디바이스의 퍼포먼스 저하없이 저전력 구현이 용이하게 달성된다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 전압 스위칭 회로 내의 트랜지스터들 및 각종 게이트 회로에 대한 세부적 구성은 본 발명에 따른 실시 예의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항들의 범위에서 벗어나지 않는 것으로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어, 실시 예들에서 변경을 가하여 스탠바이 전압(VSB)으로 유지되어 있던 비트라인 전위를 신속하게 동작 전압(VOP)의 레벨에 이르도록 하기 위하여 동작 모드로의 전환시에 일정한 타임구간동안 상기 동작 전압보다 높은 고전압을 인가할 수 있을 것이다. 결국, 동작 구간의 초기에 고전압을 일시적으로 인가한 후 동작 전압을 인가할 경우에는, 동작 구간의 초기에 비트라인 프리차아지 전압으로서 동작 전압을 그대로 인가하는 경우에 비해, 웨이크 업 타임은 현저히 빠르게 되어 반도체 메모리 장치의 퍼포먼스는 개선될 수도 있을 것이다.
상술한 바와 같이 본 발명에 따르면, 디바이스 동작 특성의 저하 없이 스탠바이 동작에서 패스 트랜지스터를 통해 흐르는 누설 전류를 최소화 또는 줄일 수 있는 효과가 있다. 또한, 스탠바이 모드가 비교적 오랫동안 지속되는 경우에 스탠 바이 전압이 비트라인 프리차아지 전압으로서 인가되도록 하여 장치의 동작 특성 저하를 최소화하는 장점이 있다. 그러므로, 본 발명의 기술은 스탠바이 동작에서 저전력 특성이 요구되는 모바일 향(oriented) 스태이틱 랜덤 메모리에 보다 적합하게 응용되는 이점이 있다.

Claims (18)

  1. 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압을 비트라인 페어에 인가하며, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 전원전압보다 낮은 레벨을 갖는 제2 전원전압을 상기 비트라인 페어에 인가하는 비트라인 전압 스위칭부와;
    상기 비트라인 페어에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 비트라인 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  2. 제1항에 있어서, 상기 비트라인 전압 스위칭부는;
    상기 제1 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어에 공통으로 연결되며 각각의 게이트로 상기 제1 스위치 제어신호를 공통 수신하는 제1,2 프리차아지 트랜지스터와;
    상기 제2 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 비트라인 페어중 하나와 나머지 하나에 대응적으로 연결되며 각각의 게이트로 상기 제2 스위치 제어신호를 공통 수신하는 제1,2 피형 구동 트랜지스터를 포함함 을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  3. 제2항에 있어서, 상기 제1,2 프리차아지 트랜지스터의 드레인 사이에 소오스-드레인 채널이 연결되고 게이트로 상기 제1 스위치 제어신호를 수신하는 등화 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  4. 제2항에 있어서, 상기 반도체 메모리 장치는 6개의 셀 트랜지스터들로 이루어진 메모리 셀을 복수로 갖는 스태이틱 랜덤 억세스 메모리임을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  5. 제4항에 있어서, 상기 6개의 셀 트랜지스터들은 서로 다른 도전 층에서 형성된 3차원 메모리 셀임을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  6. 제2항에 있어서, 상기 비트라인 전압 제어부는;
    블록 선택신호, 비트라인 선택 신호, 및 칩선택 관련 신호를 사용하여 상기 제1 스위치 제어신호를 등화 및 프리차아지 제어신호로서 생성하는 컬럼 메인 디코더와;
    상기 블록 선택신호와 칩선택 신호에 응답하여 상기 칩선택 관련 신호와 상기 제2 스위치 제어신호를 생성하는 비트라인 레벨 콘트롤러를 포함함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  7. 프리 차아지 차단 제어신호에 응답하여 스탠바이 상태에서는 비동작되며 비트라인 페어에 연결된 비트라인 프리 차아지부와;
    블록 센스앰프의 두 입력단으로서 기능하는 데이터 라인 페어에 연결되며, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압을 컬럼 패스 게이트를 통해 상기 비트라인 페어에 인가하며, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 전원전압보다 낮은 레벨을 갖는 제2 전원전압을 상기 컬럼 패스 게이트를 통해 상기 비트라인 페어에 인가하는 데이터 라인 전압 스위칭부와;
    상기 비트라인 페어에 인가되는 전압이, 스탠바이 상태에서는 상기 제2 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환 시에는 미리 설정된 타임 동안에 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 프리차아지 차단 제어신호와 상기 제1,2 스위치 제어신호의 상태를 제어하는 데이터 라인 전압 제어부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전 압 공급회로.
  8. 제7항에 있어서, 상기 데이터 라인 전압 스위칭부는;
    상기 제1 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 데이터 라인 페어에 공통으로 연결되며 각각의 게이트로 상기 제1 스위치 제어신호를 공통 수신하는 제1,2 프리차아지 트랜지스터와;
    상기 제2 전원전압에 각각의 소오스가 공통으로 연결되고 각각의 드레인이 상기 데이터 라인 페어중 하나와 나머지 하나에 대응적으로 연결되며 각각의 게이트로 상기 제2 스위치 제어신호를 공통 수신하는 제1,2 피형 구동 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  9. 제8항에 있어서, 상기 제1,2 프리차아지 트랜지스터의 드레인 사이에 소오스-드레인 채널이 연결되고 게이트로 상기 제1 스위치 제어신호를 수신하는 등화 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  10. 제8항에 있어서, 상기 반도체 메모리 장치는 6개의 셀 트랜지스터들로 이루 어진 메모리 셀을 복수로 갖는 스태이틱 랜덤 억세스 메모리임을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  11. 제10항에 있어서, 상기 6개의 셀 트랜지스터들은 서로 다른 도전 층에서 형성된 3차원 메모리 셀임을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  12. 제8항에 있어서, 상기 데이터 라인 전압 제어부는;
    블록 선택신호, 비트라인 선택 신호, 및 칩선택 관련 신호를 사용하여 상기 프리 차아지 차단 제어신호를 생성하는 컬럼 메인 디코더와;
    상기 블록 선택신호, 리드 제어신호, 및 칩선택 신호를 사용하여 상기 칩선택 관련 신호와 상기 제1 및 2 스위치 제어신호를 생성하는 비트라인 레벨 콘트롤러를 포함함을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  13. 제12항에 있어서, 상기 비트라인 레벨 콘트롤러는 상기 블록 선택신호가 일단 활성화된 후에 다시 디세이블 되더라도 상기 프리차아지 차단 제어신호와 상기 제1,2 스위치 제어신호의 상태를 제어하여 상기 비트라인 페어에는 상기 제1 전원 전압이 유지되도록 하는 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  14. 제12항에 있어서, 상기 비트라인 레벨 콘트롤러는 상기 스탠바이 상태가 미리 설정된 타임동안 지속되는 경우에 상기 프리차아지 차단 제어신호와 상기 제1,2 스위치 제어신호의 상태를 제어하여 상기 비트라인 페어에는 상기 제2 전원전압이 유지되도록 하는 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급회로.
  15. 반도체 메모리 장치에서의 비트라인 전압 공급방법에 있어서:
    스탠바이 모드에서는 상기 비트라인의 전압 레벨을 동작 전압 레벨보다 낮은 스탠바이 전압 레벨로서 인가하고, 상기 스탠바이 모드에서 데이터 억세스 동작 모드로 천이 시에는 상기 비트라인의 전압 레벨을 상기 동작 전압의 레벨로서 인가하는 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급방법.
  16. 제15항에 있어서, 상기 동작 전압 레벨은 비트라인 프리차아지 전압의 레벨과 동일하며, 상기 스탠바이 전압 레벨은 컬럼 패스 게이트를 통해 연결된 라이트 드라이버를 통해 생성된 것임을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급방법.
  17. 제14항에 있어서, 상기 동작 전압 레벨은 상기 비트라인에 연결된 프리차아지 및 등화부의 턴온 동작에 의해 얻어지며, 상기 반도체 메모리 장치에는 더미 비트라인이 더 구비되어 스탠바이 모드와 동작 모드에서 각기 제공되는 전압이 수신됨을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급방법.
  18. 스탠바이 전류를 줄이기 위하여 스탠바이 상태에서는 동작전압보다 낮은 전압을 비트라인 전압으로서 인가하는 단계와;
    상기 스탠바이 상태에서 동작상태로 전환시 상기 동작전압보다 높은 전압을 미리 설정된 타임동안 비트라인 전압으로서 인가하는 단계와;
    상기 미리 설정된 타임이 경과시 상기 동작전압을 상기 비트라인 전압으로서 인가하는 단계를 가짐을 특징으로 하는 반도체 메모리 장치에서의 비트라인 전압 공급방법.
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