KR101566403B1 - 반도체 소자의 동작 방법 - Google Patents

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Abstract

반도체 소자의 동작 방법이 개시된다. 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 홀드 모드에서 게이트 전압의 전압 레벨을 조절함으로써, 데이터 센싱 마진을 조절할 수 있다.

Description

반도체 소자의 동작 방법{Operation method of semiconductor device}
본 발명의 실시예는 반도체 소자의 동작 방법에 관한 것으로써, 예를 들어, 홀드 모드에서 게이트 전압의 전압 레벨을 조절할 수 있는 반도체 소자의 동작 방법에 관한 것이다.
최근에는, Cap을 포함하지 않고 하나의 트랜지스터만으로 구현되는 1-T DRAM이 이용되고 있다. 1-T DRAM은 단순한 제조 공정에 의하여 제작될 수 있을 뿐만 아니라, 향상된 센싱 마진을 가진다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 홀드 모드에서 게이트 전압의 전압 레벨을 조절하는 반도체 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 상기 반도체 소자의 데이터 상태를 제1상태로 변경하는 기입 모드에서, 상기 게이트 영역에 제1게이트 전압을 인가하고 상기 드레인 영역에 제1드레인 전압을 인가하는 단계; 및 상기 기입 모드 이후의 홀드 모드에서, 상기 게이트 영역에 제2게이트 전압을 인가하고 상기 드레인 영역에 제2드레인 전압을 인가하는 단계를 구비한다. 상기 제2게이트 전압의 전압 레벨은 조절 가능하다.
상기 제2게이트 전압의 전압 레벨을 조절함으로써, 상기 플로팅 바디 영역에 저장되는 캐리어(예를 들어, 홀)의 양의 양을 조절할 수 있다.
상기 제2게이트 전압의 전압 레벨은 접지 전압 보다 낮은 범위에서 조절 가능할 수 있다. 상기 제2게이트 전압의 전압 레벨은 상기 제1게이트 전압의 전압 레벨보다 낮고, 상기 제2드레인 전압의 전압 레벨은 상기 제1드레인 전압의 전압 레벨보다 낮을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 상기 반도체 소자의 데이터 상태를 제1상태로 변경하는 기입 모드에서, 상기 게이트 영역에 제1게이트 전압을 인가하고 상기 드레인 영역에 제1드레인 전압을 인가하는 단계; 및 상기 기입 모드 이후의 홀드 모드에서, 상기 게이트 영역에 제2게이트 전압을 인가하고 상기 드레인 영역에 제2드레인 전압을 인가하는 단계를 구비한다. 상기 제1게이트 전압과 상기 제2게이트 전압의 차이는 조절 가능하다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 홀드 모드에서 게이트 전압의 전압 레벨을 조절함으로써, 데이터 센싱 마진을 조절할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 1의 1T-DRAM은 반도체 기판(110), 바디 영역(170), 게이트 패턴(130), 소스 전극(162), 드레인 전극(164), 소스 영역(140), 및 드레인 영역(150)을 구비한다. 소스 영역(140)과 드레인 영역(150)은 소정의 불순물로 도핑된 영역이다. 소스 영역(140)과 드레인 영역(150)은 서로 뒤바뀔 수 있고, 그에 따라 소스 전극(162) 과 드레인 전극(164)도 서로 뒤바뀔 수 있다.
게이트 패턴(130), 드레인 전극(162)과 소스 전극(164)에 각각 인가되는 게이트 전압, 드레인 전압과 소스 전압의 전압 레벨을 조절함으로써, 도 1의 1T-DRAM에 데이터를 기입 또는 소거 하거나, 1T-DRAM의 데이터를 독출할 수 있다.
도 2는 도 1의 1T-DRAM의 회로도이다.
도 2를 참조하면, 소스 영역(140)은 소스 라인(SL)에 연결되고, 드레인 영역(150)은 비트 라인(BL)에 연결될 수 있다. 소스 영역(140)은 소스 라인(SL)을 통하여 소스 전압을 공급받을 수 있고, 드레인 영역(150)은 비트 라인(BL)을 통하여 드레인 전압을 공급받을 수 있다. 또한, 게이트 패턴(130)은 워드 라인(WL)에 연결되고, 워드 라인(WL)을 통하여 게이트 전압을 공급받을 수 있다.
도 3은 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 4는 도 3의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 5는 캐리어들이 저장되어 있지 않은 모습을 나타낸다.
기입 모드에서, 임팩트 이온화(impact ionization)에 의하여 바디 영역(170)과 드레인 영역(150)이 접하는 부분에서 캐리어들(예를 들어, 홀)이 생성되도록 할 수 있다(도 2의 짙은 색으로 표시된 영역 참조). 도 2에 도시된 임팩트 이온화에 의하여 생성된 캐리어들은 바디 영역(170)에 저장된다(도 3 참조). 도 3에서 중간 색으로 표시된 영역의 캐리어 농도는 옅은 색으로 표시된 영역의 캐리어 농도보다 높다. 반대로, 기입 모드에서 캐리어들을 생성하지 않은 경우, 도 4에 도시된 것처 럼 바디 영역(170)에는 캐리어들이 저장되지 않는다. 옅은 색으로 표시된 영역은 캐리어 농도가 낮다는 것을 의미한다.
바디 영역(170)에 캐리어들이 저장되어 있으면, 1T-DRAM에 데이터 "1"이 기입된 것으로 볼 수 있다. 반대로, 바디 영역(170)에 캐리어들이 저장되어 있지 않으면, 1T-DRAM에는 데이터 "0"이 기입된 것으로 볼 수 있다.
한편, 소거 모드에서, 바디 영역(170)에 저장되어 있던 캐리어들을 제거할 수 있다. 이 경우, 1T-DRAM의 데이터는 "0"이 된다. 소거 모드 이후의 바디 영역(170)은 도 4와 같은 모습을 가진다.
독출 모드에서는, 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량을 측정하여, 1T-DRAM의 데이터를 독출할 수 있다. 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 많으면 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량이 크고, 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 적으면 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량이 작다.
도 6은 도 1의 1T-DRAM의 센싱 마진을 설명하기 위한 그래프이다.
도 6을 참조하면, 반도체 소자의 데이터가 "1"이면, 즉, 바디 영역(170)에 캐리어들이 저장되어 있으면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 DATA1 그래프로 나타난다. 반도체 소자의 데이터가 "0"이면, 즉, 바디 영역(170)에 캐리어들이 저장되어 있지 않으면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 DATA0 그래프로 나타난다. 제1게이트 전압(Vg1)과 제2게이트 전압(Vg2) 사이의 전압을 게이트 패턴(130)에 인가하면, 반도체 소자의 데 이터가 "1"이면 큰 전류(I1)가 흐르고 반도체 소자의 데이터가 "0"이면 작은 전류(I2)가 흐른다. 그에 따라, 반도체 소자의 데이터가 "1"인지 "0"인지 판별할 수 있다. 제1게이트 전압(Vg1)과 제2게이트 전압(Vg2)의 차이를 센싱 마진이라고 부르고, 센싱 마진은 도 6에 ΔVth로 표현되었다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 기입 모드(PA)로 동작한 다음에 홀드 모드(PB)로 동작한다. 기입 모드(PA)에서는 캐리어가 생성되고, 기입 모드(PA)에서 생성된 캐리어는 홀드 모드(PB)에서 저장된다(캐리어가 생성되고 저장되는 과정에 대해서는 도 3 내지 도 5와 그에 관한 설명을 참조하라).
도 1과 도 7을 참조하면, 드레인 영역(150)과 소스 영역(140)에는 드레인 전압 펄스(DP)와 소스 전압(SP)이 각각 인가되고, 게이트 영역(130)에는 게이트 전압 펄스들(GP1, GP2, GP3) 중의 하나가 인가된다. 게이트 전압 펄스들(GP1, GP2, GP3)의 기입 모드(PA)에서의 전압 레벨은 홀드 모드(PB)에서의 전압 레벨과 다르다. 드레인 전압 펄스들(DP)의 기입 모드(PA)에서의 전압 레벨은 홀드 모드(PB)에서의 전압 레벨과 다르다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법에서, 홀드 모드(PB)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨은 조절 가능하다. 홀드 모드(PB)에서 게이트 전압 펄스(GP1)의 전압 레벨이 가장 높고, 게이트 전압 펄 스(GP3)의 전압 레벨이 가장 낮다. 이처럼, 홀드 모드(PB)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨을 조절함으로써, 홀드 모드(PB)에서 바디 영역(170)에 저장되는 캐리어(예를 들어, 홀)의 양을 조절할 수 있다. 캐리어를 홀이라고 가정하고 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 홀드 모드(PB)에서의 전압 레벨이 0V보다 낮다고 가정하면, 홀드 모드(PB)에서의 전압 레벨이 가장 높은 게이트 전압 펄스(GP1)가 인가되는 경우 홀드 모드(PB)에서 저장되는 홀의 양이 적어지고, 홀드 모드(PB)에서의 전압 레벨이 가장 낮은 게이트 전압 펄스(GP3)가 인가되는 경우 홀드 모드(PB)에서 저장되는 홀의 양이 많아진다.
도 8은 도 7의 기입 모드에서 캐리어의 농도 분포를 나타내는 도면이다.
도 8을 참조하면, 기입 모드(PA)에서 임팩트 이온화(impact ionization)에 의하여 드레인 전극(164) 부근에서 캐리어들이 생성되고, 드레인 전극(164)에서 멀어질수록 캐리어의 농도는 낮아진다. 도 8의 도면부호 1에서 도면부호 6로 갈수록 캐리어의 농도가 낮아지는 것을 의미한다.
도 9 내지 도 11은 도 7의 홀드 모드에서 캐리어의 농도 분포를 나타내는 도면이다.
도 9는 도 7의 게이트 전압 펄스(GP1)가 인가되는 경우를 나타내고, 도 10은 도 7의 게이트 전압 펄스(GP2)가 인가되는 경우를 나타내고, 도 11은 도 7의 게이트 전압 펄스(GP3)가 인가되는 경우를 나타낸다. 도 9 내지 도 11에서 도면부호 1에서 도면부호 4로 갈수록 캐리어의 농도가 낮아지는 것을 의미한다.
도 9와 도 10에서 캐리어의 농도가 가장 높은 부분(도면 부호 1)의 넓이를 서로 비교하면, 도 10에서 도면부호 1의 넓이는 도 9에서 도면부호 1의 넓이보다 넓다. 즉, 게이트 전압 펄스(GP2)가 인가되는 경우보다 게이트 전압 펄스(GP2)가 인가되는 경우, 저장되는 캐리어의 양이 많다. 또한, 도 10과 도 11에서 캐리어의 농도가 가장 높은 부분(도면 부호 1)의 넓이를 서로 비교하면, 도 11에서 도면부호 1의 넓이는 도 10에서 도면부호 1의 넓이보다 넓다. 즉, 게이트 전압 펄스(GP2)가 인가되는 경우보다 게이트 전압 펄스(GP2)가 인가되는 경우, 저장되는 캐리어의 양이 많다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 홀드 모드에서 게이트에 인가되는 전압 레벨을 조절하여 저장되는 캐리어의 양을 조절함으로써, 데이터 센싱 마진을 조절할 수 있다(데이터 센싱 마진에 대해서는 도 6을 참조하여 설명된 바 있다).
도 12는 데이터 센싱 마진이 조절되는 예를 나타내는 그래프이다.
도 12에서, 그래프 D1_GP1, D1_GP2, 및 D1_GP3는 도 7의 게이트 전압 펄스들(GP1, GP2, GP3)이 인가되어 캐리어가 저장된 경우에, 게이트 전압과 드레인/소스 사이에 흐르는 전류(이하 센싱 전류라고 함) 사이의 관계를 나타낸다. 그래프 D0은 캐리어가 저장되지 않은 경우에, 게이트 전압과 센싱 전류 사이의 관계를 나타낸다.
도 12를 참조하면, 게이트 전압 펄스(GP1)가 인가된 경우의 센싱 마진은 그래프 D1_GP1과 그래프 D0 사이의 간격이고, 게이트 전압 펄스(GP2)가 인가된 경우의 센싱 마진은 그래프 D1_GP2과 그래프 D0 사이의 간격이고, 게이트 전압 펄 스(GP3)가 인가된 경우의 센싱 마진은 그래프 D1_GP3과 그래프 D0 사이의 간격이다. 그러므로, 게이트 전압 펄스(GP3)가 인가된 경우의 센싱 마진은 게이트 전압 펄스(GP1)이 인가된 경우의 센싱 마진보다 크다. 한편, 도 7을 참조하여 설명된 것처럼, 게이트 전압 펄스(GP1)가 인가되는 경우보다 게이트 전압 펄스(GP3)가 인가되는 경우 저장되는 캐리어의 양이 많다. 이처럼, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 홀드 모드에서 게이트에 인가되는 전압 레벨을 낮추어서, 저장되는 캐리어의 양을 크게 함으로써, 데이터 센싱 마진을 크게 할 수 있다.
다시 도 7을 참조하면, 게이트 영역에 인가되는 게이트 전압 펄스(GP1, GP2, GP3)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 드레인 영역에 인가되는 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이된다. 또는, 게이트 전압 펄스(GP1, GP2, GP3)가 인에이블 상태에서 스탠 바이 상태로 천이되는 타이밍과 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이되는 타이밍은 동일할 수도 있다.
한편, 도 7에는 드레인 전압 펄스(DP)가 스탠 바이 상태에서 인에이블 상태로 천이되는 인에이블 타이밍이 게이트 전압 펄스(GP1, GP2, GP3)가 스탠 바이 상태에서 인에이블 상태로 천이되는 인에이블 타이밍보다 빠른 것으로 도시되었다. 그러나, 이는 단순한 예시일 뿐이다. 드레인 전압 펄스(DP)의 인에이블 타이밍은 게이트 전압 펄스(GP1, GP2, GP3)의 인에이블 타이밍보다 늦을 수도 있고, 동일할 수도 있다.
기입 모드(PA)와 홀드 모드(PB)에서 소스 영역에 인가되는 소스 전압(SP)은 일정한 전압 레벨을 가질 수 있다.
도 7에는 기입 모드(PA) 이후의 홀드 모드(PB)만이 도시되어 있으나, 기입 모드(PA) 이전에도 홀드 모드가 존재할 수 있다. 예를 들어, 도 7에서 게이트 전압 펄스들(GP1, GP2, GP3)의 전압 레벨이 상승하기 이전의 단계도 홀드 모드 일 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제2예이다.
도 13의 1T-DRAM(1300)은 반도체 기판(1310), 바디 영역(1370), 게이트 패턴들(1330a, 1330b), 제1불순물 도핑 영역(1340), 및 제2불순물 도핑 영역(1350)을 구비한다.
바디 영역(1370)은 반도체 기판(1310) 상에 위치한다. 게이트 패턴들(1330a, 1330b)은 반도체 기판(1310) 상에 위치하며, 바디 영역(1370)의 양쪽 측면에 배치된다. 제1 및 제2불순물 도핑 영역(1340, 1350)은 바디 영역(1370)의 위쪽에 위치한다. 제1불순물 도핑 영역(1340) 및 제2불순물 도핑 영역(1350)은 드레인 영역(소스 영역) 및 소스 영역(드레인 영역)일 수 있다.
게이트 패턴들(1330a, 1330b)을 제1 및 제2불순물 도핑 영역(1340, 1350)과 수직 방향으로 소정 거리 이상 떨어져서 배치할 수 있다. 그에 따라, 게이트 패턴들(1330a, 1330b)과 제1 및 제2불순물 도핑 영역(1340, 1350)이 서로 오버랩되지 않도록 할 수 있다.
게이트 패턴들(1330a, 1330b)은 바디 영역(1370)의 넓은 면에 수직 방향으로 신장될 수 있다. 예를 들어, 도 13에서 게이트 패턴들(1330a, 1330b)은 바디 영역(1370)의 넓은 면을 뚫고 들어가는 방향으로 신장될 수 있다.
제1불순물 도핑 영역(1340)과 제2불순물 도핑 영역(1350)은, 바디 영역(1370)의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치될 수 있다. 제1불순물 도핑 영역(1340)과 제2불순물 도핑 영역(1350) 사이에는 차단 옥사이드 영역(1380)이 배치될 수 있다.
차단 옥사이드 영역(1380)은 옥사이드를 포함하는 물질로 이루어지는 영역이다. 그러나, 차단 옥사이드 영역(1380)은 다른 절연 물질로 이루어지는 절연 영역으로 대체될 수 있다. 또한, 본 명세서에서 언급되는 옥사이드 영역들도, 다른 절연 물질로 이루어지는 절연 영역들로 대체될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 게이트 절연 영역들(1320a, 1320b)을 더 구비할 수 있다. 각각의 게이트 절연 영역(1320a, 1320b)은 각각의 게이트 패턴(1330a, 1330b)과 바디 영역(1370) 사이에 위치한다. 각각의 게이트 절연 영역(1320a, 1320b)은 각각의 게이트 패턴(1330a, 1330b)을 바디 영역(1370)으로부터 절연시킨다.
본 발명의 실시예에 따른 반도체 소자는, 기판 영역(1310) 상에 형성되는 박스(BOX ; buried oxide) 영역(미도시)을 더 구비할 수 있다. 벌크 기판으로부터 형성되는 기판 영역(1310) 상에 옥사이드 영역을 형성시킴으로써 박스 영역을 형성시킬 수도 있고, 또는 SOI(Silicon-On-Insulator) 기판의 절연 영역을 박스 영역으로 이용할 수도 있다.
도 14은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제3예이다.
도 14의 1T-DRAM(1400)은 반도체 기판(1410), 게이트 패턴(1430), 바디 영역(1470), 제1불순물 도핑 영역(1440), 및 제2불순물 도핑 영역(1450)을 구비한다.
게이트 패턴(1430)은 반도체 기판(1410) 상에 위치한다. 바디 영역(1470)은 게이트 패턴(1430) 상에 위치한다. 제1 및 제2불순물 도핑 영역(1440, 1450)은 바디 영역(1470)의 위쪽에 위치한다. 즉, 게이트 패턴(1430)은 바디 영역(1470)과 제1 및 제2불순물 도핑 영역(1440, 1450)의 아래쪽에 배치된다.
바디 영역(1470)은 기판 영역(1410)으로부터 분리되는 플로팅 바디 영역일 수 있다. 바디 영역(1470)과 기판 영역(1410)은 동일한 특성을 가지는 재질로 이루어질 수 있다.
도 14의 1T-DRAM(1400)은 기판 영역(1410) 상에 형성되는 박스(BOX ; buried oxide) 영역(1415)을 더 구비할 수 있다. 도 14의 1T-DRAM(1400)은 제1절연 영역들(1420a, 1420b)을 더 구비할 수 있다. 각각의 제1절연 영역(1420a, 1420b)은 게이트 패턴(1430)과 바디 영역(1470)의 양쪽 옆에 배치된다. 각각의 제1절연 절연 영역(1420a, 1420b)은 게이트 패턴(1430)과 바디 영역(1470)을 주위로부터 절연시킨다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 2는 도 1의 1T-DRAM의 회로도이다.
도 3은 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 4는 도 3의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 5는 캐리어들이 저장되어 있지 않은 모습을 나타낸다.
도 6은 도 1의 1T-DRAM의 센싱 마진을 설명하기 위한 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
도 8은 도 7의 기입 모드에서 캐리어의 농도 분포를 나타내는 도면이다.
도 9 내지 도 11은 도 7의 홀드 모드에서 캐리어의 농도 분포를 나타내는 도면이다.
도 12는 데이터 센싱 마진이 조절되는 예를 나타내는 그래프이다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제2예이다.
도 14은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있 는 1T-DRAM의 제3예이다.

Claims (20)

  1. 드레인 영역, 소스 영역, 플로팅 바디 영역, 및 게이트 영역을 각각 포함하는 하나 이상의 반도체 소자의 동작 방법에 있어서,
    상기 반도체 소자의 데이터 상태를 제1상태로 변경하는 기입 모드에서, 상기 게이트 영역에 제1게이트 전압을 인가하고 상기 드레인 영역에 제1드레인 전압을 인가하는 단계; 및
    상기 기입 모드 이후의 홀드 모드에서, 상기 게이트 영역에 제2게이트 전압을 인가하고 상기 드레인 영역에 제2드레인 전압을 인가하는 단계를 구비하고,
    상기 제2게이트 전압의 전압 레벨은 조절 가능한 것을 특징으로 하는 반도체 소자의 동작 방법.
  2. 제1항에 있어서,
    상기 제2게이트 전압의 전압 레벨을 조절함으로써, 상기 플로팅 바디 영역에 저장되는 캐리어의 양을 조절하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  3. 제2항에 있어서,
    상기 제2게이트 전압의 전압 레벨을 조절함으로써, 상기 플로팅 바디 영역에 저장되는 홀의 양을 조절하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  4. 제3항에 있어서, 상기 제2게이트 전압의 전압 레벨은,
    접지 전압 보다 낮은 범위에서 조절 가능한 것을 특징으로 하는 반도체 소자의 동작 방법.
  5. 제4항에 있어서,
    상기 제2게이트 전압의 전압 레벨은, 상기 제1게이트 전압의 전압 레벨보다 낮고,
    상기 제2드레인 전압의 전압 레벨은, 상기 제1드레인 전압의 전압 레벨보다 낮은 것을 특징으로 하는 반도체 소자의 동작 방법.
  6. 제1항에 있어서,
    상기 기입 모드 이전의 홀드 모드에서, 상기 게이트 영역에 상기 제2게이트 전압을 인가하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 동작 방법.
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  8. 제1항에 있어서, 상기 제1게이트 전압에서 상기 제2게이트 전압으로 변화되는 타이밍은,
    상기 제1드레인 전압에서 상기 제2드레인 전압으로 변화되는 타이밍보다 빠르거나 또는 동일한 것을 특징으로 하는 반도체 소자의 동작 방법.
  9. 제1항에 있어서,
    상기 기입 모드에서, 상기 소스 영역에 인가되는 소스 전압은,
    일정한 전압 레벨을 가지는 것을 특징으로 하는 반도체 소자의 동작 방법.
  10. 제1항에 있어서, 상기 반도체 소자는,
    1T-DRAM 인 것을 특징으로 하는 반도체 소자의 동작 방법.
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