KR20070091299A - 전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀에 대한바이폴라 판독 기술 - Google Patents

전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀에 대한바이폴라 판독 기술 Download PDF

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Abstract

메모리 셀 어레이 (예를 들어, 전기적 플로팅 바디 트랜지스터로 이루어진 복수의 메모리 셀을 가지는 메모리 셀 어레이) 의 메모리 셀의 데이터 상태를 샘플링, 감지, 판독 및/또는 판별하는 기술에 관한 것이다. 일 실시형태에서, 본 발명은 전기적 플로팅 바디 트랜지스터를 가지는 메모리 셀, 및/또는 이러한 메모리 셀 내의 데이터 상태를 판독하는 기술에 관한 것이다. 이에 대하여, 본 발명은 (예를 들어, 전기적 플로팅 상태인 바디 메모리 셀이 상태 "0" 및 상태 "1" 로 프로그래밍된 것과 관계없이) 전기적 플로팅 상태인 바디 메모리 셀의 데이터 상태를 판독 및/또는 판별하기 위해 진성 바이폴라 트랜지스터 전류를 채용한다. 판독 동작시에, 데이터 상태는 바이폴라 성분에 비해 무시가능한 인터페이스 채널 전류 성분만큼 충분히 작고 판독 제어 신호에 응답하는 바이폴라 전류를 이용하여 실질적으로 감지되고, 이에 의해 주로 판별된다. 바이폴라 트랜지스터 전류는 진성 바이폴라 트랜지스터의 높은 이득으로 인해 플로팅 바디 전위에 대해 매우 민감할 수도 있다. 이와 같이, 바이폴라 판독 기술을 통해서 획득가능한 프로그래밍 윈도우는 (인터페이스 채널 전류 성분에 주로 기초하는) 종래의 판독 기술을 채용하는 프로그래밍 윈도우보다 상당히 (예를 들어, 크기의 2 등급 이상) 높을 수도 있다.
전기적 플로팅 바디 트랜지스터, 메모리 셀, 데이터 감지회로, 메모리 셀 제어회로

Description

전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀에 대한 바이폴라 판독 기술{BIPOLAR READING TECHNIQUE FOR A MEMORY CELL HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR}
관련 출원
본 출원은, 2004 년 12 월 22 일 출원되고 "전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀에 대한 바이폴라 판독 기술 (Bipolar Reading Technique for a Memory Cell Having an Electrically Floating Body Transistor)" 이라 명명된, 미국 가출원 일련번호 제 60/638,663 호에 대해 우선권을 주장한다.
배경
본 발명은 반도체 메모리 셀, 어레이, 아키텍쳐 및 디바이스, 그리고 이러한 셀과 디바이스를 제어하고 및/또는 동작시키는 기술에 관한 것으로, 더욱 상세하게는, 전하가 축적된 전기적 플로팅 상태인 바디 (electrically floating body) 를 메모리 셀이 포함하는 반도체 DRAM (dynamic random access memory) 셀, 어레이, 아키텍쳐 및/또는 디바이스에 관한 것이다.
성능을 향상시키고, 누설 전류를 감소시키고, 그리고 전반적인 스케일링을 강화하는 기술, 재료 및 디바이스를 이용하여 진보된 집적회로를 채용하고 및/또는 제조하고자 하는 경향이 계속되고 있다. 실리콘-온-인슐레이터 (SOI; Silicon-on-Insulator) 는 그 상부 또는 그 내부 (이하, 집합적으로 "그 상부") 에 이러한 디바이스가 제조될 수도 있는 재료이다. 이러한 디바이스는 SOI 디바이스로서 공지되어 있고, 예를 들어, PD (partially depleted), FD (fully depleted) 디바이스, 다중 게이트 디바이스 (예를 들어, 이중 또는 삼중 게이트), 및 핀-FET (Fin-FET) 를 포함한다. SOI 디바이스는 개선된 성능 (예를 들어, 속도), 감소된 누설전류 특성 및 스케일링에서의 상당한 증대를 나타낸다.
일 유형의 DRAM 셀은, 그 중에서도, SOI 트랜지스터의 플로팅 바디 효과에 기초한다 (예를 들어, 2003년 6월 10일 출원되고 "반도체 디바이스" 로 명명된 미국 특허 출원번호 제 10/450,238 호, 이하, "반도체 메모리 디바이스 특허 출원" 참조). 이에 대해, 메모리 셀은 채널을 가지는 PD 또는 FD SOI 트랜지스터 (또는 벌크 재료/기판 내에 형성된 트랜지스터) 로 구성될 수도 있고, 여기서, 채널은 바디에 인접하게 배치되고 게이트 유전체에 의해 그 바디로부터 분리된다. 트랜지스터의 바디 영역은 그 바디 영역 하부에 배치된 절연 또는 비-도전성 영역 (예를 들어, 벌크-타입의 재료/기판) 으로 인해 전기적으로 플로팅 상태이다. 메모리 셀의 상태는 SOI 트랜지스터의 바디 영역 내의 전하의 농도에 따라 판별된다.
일 예로서, 도 1a, 도 1b 및 도 1c 를 참조하면, 반도체 DRAM 어레이 (10) 는, 게이트 (16), 전기적 플로팅 상태인 바디 영역 (18), 소스 영역 (20) 및 드레인 영역 (22) 을 가지는 트랜지스터 (14) 로 각각 구성된 복수의 메모리 셀 (12) 을 포함한다. 바디 영역 (18) 은 소스 영역 (20) 과 드레인 영역 (22) 사이에 배치된다. 또한, 바디 영역 (18) 은 절연 영역 (예를 들어, SOI 재료/기판 내 부) 또는 비-도전성 영역 (예를 들어, 벌크형 SOI 재료/기판 내부) 일 수도 있는 영역 (24) 상에 또는 그 상부에 배치된다. 절연 또는 비-도전성 영역은 기판 (26) 상부에 배치될 수도 있다.
데이터는 선택된 워드 라인(들) (28), 선택된 소스 라인(들) (30) 및/또는 선택된 비트 라인(들) (32) 에 적절한 제어 신호를 인가함으로써 선택된 메모리 셀에 기록되거나 또는 선택된 메모리 셀로부터 판독된다. 이에 응답하여, 전하 캐리어는 전기적 플로팅 상태인 바디 영역 (18) 에 축적되거나 또는 이 전기적 플로팅 상태인 바디 영역 (18) 으로부터 방출 및/또는 배출되며, 전기적 플로팅 상태인 바디 영역 (18) 내의 캐리어의 양에 의해 데이터 상태가 정의된다. 특히, 예를 들어, 본 명세서에서 설명되고 도시된 특징, 특성, 아키텍쳐, 구성, 재료, 기술 및 이점을 포함하는 반도체 메모리 디바이스 특허 출원의 전체적인 내용은 본 명세서의 참조로서 원용된다.
전술한 바와 같이, DRAM 어레이 (10) 의 메모리 셀 (12) 은, 예를 들어, N-채널형 트랜지스터의 바디 영역 (18) 으로부터 다수의 캐리어 (전자 또는 홀) 를 축적하거나 또는 방출/배출함으로써 동작한다 (도 2a 및 도 2b 참조). 이에 대해서, 예를 들어, 소스 영역 (20) 및/또는 드레인 영역 (22) 주변에서의 충격 이온화를 통해서 메모리 셀 (12) 의 바디 영역 (18) 내에서 다수의 캐리어 (34; 이 예시에서는 "홀") 를 축적하는 것은 로직 하이 (logic high) 또는 "1" 데이터 상태를 나타낸다 (도 2a 참조). 예를 들어, 소스/바디 접합부 및/또는 드레인/바디 접합부의 순방향 바이어싱을 통해서 바디 영역 (18) 으로부터 다수의 캐리어 (30) 를 방출 또는 배출하는 것은 로직 로우 (logic low) 또는 "0" 데이터 상태를 나타낸다 (도 2b 참조).
특히, 적어도 이를 설명하는 목적으로, 로직 하이 또는 상태 "1" 은, 프로그래밍되지 않은 디바이스 및/또는 로직 로우 또는 상태 "0" 로 프로그래밍된 디바이스에 관해 바디 영역내의 다수의 캐리어의 증가된 농도에 대응한다. 이와는 대조적으로, 로직 로우 또는 상태 "0" 은, 프로그래밍되지 않은 디바이스 및/또는 로직 하이 또는 상태 "1" 로 프로그래밍된 디바이스에 관해 바디 영역내의 다수의 캐리어의 감소된 농도에 대응한다.
종래의 판독은 트랜지스터 문턱 전압 보다 큰 게이트 바이어스 및 작은 드레인 바이어스를 인가함으로써 수행된다. 감지된 드레인 전류는 상태 "1" 및 상태 "0" 을 구별하기 위한 가능성을 부여하는 플로팅 바디 내에 축적된 전하에 의해 판별된다. 디바이스 크기의 영구적인 스케일링 축소는 디바이스 특성의 변화를 증대시킨다. 이러한 변화 (미스매치; mismatch) 가 정밀한 IC 설계의 키 (key) 라는 것이 널리 인식된다. 미스매치로 인해서, 설계자는 비용과 시간이 드는 상당한 설계 마진을 포함하거나 수율 손실의 위험을 가지게 된다.
플로팅 바디 메모리 디바이스는 2 종류의 상이한 논리 상태: "1" 및 "0" 에 대응하는 2 종류의 상이한 전류 상태를 가진다. 상태 "1" 및 상태 "0" 사이에 통상적으로 배치된 레퍼런스 셀로부터의 전류와 셀 전류를 비교함으로써 판독이 수행된다. 디바이스 전류에서의 충분히 큰 통계적 변화는 도 3 에 도시된 바와 같이 잘못된 판독을 야기할 수도 있다.
작은 프로그래밍 윈도우는 메모리 디바이스, 메모리 어레이, 및/또는 메모리 셀의 속도 또는 액세스 시간을 감소시킨다. 이와 같이, 기술 변동에 대해 좀 더 나은 판독 속도 및 강도를 제공하는 플로팅 바디 메모리 셀, 디바이스 및 어레이에 대한 고성능의 판독 기술이 필요하다.
발명의 개요
많은 발명이 본 명세서에 설명되고 도시된다. 본 발명은 임의의 단일 양태나 그 실시형태에 한정되지 않고, 이러한 양태 및/또는 실시형태의 임의의 조합 및/또는 변형에 한정되지 않는다. 또한, 본 발명의 각각의 양태 및/또는 그 실시형태들을 단독으로 채용하거나 본 발명의 다른 양태들 및/또는 그 실시형태들 중 하나 이상을 조합하여 채용할 수도 있다. 간략함을 위해, 수많은 이들 변형 및 조합이 본 명세서에 개별적으로 설명되지는 않는다.
일 양태에서, 본 발명은, 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀을 구비하는 집적 회로 디바이스로서, 상기 전기적 플로팅 바디 트랜지스터는 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 전기적 플로팅 상태인 바디 영역, 및 상기 전기적 플로팅 상태인 바디 영역 상부에 배치된 게이트를 포함하는 집적 회로 디바이스를 제공한다. 메모리 셀 각각은 적어도 (i) 트랜지스터의 바디 영역내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 트랜지스터의 바디 영역내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함한다. 상기 집적회로 디바이스는, 메모리 셀에 연결되어 상기 메모리 셀의 데이터 상태를 감지하기 위한 데이터 감지 회로를 더 포함하며, 상기 전기적 플로팅 바디 트 랜지스터는 전기적 플로팅 바디 트랜지스터에 인가된 판독 제어 신호에 응답하여 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생하고, 데이터 감지 회로는 바이폴라 트랜지스터 전류에 기초하여 메모리 셀의 데이터 상태를 실질적으로 판별한다.
전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터 또는 P-채널형 트랜지스터일 수도 있다.
판독 제어 신호는 게이트, 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여, 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도할 수도 있다. 일 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가되는 양전압 펄스를 포함한다. 다른 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가되는 음전압 펄스를 포함한다.
다른 양태에서는, 집적 회로 디바이스는, 제 1 도전형을 제공하기 위한 불순물을 각각 가지는 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역 사이에 배치된 바디 영역, 및 상기 바디 영역 상부에 배치된 게이트로 필수적으로 구성되는 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀을 포함하고, 여기서, 바디 영역은 전기적으로 플로팅 상태이고 제 2 도전형은 제공하기 위한 불순물을 포함하며, 제 2 도전형은 제 1 도전형과는 상이하다. 메모리 셀 각각은 적어도 (i) 트랜지스터의 바디 영역 내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 트랜지스터의 바디 영역 내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함한다.
집적 회로 디바이스는 (i) 메모리 셀의 데이터 상태를 감지하기 위해 메모리 셀에 접속된 데이터 감지 회로, 및 (ii) 전기적 플로팅 바디 트랜지스터에 판독 제어 신호를 발생시키고 인가하기 위해 메모리 셀에 접속된 제어 회로를 더 포함한다. 전기적 플로팅 바디 트랜지스터에 인가된 판독 제어 신호에 응답하여, 전기적 플로팅 바디 트랜지스터는 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시키고, 여기서, 데이터 감지 회로는 바이폴라 트랜지스터 전류에 기초하여 메모리 셀의 데이터 상태를 실질적으로 판별한다.
본 발명의 이 양태의 전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터 또는 P-채널형 트랜지스터일 수도 있다.
판독 제어 신호는 게이트, 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도할 수도 있다. 일 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가된 양전압 펄스를 포함한다. 다른 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가되는 음전압 펄스를 포함한다.
또 다른 양태에서, 집적 회로 디바이스는 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀을 포함하고, 여기서 전기적 플로팅 바디 트랜지스터는 기판의 절연 영역 또는 층 상에 또는 그 상부에 존재하는 반도체 영역 또는 층 내부 또는 상부에 배치된다. 전기적 플로팅 바디 트랜지스터는 제 1 도전형을 제공하기 위한 불순물을 각각 가지는 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드 레인 영역 사이에 배치되며 전기적으로는 플로팅 상태이고 제 1 도전형과는 상이한 제 2 도전형을 제공하기 위한 불순물을 포함하는 바디 영역, 및 상기 바디 영역 상부에 배치된 게이트를 포함한다. 메모리 셀 각각은 적어도 (i) 트랜지스터의 바디 영역 내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 트랜지스터의 바디 영역내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함한다.
집적 회로 디바이스는 (i) 메모리 셀의 데이터 상태를 감지하기 위해 메모리 셀에 접속된 데이터 감지 회로, 및 (ii) 전기적 플로팅 바디 트랜지스터로 판독 제어 신호를 발생시켜 인가하기 위해 메모리 셀에 접속된 제어 회로를 더 포함한다. 전기적 플로팅 바디 트랜지스터에 인가된 판독 제어 신호에 응답하여, 전기적 플로팅 바디 트랜지스터는 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시키고, 여기서, 데이터 감지 회로는 바이폴라 트랜지스터 전류에 기초하여 메모리 셀의 데이터 상태를 실질적으로 판별한다.
본 발명의 양태에 따른 전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터 또는 P-채널형 트랜지스터일 수도 있다.
판독 제어 신호는 게이트, 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여, 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도할 수도 있다. 일 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가되는 양전압 펄스를 포함한다. 다른 실시형태에서, 판독 제어 신호는 전기적 플로팅 바디 트랜지스터의 드레인 영역에 인가되는 음전압 펄스를 포함한다.
또한, 본 발명의 수많은 발명 및 양태가 본 명세서에 설명되고 도시된다. 본 발명의 개요는 본 발명의 범위를 한정시키지 않는다. 또한, 본 발명의 개요는 본 발명을 한정하도록 의도되지 않고, 그 방법으로 해석되지 않아야만 한다. 특정 실시형태가 본 발명의 개요에서 설명 및/또는 약술되었지만, 본 발명은 이러한 실시형태, 설명 및/또는 약술에 한정되지 않고, 마찬가지로 청구범위가 제한되지 않는다. 사실상, 본 개요에 나타낸 실시형태와는 다른 및/또는 이들과 유사할 수도 있는 많은 다른 실시형태들이 이하의 설명, 도면 및 청구범위로부터 명백해질 수도 있다. 또한, 다양한 특징, 속성 및 이점이 본 발명의 개요에 설명되고, 이를 통해 명백해지지만, 이러한 특징, 속성 및 이점은 본 발명의 하나, 일부 또는 모든 실시형태를 막론하고 요구되지 않고, 사실상, 본 발명의 임의의 실시형태에 존재할 필요도 없다.
도면의 간단한 설명
이하, 첨부된 도면을 참조하여 상세한 설명이 이루어진다. 이들 도면은 본 발명의 상이한 양태를 나타내고, 서로 다른 도면에서의 구조, 구성요소, 재료 및/또는 엘리먼트등을 도시하는 참조 번호는 유사하게 라벨링된다. 상세하게 도시되지 않은 구조, 구성요소, 재료 및/또는 엘리먼트의 다양한 조합이 본 발명의 범위 내에서 가능하다.
도 1a 는 하나의 전기적 플로팅 바디 트랜지스터로 구성된 복수의 메모리 셀을 포함하는 종래 기술의 반도체 DRAM 어레이를 나타내는 개략도이다.
도 1b 는 하나의 전기적 플로팅 바디 트랜지스터 (PD-SOI NMOS) 로 구성된 예시적인 종래 기술의 메모리 셀의 3 차원 도면이다.
도 1c 는 도 1b 의 종래 기술의 메모리 셀에서 라인 C-C 를 따른 단면도이다.
도 2a 및 도 2b 는 하나의 전기적 플로팅 바디 트랜지스터 (PD-SOI NMOS) 로 구성된 종래 기술의 메모리 셀의 플로팅 바디, 소스 및 드레인 영역의, 주어진 데이터 상태에 대한, 전하 관계의 예시적인 개략도이다.
도 3 은 전기적 플로팅 바디 트랜지스터에서 판독된 전류의 통계적 변화를 도시한 도면이다.
도 4a 는 MOS 트랜지스터뿐만 아니라 진성 (intrinsic) 바이폴라 트랜지스터를 포함하는 등가의 전기적 플로팅 상태인 바디 메모리 셀 (N-채널형) 을 나타내는 개략도이다.
도 4b 는 MOS 트랜지스터뿐만 아니라 진성 바이폴라 트랜지스터를 포함하는 등가의 전기적 플로팅 상태인 바디 메모리 셀 (P-채널형) 을 나타내는 개략도이다.
도 5a 및 도 5b 는 바이폴라 판독과 종래의 판독 기술을 비교한 통계적 분포를 도시하는 도면이다.
도 6 은, 본 발명의 기술에 따라서 메모리 셀 상태를 판독하는, 메모리 셀 (전기적 플로팅 바디 트랜지스터를 가짐) 에 상태 "1" 및 상태 "0" 을 기록하기 위해 선택된 제어 신호의 예시적인 그래픽 도면이다.
도 7a 및 도 7b 는 본 발명의 특정 실시형태에 따라서 특히 메모리 셀 어레이, 데이터 감지 및 기록 회로, 메모리 셀 선택 및 제어 회로를 포함하는 집적 회 로 디바이스의 실시형태의 개략적인 블록도이다.
상세한 설명
먼저, 본 명세서는 많은 발명뿐만 아니라 이들 발명의 많은 양태 및 실시형태에 대해 설명한다.
제 1 양태에서, 본 발명은 전기적 플로팅 바디 트랜지스터를 가지는 메모리 셀, 및/또는 이러한 메모리 셀에서 데이터 상태를 판독하는 기술에 관한 것이다. 이에 대하여, 본 발명은 전기적 플로팅 상태인 바디 메모리 셀의 데이터 상태 (예를 들어, 전기적 플로팅 상태인 바디 메모리 셀이 상태 "0" 으로 프로그래밍되어 있는지 또는 상태 "1" 로 프로그래밍되는지의 여부) 를 판독 및/또는 판별하기 위해 진성 바이폴라 트랜지스터 전류를 채용한다. 여기서, 판독 동작 도중에, 데이터 상태는 바이폴라 성분에 비해 무시가능한 인터페이스 채널 전류 성분만큼 충분히 작으며 판독 제어 신호에 대해 응답하는 바이폴라 트랜지스터 전류에 의해 주로 결정되고, 상기 바이폴라 트랜지스터 전류를 사용하여 실질적으로 감지되고 및/또는 상기 바이폴라 트랜지스터 전류에 실질적으로 기초한다.
특히, 바이폴라 트랜지스터 전류는 진성 바이폴라 트랜지스터의 높은 이득으로 인한 플로팅 바디 전위에 대해서 매우 민감할 수도 있다. 이와 같이, 바이폴라 판독 기술과 함께 획득될 수 있는 프로그래밍 윈도우는 (인터페이스 채널 전류 성분에 주로 기초하는) 종래의 판독 기술을 채용하는 프로그래밍 윈도우보다 상당히 보다 더 높을 (예를 들어, 크기의 2 등급 이상) 수도 있다. 큰 프로그래밍 윈도우는 다른 기회/이점을 제공하는데, 예를 들어, 시뮬레이션이 바이폴라 판 독이 종래의 기술보다 현저히 빠르게 달성될 수도 있다 (예를 들어, 1ns 미만) 는 것을 증명한다.
도 4a 를 참조하면, 일 실시형태에서, 본 발명은 전기적 플로팅 바디 트랜지스터 (14) 를 가지는 메모리 셀 (12) 을 포함한다. 이 예시적인 실시형태에서, 전기적 플로팅 바디 트랜지스터 (14) 는, 다수의 캐리어가 "홀" 인 것과 같은, N-채널형 트랜지스터이다. N-채널형 트랜지스터 (14) 는 전기적 플로팅 상태인 바디 MOS 트랜지스터 및 진성 바이폴라 트랜지스터를 포함한다. 이에 대해, N-형 MOSFET 은 N+ 소스, P-형 바디 및 N+ 드레인을 포함하며, 상기 N+ 소스, P-형 바디 및 N+ 드레인이 NPN 바이폴라 트랜지스터의 이미터, 베이스 및 컬렉터를 각각 고유하게 형성한다.
특히, 도 4b 를 참조하면, 본 발명은 P-채널형 전기적 플로팅 바디 트랜지스터 (여기서, 다수의 캐리어는 "전자" 이다) 를 포함하는 메모리 셀에 모두 적용가능하다. 특히, P-채널형 트랜지스터는 전기적 플로팅 상태인 바디 MOS 트랜지스터 및 진성 바이폴라 트랜지스터를 등가적으로 포함한다. 이에 대해서, P-형 MOSFET 은 P+ 소스, N-형 바디 및 P+ 드레인을 포함하며, 상기 P+ 소스, N-형 바디 및 P+ 드레인이 PNP 바이폴라 트랜지스터의 이미터, 베이스 및 컬렉터를 각각 고유하게 형성한다.
판독 동작시에, 메모리 셀 (12) 의 트랜지스터 (14) 에서 바이폴라 트랜지스 터 전류를 야기하고, 강제형성하고 및/또는 유도하기 위해 게이트 (16), 소스 영역 (20) 및 드레인 영역 (22) 에 적절한 소정의 제어 신호가 인가될 수도 있다. 예를 들어, 일 실시형태에서, 소스 영역 (20) 및 게이트 (16) 에 0 볼트가 인가될 수도 있고, 드레인 영역 (22) 에 양전압 (예를 들어, +3.5 볼트) 이 인가될 수도 있다. 이러한 조합의 제어 신호는 임의의 채널 전류보다 상당히 큰 바이폴라 트랜지스터 전류를 유발 및/또는 야기한다. 이와 같이, 메모리 셀 (12) 의 트랜지스터 (14) (예를 들어, 드레인 영역 (22)) 에 결합된 감지 회로 (예를 들어, 상호-결합 감지 증폭기) 는 바이폴라 트랜지스터 전류를 주로 이용하여 및/또는 바이폴라 트랜지스터 전류에 실질적으로 기초하여 데이터 상태를 감지한다.
따라서, 판독 제어 신호에 응답하여, 전기적 플로팅 바디 트랜지스터 (14) 는 메모리 셀 (12) 의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시킨다. 데이터 상태가 로직 하이 또는 상태 "1" 인 경우, 전기적 플로팅 바디 트랜지스터 (14) 는 데이터 상태가 로직 로우 또는 상태 "0" 인 경우보다 실질적으로 큰 바이폴라 트랜지스터 전류를 제공한다. 사실상, 전기적 플로팅 바디 트랜지스터 (14) 는 데이터 상태가 로직 로우 또는 상태 "0" 인 경우에 바이폴라 트랜지스터 전류를 거의 제공하지 않을 수도 있다. 이하 더욱 상세하게 설명하는 바와 같이, 데이터 감지 회로는 바이폴라 트랜지스터 전류에 기초하여 메모리 셀의 데이터 상태를 실질적으로 판별한다.
전기적 플로팅 바디 트랜지스터 (14) 가 P-채널형 트랜지스터인 경우, 판독 동작시, 일 실시형태에서는, 소스 영역 (20) 과 게이트 (16) 에 0 볼트가 인가될 수도 있고, 드레인 영역 (22) 에 음전압 (예를 들어, -4 볼트) 이 인가될 수도 있다. 이러한 조합의 제어 신호는 임의의 채널 전류보다 상당히 큰 바이폴라 트랜지스터 전류를 야기 및/또는 유발한다. 또한, 전기적 플로팅 바디 트랜지스터 (14) 는 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시킨다. 이 실시형태에서, 데이터 상태가 로직 하이 또는 상태 "1" 인 경우, 전기적 플로팅 바디 트랜지스터 (14) 는 데이터 상태가 로직 로우 또는 상태 "0" 인 경우보다 실질적으로 큰 바이폴라 트랜지스터 전류를 제공한다. 사실상, 전기적 플로팅 바디 트랜지스터 (14) 는 데이터 상태가 로직 로우 또는 상태 "0" 인 경우에 바이폴라 트랜지스터 전류를 거의 제공하지 않을 수도 있다. 메모리 셀 (12) 의 트랜지스터 (14) (예를 들어, 드레인 영역 (22)) 에 결합된 감지 회로 (예를 들어, 상호-결합 감지 증폭기) 는 바이폴라 트랜지스터 전류를 주로 이용하여 및/또는 바이폴라 트랜지스터 전류에 실질적으로 기초하여 데이터 상태를 감지한다.
특히, 판독 동작을 구현하기 위한 예시적인 전압 진폭은 다만 예시일 뿐이다. 지정된 전압 레벨은 상대적 또는 절대적일 수도 있다. 이와 다르게, 지정된 전압은 상대적이며, 즉, 하나 이상의 전압 (예를 들어, 소스, 드레인 또는 게이트 전압) 이 양전압 및 음전압이 되거나 또는 양전압 및 음전압에 관계없이, 예를 들어 각각의 전압 레벨이 소정의 전압의 양만큼 증가 또는 감소될 수도 있다 (예를 들어, 각각의 전압이 0.25, 0.5, 1.0 및 2.0 볼트만큼 증가 또는 감소될 수도 있다).
도 5a 및 도 5b 를 참조하면, 본 명세서에 설명된 바이폴라 전류 판독 기술을 채용함으로써, 메모리 셀 (12) 의 동작 및/또는 응답 특성과 상태 "1" 및 상태 "0" 의 분포는 더욱 균일하게 된다. 이는 메모리 셀 (12) 에 저장된 데이터를 정확하게 판독하는데 보다 높은 신뢰도 및 보다 큰 확실성을 제공할 수도 있다. 도 6 은 도 4a 의 메모리 셀 (12) 에서 상태 "1" 및 상태 "0" 를 판독하기 위해, 예시적인 값/특성을 가지는 선택된 제어 신호의 예시적인 그래픽 도면이다. 이 설명의 일부분이 N-채널형 트랜지스터에 대해 설명된 상세한 설명을 포함하지만, 본 명세서에 설명된 본 발명 (및 그 실시형태) 은, 상기 언급된 바와 같이, P-채널형 트랜지스터에도 전적으로 적용가능하다.
다른 양태에서, 본 발명은 전기적 플로팅 바디 트랜지스터를 각각 포함하는 복수의 메모리 셀을 포함하는 메모리 어레이를 가지는 집적 회로 디바이스 (예를 들어, 분리형 메모리 디바이스 또는 내장형 메모리를 가지는 디바이스) 를 구현할 수도 있다. 메모리 어레이는 N-채널형 트랜지스터, P-채널형 트랜지스터 및/또는 상기 두 유형의 트랜지스터들로 구성될 수도 있다. 사실상, 메모리 어레이 주변의 회로 (예를 들어, 데이터 감지 회로 (예를 들어, 감지 증폭기 또는 비교기), 메모리 셀 선택 및 제어 회로 (예를 들어, 워드 라인 및/또는 소스 라인 드라이버) 뿐만 아니라 로우 및 컬럼 어드레스 디코더)) 는 P-채널형 및/또는 N-채널형의 트랜지스터를 포함할 수도 있다.
예를 들어, 도 7a 및 도 7b 를 참조하면, 집적 회로 디바이스는 복수의 메모리 셀 (12) 을 가지는 어레이 (10), 데이터 기록 및 감지 회로 (34), 및 메모리 셀 선택 및 제어 회로 (36) 를 포함한다. 데이터 기록 및 감지 회로 (34) 는 하나 이상의 메모리 셀 (12) 에 데이터를 기록하고 상기 메모리 셀 (12) 의 데이터 상태를 감지한다. 메모리 셀 선택 및 제어 회로 (36) 는 데이터 감지 회로 (34) 에 의해 판독될 하나 이상의 소정의 메모리 셀 (12) 을 선택 및/또는 인에이블한다.
메모리 어레이 (10) 는 전기적 플로팅 상태인 바디 메모리 셀 (12) 을 채용하는 임의의 수의 아키텍쳐, 레이아웃, 및/또는 구성을 이용하여 구현될 수도 있다. 이에 대하여, 본 발명의 기술을 이용하여 상태가 판독되는 전기적 플로팅 바디 트랜지스터는, 이하의 정규출원 및 가출원 상태의 U.S. 특허 출원에 대해 설명되고 도시된 메모리 셀, 아키텍쳐, 레이아웃, 구조 및/또는 구성으로 구현될 수도 있다.
(1) 2003년 6월 10일, Fazan 등에 의해 출원되고 "Semiconductor Device" 로 명명된 출원 일련번호 제 10/450,238 호.
(2) 2004년 2월 18일, Fazan 등에 의해 출원되고 "Semiconductor Device" 로 명명된 출원 일련번호 제 10/487,157 호.
(3) 2004년 4월 22일, Ferrant 등에 의해 출원되고 "Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same" 로 명명된 출원 일련번호 제 10/829,877 호.
(4) 2004년 5월 6일, Ferrant 등에 의해 출원되고 "Semiconductor Momory Device and Method of Operating Same" 로 명명된 출원 일련번호 제 10/840,009 호.
(5) 2004 년 9월 15일 Fazan 등에 의해 출원되고 "Low Power Programming Technique for a One Transistor SOI Memory Device & Asymmetrical Electrically Floating Body Memory Device, and Method of Manufacturing Same" 로 명명된 출원 일련번호 제 10/941,692 호.
(6) 2005년 3월 17일 Carman 에 의해 출원되고 "Memory Device/Array Having Electrically Floating Body Memory Cells, and Method of Operating Same" 로 명명된 출원 일련번호 제 60/662,923 호.
예를 들어, 본 명세서에 설명되고 도시된 발명, 특징, 특성, 아키텍쳐, 구성, 재료, 기술 및 이점을 포함하는 이들 6 개의 U.S. 특허 출원의 전체적인 내용은 본 명세서에서 참조로서 원용된다. 간략함을 위해, 이들 설명은 반복되지 않고, 메모리 셀, 아키텍쳐, 레이아웃, 구조에 관련되는 설명을 포함하는 이들 설명 (텍스트 및 도시) 은 참조로서 본 명세서 전체에 원용된다.
특히, 메모리 셀은 상기 참조된 6 개의 U.S. 특허 출원에 설명되고 도시된 임의의 제어 회로를 사용하여 제어 (예를 들어, 프로그래밍 또는 판독) 될 수도 있다. 간략함을 위해, 이들 설명은 반복되지 않으며, 이러한 제어 회로는 참조로서 본 명세서에 원용된다. 사실상, 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀을 프로그래밍, 판독, 제어 및/또는 동작하기 위한 모든 메모리 셀 선택 및 제어 회로는 현재 공지되어 있거나 이후 개발되는지의 여부에 관계없이 본 발명의 범위에 포함되도록 의도된다.
예를 들어, 본 발명은 2004년 5월 7일 Portmann 등에 의해 출원되고 "Reference Current Generator, and Method of Programming, Adjusting and/or Operating Same" 으로 명명된 미국 특허 출원 일련번호 제 10/840,902 호에 설명되고 도시된 판독 회로 및 기술을 채용할 수도 있다.
또한, 데이터 기록 및 감지 회로 (34) 는 메모리 셀 (12) 에 저장된 데이터를 판독하기 위해 감지 증폭기 (도 7b 참조) 를 포함할 수도 있다. 감지 증폭기 (예를 들어, 2005년 12월 12일 Waller 와 Carman 에 의해 출원되고, "Sense Amplifier Circuitry and Architecture to Write Date into and/or Read from Memory Cells" 로 명명되었으며, 그 전체가 참조로서 본 명세서에 원용되는 미국 특허 정규출원에 설명되고 도시된 상호-결합 감지 증폭기) 는 전압 또는 전류 감지 회로 및/또는 기술을 이용하여 메모리 셀 (12) 에 저장된 데이터 상태를 감지할 수도 있다. 전류 감지 증폭기의 과정에서, 전류 감지 증폭기는 셀 전류를 레퍼런스 전류, 예를 들어, 레퍼런스 셀의 전류 (통상적으로 도 7b 참조) 와 비교할 수도 있다. 대조적으로, 메모리 셀 (12) 이 로직 하이의 데이터 상태 (바디 영역 (18) 내에 포함된 상대적으로 보다 많은 다수의 캐리어 (34)) 또는 로직 로우의 데이터 상태 (바디 영역 (18) 내에 포함된 상대적으로 보다 적은 다수의 캐리 (28)) 를 가지는지에 따라서 판별될 수도 있다. 이러한 회로 및 구성은 당업계에 널리 공지되어 있다.
또한, 본 발명은, 2005년 9월 19일 Bauser 에 의해 출원되고 "Method and Circuitry to Generate a Reference Current for Reading a Memory Cell Having an Electrically Floating Body Transistor, and Decive Implementing Same" 로 명명 된 미국 특허 가출원 일련번호 제 60/718,417 호에 설명되고 도시된 (판독된 동작을 위한 데이터 감지 회로에 관련하여 이용되는) 레퍼런스 생성 기술을 채용할 수도 있다. 미국 특허 가출원 일련번호 제 60/718,417 호 전체가 본 명세서에 참조로서 원용된다.
(전술된) 예시적인 실시형태에서 메모리 셀 (12) 각각은 하나의 트랜지스터 (14) 를 포함하고 있지만, 메모리 셀 (12) 은 2004년 4월 22일 Ferrant 등에 의해 출원되고 "Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same" 로 명명된 출원 일련번호 제 10/829,877 호에 설명되고 도시된 바와 같이, 2 개의 트랜지스터를 포함할 수도 있다.
전기적 플로팅 메모리 셀, 트랜지스터 및/또는 메모리 어레이는 널리 공지된 기술 및/또는 재료를 이용하여 제조될 수도 있다. 사실상, 현재 공지되었는지 이후에 개발되는지의 여부에 관계없이, 전기적 플로팅 메모리 셀, 트랜지스터 및/또는 메모리 어레이를 제조하기 위해 임의의 제조 기술 및/또는 재료가 채용될 수도 있다. 예를 들어, 본 발명은 실리콘 (벌크형 또는 SOI), 게르마늄, 실리콘/게르마늄, 갈륨 비화물 또는 트랜지스터가 내부에 형성될 수도 있는 임의의 다른 반도체 재료를 채용할 수도 있다. 사실상, 전기적 플로팅 트랜지스터, 메모리 셀, 및/또는 메모리 어레이는, 2004년 7월 2일 Fazan 에 의해 출원되고 "집적 회로 디바이스, 및 그 제조 방법 (Integrated Circuit Device, and Method of Fabricating Same)" 으로 명명된 정규 특허 출원 일련번호 제 10/884,481 호, 2005년 10월 19일 Bassin 에 의해 출원되고 "One Transistor Memory Cell having Mechanically Strained Electrically Floating Body Region, and Method of Operating Same" 으로 명명된 가출원 일련번호 제 60/728,060 호, 및/또는 2005년 10월 19일 Okhonin 등에 의해 출원되고 "Memory Cell, Array and Device, and Method of Operating Same" 으로 명명된 가출원 특허 제 60/728,061 호 (이하, 집합적으로 "Integrated Circuit Device Patent Applications" 로 지칭) 에 설명되고 도시된 기술들을 채용할 수도 있다. 예를 들어, 본 명세서에 설명되고 도시된 발명, 특징, 특성, 아키텍쳐, 구성, 재료, 기술 및 이점을 포함하는 집적 회로 디바이스 특허 출원의 전체적인 내용이 본 명세서에 참조로서 원용된다.
사실상, (SOI 메모리 트랜지스터를 포함하는) 메모리 어레이 (10) 는, 집적 회로 디바이스 특허 출원에 설명되고 도시된 바와 같이, SOI 논리 트랜지스터와 통합될 수도 있다. 예를 들어, 일 실시형태에서, 집적 회로 디바이스는 (예를 들어, PD 또는 FD SOI 메모리 트랜지스터 (14) 를 가지는) 메모리부 및 (예를 들어, FinFET, 다중 게이트 트랜지스터, 및/또는 저성능의 트랜지스터 (예를 들어, 고성능 트랜지스터의 성능 특성을 가지지 않는 단일 게이트 트랜지스터-미도시) 를 가지는) 논리부를 포함한다. 다시, 예를 들어, 본 명세서에 설명되고 도시된 발명, 특징, 특성, 아키텍쳐, 구성, 재료, 기술 및 이점을 포함하는 집적 회로 디바이스 특허 출원의 전체적인 내용은 여기 참조로서 원용된다.
또한, 메모리 어레이는 N-채널, P-채널형 및/또는 상기 두 유형의 트랜지스터뿐만 아니라, PD 및/또는 FD 유형의 트랜지스터로 구성될 수도 있다. 예를 들어, 메모리 어레이 (예를 들어, 감지 증폭기 또는 비교기, 로우 (row) 및 컬럼 (column) 어드레스 디코더뿐만 아니라 라인 드라이버(본 명세서에는 미도시)) 주변에 있는 회로는 (P-채널형 및/또는 N-채널형에 관계없이) FD 유형의 트랜지스터를 포함할 수도 있다. 이와 다르게, 이러한 회로는 (P-채널형 및/또는 N-채널형에 관계없이) PD 유형의 트랜지스터를 포함할 수도 있다. 동일한 기판상에 PD 및/또는 FD 유형의 트랜지스터 모두를 집적시키는 많은 기술이 있다 (예를 들어, 2004년 2월 18일 Fazan 등에 의해 출원되고 "Semiconductor Device" 로 명명된 출원 일련번호 제 10/487,157 호 참조). 이러한 모든 기술은, 현재 공지되었거나 또는 이후에 개발됨에 관계없이, 본 발명의 범위 내에 포함되도록 의도된다.
특히, 전기적 플로팅 바디 트랜지스터 (14) 는 대칭 또는 비대칭 디바이스일 수도 있다. 트랜지스터 (14) 가 대칭인 경우, 소스 및 드레인 영역은 본질적으로 상호교환가능하다. 그러나, 트랜지스터 (14) 가 비대칭 디바이스일 경우, 트랜지스터 (14) 의 소스 또는 드레인 영역은 다른 전기적, 물리적, 도핑 농도 및/또는 도핑 프로파일 특성을 가진다. 이와 같이, 비대칭 디바이스의 소스 또는 드레인 영역은 통상적으로 상호교환이 불가능하다. (소스 및 드레인 영역이 상호교환 가능한지의 여부에 관계없이) 메모리 셀의 전기적 플로팅 N-채널형 트랜지스터의 드레인 영역은 비트 라인/감지 증폭기에 접속된 트랜지스터의 영역이다.
전술한 바와 같이, 메모리 어레이는 트랜지스터의 N-채널형, P-채널형 및/또는 상기 두 유형으로 구성될 수도 있다. 사실상, 메모리 어레이 주변에 있는 회로 (예를 들어, 감지 증폭기 또는 비교기, 로우 및 컬럼 어드레스 디코더뿐만 아니라 라인 드라이버 (본 명세서에는 미도시)) 는 P-채널형 및/또는 N-채널형 트랜 지스터를 포함할 수도 있다. P-채널형 트랜지스터가 메모리 어레이(들) 내에서 메모리 셀 (12) 로서 채용되는 경우, 이 개시 내용에 비추어 당업자에게는 적절한 기록 및 판독 전압 (예를 들어, 음전압) 이 널리 공지된다. 따라서, 간략함을 위해, 이러한 설명은 반복되지 않는다.
많은 발명이 본 명세서에 설명되고 도시되어 있다. 본 발명의 특정 실시형태, 특징, 속성 및 이점에 대해 설명하고 도시하였지만, 본 발명의 서로 상이한 및/또는 유사한 실시형태, 특징, 속성 및 이점뿐만 아니라 다른 많은 것이 이 설명과 도시로서 명백하다. 이와 같이, 본 명세서에 설명되고 도시된 본 발명의 실시형태, 특징, 특성 및 이점에 한정되지 않고, 본 발명의 이외의, 유사한 것뿐만 아니라 상이한, 실시형태, 특징, 속성 및 이점이 본 발명의 범위 내에 포함된다.
예를 들어, 전술한 바와 같이, 판독 및 기록 동작을 구현하기 위해 도시된/예시적인 전압 레벨은 다만 예시적일 뿐이다. 지정된 전압 레벨은 상대적일 수도 있고 절대적일 수도 있다. 이와 다르게, 지정된 전압은, 예를 들어, 하나 이상의 전압 (예를 들어, 소스, 드레인 또는 게이트 전압) 이 양전압 및 음전압이 되거나 또는 양전압 및 음전압이 되는 것에 관계없이, 각각의 전압 레벨이 소정의 전압량만큼 증가되거나 감소될 수도 있는 바와 같이 상대적일 수도 있다 (예를 들어, 각각의 전압이 0.1, 0.15, 0.25, 0.5, 1 볼트만큼 증가하거나 또는 감소될 수도 있다).
특히, 본 발명은, 2005년 10월 31일 Popoff 에 의해 출원되고 "Method and Apparatus for Varying the Programming Duration of a Floating Body Transistor, and Memory Cell, Array, and/or Device Implementing Same" 로 명명된 미국 특허 가출원 일련번호 제 60/731,668 호에 설명되고 도시된 바와 같이, 메모리 셀에 소정의 데이터 상태를 프로그래밍 또는 기록 (예를 들어, 데어터 상태 "1" 또는 "0" 를 메모리 셀로 프로그래밍 또는 기록) 하기 위해, 메모리 동작 (예를 들어, 재저장, 기록, 리프레쉬) 에 대해, 특정 파라미터 (예를 들어, 시간 또는 전압) 를 개별적으로 제어하는 회로 및 기술을 채용할 수도 있다. 예를 들어, 데이터 감지 증폭기 회로에 의해 소정의 메모리 상태를 메모리 셀에 프로그래밍/기록하는 기간은 주어진 메모리 동작 (예를 들어, 재저장, 기록, 리프레쉬) 에 따라서 또는 이를 기초로 하여 제어되고, 조절되고, 결정되고 및/또는 사전결정될 수도 있다. 이와 같이, 데이터 감지 증폭기 회로에 의해 소정의 메모리 상태를 메모리 셀에 프로그래밍/기록하기 위해 메모리 셀에 인가된 전압 조건은 메모리 동작 (예를 들어, 재저장, 기록, 리프레쉬) 에 따라서 제어되고 및/또는 조절될 수도 있다. 미국 특허 가출원 일련번호 제 60/731,668 호의 전체적인 내용, 예를 들어, 여기에 설명되고 도시된 발명, 특징, 특성, 아키텍쳐, 구성, 재료, 기술 및 이점은 본 명세서에서 참조로서 원용된다.
전술한 바와 같이, 본 발명의 각각의 양태, 및/또는 그 실시형태들을 단독으로 채용하거나 하나 이상의 이들 양태 및/또는 실시형태를 조합하여 채용될 수도 있다. 명료함을 위해, 이들 변형 및 조합에 대해서는 본 명세서에서 개별적으로 설명되지 않는다. 이와 같이, 본 발명은 임의의 단일 양태 (또는 그 실시형태) 에 한정되지 않을 뿐만 아니라, 임의의 조합 및/또는 이들 양태 및/또는 실시 형태의 변형에도 한정되지 않는다.
또한, 본 발명의 상기 실시형태들은 단지 예시적인 실시형태이다. 이들 실시형태는 제한적으로 의도되지 않고, 또한, 개시된 명확한 형태, 기술, 재료 및/또는 구성에 본 발명을 한정하도록 의도되지 않는다. 상기 교시에 관련하여 많은 변형 및 변경이 가능하다. 다른 실시형태가 이용될 수도 있고, 동작적인 변화가 본 발명의 범위를 벗어나지 않고 이루어질 수도 있다는 것이 명시된다. 이와 같이, 본 발명의 예시적인 실시형태의 전술한 설명은 도시 및 설명의 목적으로 제안되었다. 여러가지 변형 및 변경이 가능하다. 본 발명의 범위는 전술한 설명에만 한정되는 것은 아니다.

Claims (18)

  1. 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀; 및
    상기 메모리 셀에 결합되며 상기 메모리 셀의 데이터 상태를 감지하는 데이터 감지회로를 포함하며,
    상기 전기적 플로팅 바디 트랜지스터는, 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치되고 전기적 플로팅 상태인 바디 영역, 및 상기 바디 영역위에 배치된 게이트를 포함하고,
    각각의 상기 메모리 셀은 (i) 상기 전기적 플로팅 바디 트랜지스터의 상기 바디 영역 내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 상기 전기적 플로팅 상태인 상기 바디 트랜지스터의 바디 영역 내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함하며,
    상기 전기적 플로팅 바디 트랜지스터는, 상기 전기적 플로팅 바디 트랜지스터에 인가된 판독 제어 신호에 응답하여, 상기 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시키고,
    상기 데이터 감지 회로는 상기 바이폴라 트랜지스터 전류에 기초하여 상기 메모리 셀의 데이터 상태를 실질적으로 판별하는, 집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터인, 집적 회로 디바이스.
  3. 제 1 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 P-채널형 트랜지스터인, 집적 회로 디바이스.
  4. 제 1 항에 있어서,
    상기 판독 제어 신호는 상기 게이트 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여 상기 메모리 셀의 데이터 상태를 나타내는 상기 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도하는, 집적 회로 디바이스.
  5. 제 4 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 양전압 펄스를 포함하는, 집적 회로 디바이스.
  6. 제 4 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 음전압 펄스를 포함하는, 집적 회로 디바이스.
  7. 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀;
    상기 메모리 셀에 결합되어, 상기 메모리 셀의 데이터 상태를 감지하는 데이터 감지 회로; 및
    상기 메모리 셀에 결합되고 상기 전기적 플로팅 바디 트랜지스터에 판독 제어 신호를 발생시키고 인가하는 메모리 셀 제어 회로를 포함하며,
    상기 전기적 플로팅 바디 트랜지스터는 필수적으로,
    제 1 도전형을 제공하는 불순물을 가지는 소스 영역,
    상기 제 1 도전형을 제공하는 불순물을 가지는 드레인 영역,
    상기 소스 영역과 상기 드레인 영역 사이에 배치되고, 전기적으로 플로팅 상태이며, 상기 제 1 도전형과는 상이한 제 2 도전형을 제공하는 불순물을 포함하는, 바디 영역, 및
    상기 바디 영역 위에 배치된 게이트로 구성되고,
    상기 메모리 셀 각각은 (i) 상기 전기적 플로팅 바디 트랜지스터의 상기 바디 영역 내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 상기 전기적 플로팅 바디 트랜지스터의 상기 바디 영역 내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함하고,
    상기 전기적 플로팅 바디 트랜지스터는, 판독 제어 신호에 응답하여, 상기 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시키고,
    상기 데이터 감지 회로는 상기 바이폴라 트랜지스터 전류에 기초하여 상기 메모리 셀의 데이터 상태를 실질적으로 판별하는, 집적 회로 디바이스.
  8. 제 7 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터인, 집적 회로 디바이스.
  9. 제 7 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 P-채널형 트랜지스터인, 집적 회로 디바이스.
  10. 제 7 항에 있어서,
    상기 판독 제어 신호는 상기 게이트 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여 상기 메모리 셀의 데이터 상태를 나타내는 상기 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도하는, 집적 회로 디바이스.
  11. 제 10 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 양전압 펄스를 포함하는, 집적 회로 디바이스.
  12. 제 10 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 음전압 펄스를 포함하는, 집적 회로 디바이스.
  13. 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀;
    상기 메모리 셀에 결합되고 상기 메모리 셀의 데이터 상태를 감지하는 데이터 감지 회로; 및
    상기 메모리 셀에 결합되고 상기 전기적 플로팅 바디 트랜지스터에 판독 제어 신호를 발생시키고 인가하는 메모리 셀 제어 회로를 포함하며,
    상기 전기적 플로팅 바디 트랜지스터는 기판의 절연 영역 또는 층 상에 또는 그 상부에 존재하는 반도체 영역 또는 층 내에 또는 상부에 배치되고,
    상기 전기적 플로팅 바디 트랜지스터는,
    제 1 도전형을 제공하는 불순물을 가지는 소스 영역,
    상기 제 1 도전형을 제공하는 불순물을 가지는 드레인 영역,
    상기 소스 영역, 상기 드레인 영역 및 상기 기판의 절연 영역 또는 층 사이에 배치되고, 전기적으로 플로팅 상태이며, 상기 제 1 도전형과는 상이한 제 2 도전형을 제공하는 불순물을 포함하는, 바디 영역, 및
    상기 바디 영역으로부터 이격된 게이트를 포함하고,
    상기 메모리 셀 각각은 (i) 상기 트랜지스터의 상기 바디 영역 내의 제 1 전하를 나타내는 제 1 데이터 상태, 및 (ii) 상기 트랜지스터의 상기 바디 영역 내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함하며,
    상기 전기적 플로팅 바디 트랜지스터는, 판독 제어 신호에 응답하여, 상기 메모리 셀의 데이터 상태를 나타내는 바이폴라 트랜지스터 전류를 발생시키고,
    상기 데이터 감지 회로는 상기 바이폴라 트랜지스터 전류에 기초하여 상기 메모리 셀의 상기 데이터 상태를 실질적으로 판별하는, 집적 회로 디바이스.
  14. 제 13 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 N-채널형 트랜지스터인, 집적 회로 디바이스.
  15. 제 13 항에 있어서,
    상기 전기적 플로팅 바디 트랜지스터는 P-채널형 트랜지스터인, 집적 회로 디바이스.
  16. 제 13 항에 있어서,
    상기 판독 제어 신호는 상기 게이트, 소스 영역, 및 드레인 영역에 인가된 신호를 포함하여 상기 메모리 셀의 데이터 상태를 나타내는 상기 바이폴라 트랜지스터 전류를 야기하고, 강제형성하고 및/또는 유도하는, 집적 회로 디바이스.
  17. 제 16 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 양전압 펄스를 포함하는, 집적 회로 디바이스.
  18. 제 16 항에 있어서,
    상기 판독 제어 신호는 상기 전기적 플로팅 바디 트랜지스터의 상기 드레인 영역에 인가되는 음전압 펄스를 포함하는, 집적 회로 디바이스.
KR1020077014246A 2004-12-22 2005-12-21 전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀에 대한바이폴라 판독 기술 KR101242239B1 (ko)

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