KR19980057003A - 반도체 메모리 디바이스 및 그 제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
비트라인 용량을 감소시켜 전체적인 회로의 동작 속도를 증가시키는 동시에 기생 바이폴라 효과 및 킨크 효과를 제거하여 전체 회로의 동작특성을 향상시키기 위한 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
하부 기판, 매몰 절연층 및 상부 기판으로 형성된 반도체 기판상에 산학방지막을 형성하고, 소정의 마스크를 사용하여 주변회로 영역과 오버랩되는 산화방지막 패턴을 형성한 후, 열산화 공정에 의해 소정 두께의 상부 기판을 산화시켜 열산화막을 형성한 다음, 상기 열산화막을 제거하는 것을 포함해서 이루어진 반도체 장치 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
SOI 기판을 사용한 반도체 장치 제조 공정에 이용됨.

Description

반도체 메모리 디바이스 및 그 제조방법
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 SOI(Silicon on Insulator) 기판을 사용한 반도체 장치 제조방법에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 반도체 소자는 고집적화, 고속화 및 저전력화되는 추세에 있으며, 이를 실현하기 위하여 지속적인 연구와 노력이 지속적으로 이루어지고 있는데, 그 중 SOI(Silicon on Insulator) 기판을 사용하여 트랜지스터를 제작하는 기술이 많은 각광을 받고 있다.
상기와 같은 SOI(Silicon on Insulator) 기판을 사용하여 제작한 트랜지스터는 일반적인 단결정 실리콘 기판을 사용하여 제작한 트랜지스터에 비해 접합용량(Junction capacitance)이 작아 전체 회로속도를 증가시기고 저전압 동작이 가능하여 전력 소모를 줄일 수 있다.
또한, 매몰 산학충(Buried Oxide)과 필드 산화막에 의해 완전 격리된 구조를 갖음으로써, 소자의 전기적 특성을 저하시기는 래치업(Latch-up)과 활성영역(Active region)간 펀치 쓰루(Punchthrough) 등과는 완전히 무관하며, 웰(Wel1) 형성을 위한 공정을 생략할 수 있기 때문에 전체 공정 스텝(Step)을 감소시킬 수 있다.
도1 및 도2는 종래기술에 따른 SOI 기판을 사용한 반도체 장치의 단면도로, 도면부호 10은 하부 기판 20는 매몰 산화층, 70은 주변회로 영역, 80은 셀영역, 90은 필드 산화막, 100은 게이트 전극 및 워드 라인, 110은 소오스/드레인 접합 영역, 120, 140은 층간 절연막, 130은 비트 라인 및 150은 전하저장전극을 각각 나타낸다.
먼저, 도1은 일반적으로 상용되는 일련의 반도체 소자 제조 공정에 의해 하부 기판(10), 매몰 산화층(20) 및 상부 기판(30)으로 구성된 SOI 기판상에 반도체소자를 구현한 것으로, 도면에서 보는 바와 같이 몸체(Body)가 부유(Floating)됨에 의해 기생 바이폴라 효과(Parastic BJT Effect) 및 킨크 효과(Kink Effect)등이 나타나 소자의 특성면에서 여러 가지 문제점이 나타나게 된다.
도2는 상기와 같은 문제점을 해결하기 위하여 최근 제안된 몸체 접촉(Body Contact) SOI 소자 구조를 사용한 반도체 장치의 단면도로, 도면에서 보는 바와 같이 몸체(Body)가 부유(Floating)되지 않는 구조를 갖음으로써 기생 바이폴라 효과(Parastic BJT Effect) 및 킨크 효과(Kink Effect) 등을 제거할 수 있어 소자 특성을 향상시키면서 SOI 소자 구조를 사용한 소자의 장점을 유지할 수 있다.
그러나, 상기와 같은 몸체 접촉(Body Contact) SOI 소자 구조를 사용한 장치는 저전압 인가시 접합용량(Junction Capacitance)이 일반적인 SOI 소자 구조를 사용한 소자에 비해 크기때문에 비트 라인 용량(Bit Line Capacitance)이 일반적인 SOI 소자 구조를 사용한 장치에 비해 크게 되고, 이에 따라 셀 용량(Cell Capacitance)도 크게 설계해야 할 뿐만 아니라, 주변회로를 포함한 전체 회로동작속도가 다소 떨어지는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비트라인 용량을 감소시켜 전체적인 회로의 동작 속도를 증가시키는 동시에 기생 바이폴라 효과 및 킨크 효과를 제거하여 전체 회로의 동작특성을 향상시키기 위한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도1 및 도2는 종래기술에 따른 SOI 기판을 사용한 반도체 장치의 단면도,
도3a 내지 도3c는 본 발명의 일실시예에 따른 SOI 기판을 사용한 반도체 장치 제조 공정 단면도,
도4는 본 발명의 일실시예에 따라 SOI 기판에 형성된 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 하부 기판 20 : 매몰 산화층
30 : 상부 기판 40 : 패드 산화막
50 : 실리콘 실화막 60 : 열산화막
70 : 주변회로 영역 80 : 셀 영역
상기 목적을 달성하기 위하여 본 발명은 하부 기판, 매몰 절연층 및 상부 기판으로 형성된 반도체 기판상에 산화방지막을 형성하는 단계, 소정의 마스크를 사용하여 주변회로 영역과 오버랩되는 산화방지막 패턴을 형성하는 단계, 열산화 공정에 의해 소정 두께의 상부 기판을 산화시켜 열산학막을 형성하는 단계, 및 상기 산화방지막 및 열산화막을 차례대로 제거하는 단계를 포함하는 것을 특정으로 한다
본 발명은 셀(Cell) 영역에는 일반적인 구조의 SOI 소자를 형성하여 비트라인 용량을 감소시켜 전체 회로의 속도를 증가시키는 한편, 상대적으로 주변회로 영역에는 몸체 접촉 구조의 SOI 소자를 형성하여 전체 회로의 동작특성을 유지시키는 방법이다.
이하, 첨부된 도면 도3a 내지 도4를 참조하여 본 발명을 상세히 설명한다. 도3a 내지 도3c는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도이다.
먼저, 도3a는 하부 기판(10), 매몰 산화층(20) 및 상부 기판(30)으로 형성된 SOI(Silicon on Insulator) 기판상에 패드 산화막(40) 및 실리콘 질화막(50)을 차례로 형성한 다음, 주변회로 영역(70)에 오버랩되는 소정의 마스크를 사용한 식각공정에 의해 장기 실리콘 질학막(50) 및 패드 산화막(40)을 선택식각하여 셀(Cell)영역 상부에 패드 산학막(40) 및 실리콘 질화막(50)을 제거한 것을 도시한 것이다. 미설명 부호 80은 셀 영역을 나타낸다.
이때, 상기 상부 기판(30)은 500Å 내지 5000Å 정도 두께로 형성된다.
이어서, 도3b는 상기 패드 산화막(40) 및 실리콘 질화막(50)을 산화방지 마
스크로한 열산화(Tllernnl Oxidation) 공정에 의해 셀(Cel1) 영역의 상부 기판(3())
을 50Å 내지 1000Å 정도 선택산화시켜 열산화막(60)을 성장시킨 다음, 상기 실리
콘 질화막(50) 및 패드 산화막(40)을 제거한 것을 도시한 것이다.
마지막으로, 도3c는 상기 셀 영역(80)상의 열산화막(60)을 제거한 것을 도시
한 것이다.
도4는 본 발명의 일실시예에 따라 SOI 기판에 형성된 반도체 소자의 단면도
로, 상기 도3a 내지 도3c의 일련의 공정에 의해 형성된 SOI 기판상에 구헌된 반도체 소자의 단면도를 도시한 것이다. 미설명 부호 70은 주변회로 영역, 80은 셀영역, 90은 필드 산화막, 100은 게이트 전극 및 워드 라인, 110은 소오스/드레인 접합 영역, 120, 140은 층간 절연막, 130은 비트 라인 및 150은 전하저장전극을 각각 나타낸다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 셀(Cell) 영역에는 일반적인 구조의 SOI소자를 형성하여 비트라인 용량을 감소시켜 전체 회로의 속도를 증가시기는 한편, 상대적으로 주변회로 영역에는 몸체 접촉 구조의 SOI 소자를 형성하여 전체 회로의 동작특성을 유지시킴으로써, 공정 여유도를 확보하고 신뢰성 및 생산성을 향상시킬 수 있다.

Claims (4)

  1. 하부 기판, 매몰 절연층 및 상부 기판으로 형성된 반도체 기판상에 산화방지막을 형성하는 단계, 소정의 마스크를 사용하여 주변회로 영역과 오버랩되는 산화방지막 패턴을 형성하는 단계, 열산화 공정에 의해 소정 두께의 상부 기판을 산화시켜 열산화막을 형성하는 단계, 및 상기 산화방지막 및 열산화막을 차례대로 제거하는 단계를 포함해서 이루어진 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 산화방지막은 패드 산화막 및 실리콘 질화막이 차례로 적층된 막인 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 상부 기판은 500Å 내지 5000Å 정도 두께인 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 열산화막은 50Å 내지 1000Å 정도 두께로 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
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