KR100568850B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100568850B1
KR100568850B1 KR1019980057525A KR19980057525A KR100568850B1 KR 100568850 B1 KR100568850 B1 KR 100568850B1 KR 1019980057525 A KR1019980057525 A KR 1019980057525A KR 19980057525 A KR19980057525 A KR 19980057525A KR 100568850 B1 KR100568850 B1 KR 100568850B1
Authority
KR
South Korea
Prior art keywords
metal
polysilicon layer
forming
contact
pad
Prior art date
Application number
KR1019980057525A
Other languages
English (en)
Other versions
KR20000041592A (ko
Inventor
오창봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980057525A priority Critical patent/KR100568850B1/ko
Publication of KR20000041592A publication Critical patent/KR20000041592A/ko
Application granted granted Critical
Publication of KR100568850B1 publication Critical patent/KR100568850B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 MDL(merged dram & logic)용 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 디램부분과 로직부분을 갖는 MDL에 있어서, 로직부분에 DC콘택을 적용하는 대신에 셀 패드를 적용하여 기판 바로 위에 형성되는 콘택홀 깊이를 최소화할 수 있으므로 콘택플러그용 재료를 콘택홀에 채우는데 유리하다. 또한, 장벽 메탈의 적층 때에도 양호한 스텝 커버리지를 확보할 수 있어 접합 누설전류의 증가나 콘택 플러그 재료의 스파이킹 현상을 억제하기 위한 공정 여유를 확보할 수 있다. 그리고, 로직부분에서 메탈콘택들 사이의 간격을 넓혀 패드 사이즈 제약을 확장할 수 있다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자의 메탈콘택에 관한 것으로, 더욱 상세하게는 디램부분과 함께 로직부분에도 셀 패드를 이용하여 메탈콘택을 이룩하도록 한 반도체소자 및 그 제조방법에 관한 것이다.
최근, 반도체소자의 축소가 급속하게 이루어지고 있는 가운데 메모리와 로직 제품을 함께 합쳐 1칩화한 MDL(merged DRAM & LOGIC)에 대한 연구가 주목을 받아 왔다. MDL에서는 고속동작에 필요한 다층배선이 응용되고 있는데, 주로 디램(DRAM) 커패시터의 형성으로 야기되는 디램부분과 로직부분과의 단차 차이 및 공정 차이로 인한 문제점들이 있다. 이러한 문제점들 중 대표적인 것이 디램부분과 로직부분의 메탈콘택의 단차 차이로 인하여 디램부분의 메탈콘택홀 식각량이 적고, 로직부분의 메탈콘택홀 식각량이 많으므로 디램부분의 메탈콘택홀 사이즈가 커지고, 로직부분의 메탈콘택홀이 제대로 형성되지 않아 메탈콘택홀이 개방되지 못하는 현상이 발생한다.
더욱이, 로직부분의 메탈콘택홀 깊이가 깊어지면, 접합 누설전류 증가 및 플러그 재료의 접합 스파이킹 현상 발생 등을 억제하기 위해 메탈콘택홀에 플러그(plug) 재료를 채워 넣기 전에 장벽금속(barrier metal)을 적층하는데, 이때 메탈콘택홀의 종횡비(aspect ratio)가 커지므로 스텝 커버리지(step coverage)가 현저히 감소하는 문제도 심각하다.
이러한 문제점을 개선하기 위한 방법들 중 대표적인 종래의 방법은 도 1에 도시된 바와 같이, 반도체기판(1)의 디램부분에서 비트라인(13)의 DC콘택을 형성할 때 로직부분의 메탈콘택될 부위, 즉 트랜지스터의 액티브영역과 게이트 폴리실리콘층에도 DC콘택을 함께 형성하여 로직부분의 메탈콘택홀의 깊이를 줄여줌으로써 디램부분과 로직부분의 단차 차이를 극복하고, 또한 비트라인(11)의 형성 때에 로직부분의 메탈콘택홀이 형성될 부위에도 비트라인 패드(14)를 형성한다.
그리고, 디램부분의 디자인 룰이 작아지고, 셀 사이즈가 축소함에 따라 디램부분의 DC콘택과 매몰 콘택의 부정합 방지를 위한 여유를 확보하기 위해 비트라인(13)과 DC콘택할 부위에 셀 패드(11)를 형성한다. 셀 캐패시터의 스토리지 폴리실리콘층(15)을 셀 패드(11)에 매몰 콘택을 형성하고, 메탈라인(19)을 플레이트 폴리실리콘층(17)에 메탈콘택하고 아울러 로직부분의 메탈라인(19)을 비트라인 패드(14)에 메탈콘택한다.
그러나, 종래의 방법에서는 셀 패드(13)의 형성공정이 추가되므로 공정이 복잡하고, 트랜지스터의 게이트 폴리실리콘층과 비트라인(11) 사이에 층간절연막이 추가된다. 또한, 셀 패드(13) 자체의 두께에 의해 로직부분의 게이트 폴리실리콘층과 비트라인(11) 사이의 단차가 더욱 커진다. 즉, DC콘택의 형성 때에 디램부분의 DC콘택홀 깊이는 거의 변화가 없지만, 셀 패드로 인하여 로직부분의 DC콘택홀 깊이가 더욱 깊어진다.
그러므로, 디램과 로직부분의 DC콘택홀 깊이 차이는 셀 패드가 없는 경우에 비해 셀 패드가 있는 경우에 더욱 커진다. 로직부분의 DC콘택홀을 충분히 오픈시키기 위해서는 디램부분의 DC콘택홀의 과식각량이 더욱 많아지고 셀 패드의 과도한 손상이 유발되고, DC콘택홀 사이즈가 확대한다. 이와 아울러, 로직부분의 DC콘택홀 하부측 사이즈가 감소하고 이로 인한 DC콘택 저항의 안정적인 확보가 어렵다.
그리고, 로직부분의 액티브영역과 게이트 폴리실리콘층에도 디램부분과 동일하게 DC콘택을 형성할 경우, 비트라인 패드(14)의 면적이 액티브영역의 메탈콘택홀과 게이트 폴리실리콘층의 메탈콘택홀 사이의 거리에 제약을 받는다.
따라서, 본 발명의 목적은 디램부분과 로직부분 사이의 메탈콘택 단차 차이를 줄여 메탈콘택의 신뢰성을 향상시키도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
또한, 본 발명의 목적은 로직부분의 메탈콘택들의 피치(pitch)를 줄여 패드 사이즈 제약을 극복하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는 디램부분과 로직부분을 갖는 MDL(merged dram & logic)용 반도체소자에 있어서,
상기 로직부분의 모스트랜지스터의 액티브영역에 콘택된 셀 패드; 그리고
상기 셀 패드와 상기 모스트랜지스터의 게이트 폴리실리콘층에 각각 콘택된 메탈라인을 포함하는 것을 특징으로 한다.
바람직하게는 상기 로직부분의 셀 패드에 상기 메탈라인이 메탈콘택된다. 또한, 상기 셀 패드에 상기 메탈라인이 메탈콘택되고 상기 게이트 폴리실리콘층에 상기 메탈라인이 메탈콘택될 수 있다. 상기 셀 패드에 상기 메탈라인이 메탈콘택되고 상기 게이트 폴리실리콘층에 비트라인 패드가 DC콘택되고 상기 비트라인에 상기 메탈라인이 메탈콘택될 수 있다. 상기 셀 패드에 상기 로직부분의 스토리지 폴리실리콘층의 패턴이 매몰콘택되고 상기 게이트 폴리실리콘층에 비트라인 패드가 DC콘택되고 상기 비트라인과 상기 스토리지 폴리실리콘층의 패턴에 각각 상기 메탈라인이 메탈콘택될 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은 디램부분과 로직부분을 갖는 MDL(merged dram & logic)용 반도체소자의 제조방법에 있어서,
반도체기판의 디램부분과 로직부분에 모스트랜지스터를 형성하는 단계;
상기 디램부분의 모스트랜지스터의 소오스/드레인영역에 전기적으로 연결된 셀 패드를 형성하고 아울러 상기 로직부분의 모스트랜지스터의 액티브영역에 전기적으로 연결된 셀 패드를 형성하는 단계; 그리고
상기 디램부분의 드레인영역에 연결된 셀 패드에 DC콘택하는 비트라인을 형성하는 단계;
상기 디램부분의 소오스영역에 연결된 셀 패드에 매몰콘택하는 스토리지 폴리실리콘층을 형성하는 단계;
상기 스토리지 폴리실리콘층의 표면 상에 유전층을 개재하여 플레이트 폴리실리콘층을 형성하는 단계; 그리고
상기 플레이트 폴리실리콘층에 메탈콘택하는 메탈라인을 형성하고 아울러 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
상기 셀 패드에 메몰콘택하는 스토리지 폴리실리콘층의 패턴을 형성하는 단계;
상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 DC콘택하는 비트라인 패드를 형성하는 단계; 그리고
상기 폴리실리콘층의 패턴과 상기 비트라인 패드에 각각 메탈콘택하는 메탈라인을 형성하는 단계를 포함한다.
또한, 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 DC콘택하는 비트라인 패드를 형성하는 단계; 그리고
상기 셀 패드와 상기 비트라인 패드에 각각 메탈콘택하는 메탈라인을 형성하는 단계를 포함한다.
그리고, 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
상기 셀 패드와 상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 각각 메탈콘택하는 메탈라인을 형성하는 것을 특징으로 한다.
따라서, 본 발명에 의하면, 디램부분과 로직부분의 단차 차이를 줄이고 안정된 메탈콘택을 형성할 수 있다. 또한 로직부분의 메탈콘택 사이의 간격을 넓혀 패드 사이즈 제약을 극복할 수 있다.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 반도체기판(1)의 디램부분에서 모스트랜지스터의 드레인영역에 전기적으로 연결된 셀 패드(11)에 비트라인(13)이 DC콘택되고, 소오스영역에 전기적으로 연결된 셀 패드(11)에 셀 캐패시터의 스토리지 폴리실리콘층(15)이 매몰콘택된다. 로직부분에서 모스트랜지스터의 액티브영역에 전기적으로 연결된 셀 패드(12)에 스토리지 폴리실리콘층 패드(25)가 매몰콘택되고, 플레이트 폴리실리콘층(17)에 디램부분의 메탈라인(19)이 메탈콘택되고, 비트라인 패드(14)에 로직부분의 메탈라인(19)이 메탈콘택한다. 여기서, 미설명부호 3은 필드산화막이고, 16은 셀 캐패시터의 유전막이다.
이와 같이 구성된 반도체소자의 경우, 로직부분의 트랜지스터의 액티브영역에 메탈콘택될 부분에서는 셀 패드(12)와 폴리실리콘층(25)의 패턴을 이용한 매몰콘택을 실시하고, 게이트 폴리실리콘층에 메탈콘택될 부분에서는 디램의 DC콘택을 실시한다. 따라서, DC콘택과 매몰콘택 및 메탈콘택을 위한 콘택홀의 깊이를 최소화하고 디램과 로직부분의 단차 차이를 줄여 안정적인 메탈콘택을 이룩할 수 있다. 또한, 로직부분에서 메탈콘택들 사이의 피치도 줄일 수 있다.
이와 같이 구성되는 반도체소자의 제조방법을 도 3 내지 도 7을 참조하여 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 먼저, 통상의 웰형성공정을 반도체기판(1)에 실시한 후 반도체기판(1)에 아이솔레이션공정을 실시하여 디램부분과 로직부분 사이의 필드영역에 필드산화막(3)을 형성한다.
그런 다음, 반도체기판(1)의 디램부분과 로직부분에 모스트랜지스터를 각각 형성하고 게이트 폴리실리콘층의 측벽에 절연막의 스페이서를 형성한다.
도 4에 도시된 바와 같이, 상기 결과의 구조 상에 제 1 층간절연막(31)을 적층하고 평탄화한다. 이후, 디램부분의 모스트랜지스터의 드레인영역과 소오스영역을 일부 노출시키기 위한 콘택홀과, 로직부분의 모스트랜지스터의 액티브영역을 일부 노출시키기 위한 콘택홀을 제 1 층간절연막(31)에 각각 형성한다.
그리고 나서, 콘택플러그를 이용하여 상기 콘택홀에 채우고 디램부분의 모스트랜지스터의 드레인영역과 소오스영역에 각각 전기적으로 연결된 셀 패드(11)와, 로직부분의 액티브영역에 전기적으로 연결된 셀 패드(12)를 제 1 층간절연막(31) 상에 형성한다.
도 5에 도시된 바와 같이, 상기 결과 구조 상에 제 2 층간절연막(33)을 적층하고 평탄화한다. 이후, 디램부분의 트랜지스터의 드레인영역에 전기적으로 연결된셀 패드(11)를 일부 노출시키기 위한 콘택홀과, 로직부분의 게이트 폴리실리콘층을 일부 노출시키기 위한 콘택홀을 제 2 층간절연막(33)에 각각 형성한다. 그리고 나서 비트라인용 폴리실리콘층을 상기 콘택홀에 채도록 제 2 층간절연막(33) 상에 적층하고 이를 비트라인(13)과 비트라인 패드(14)로 각각 형성한다.
따라서, 비트라인(13)과 셀 패드(11)가 DC콘택하고 아울러 비트라인 패드(14)와 셀 패드(12)가 DC콘택한다.
도 6에 도시된 바와 같이, 상기 결과 구조 상에 제 3 층간절연막(35)을 적층하고 평탄화한다. 이후, 디램부분의 트랜지스터의 소오스영역에 전기적으로 연결된 셀 패드(11)를 일부 노출시키기 위한 콘택홀과, 셀 패드(12)를 일부 노출시키기 위한 콘택홀을 제 3 층간절연막(35)에 각각 형성한다. 그리고 나서, 셀 캐패시터의 스토리지 전극을 위한 폴리실리콘층을 상기 콘택홀에 채우도록 제 3 층간절연막(35) 상에 적층하고 이를 스토리지 폴리실리콘층(15)과 폴리실리콘층의 패턴(25)으로 각각 형성한다.
따라서, 스토리지 폴리실리콘층(15)과 셀 패드(11)가 매몰콘택하고 아울러 폴리실리콘층의 패턴(25)과 셀 패드(12)가 매몰콘택한다.
도 7에 도시된 바와 같이, 이후, 스토리지 폴리실리콘층(15)의 표면 상에만 유전층(16)의 패턴을 형성하고 나서 폴리실리콘층을 적층하고 이를 플레이트 폴리실리콘층(17)의 패턴으로 형성한다. 이어서, 상기 구조의 전면 상에 제 4 층간절연막(37)을 적층한다. 이때, 디램부분과 로직부분의 단차가 심하므로 이를 해소하기 위해 제 4 층간절연막(37) 상에 두꺼운 제 5 층간절연막(39)을 적층하고 평탄화시킨다.
그런 다음, 플레이트 폴리실리콘층(15)을 일부 노출시키는 콘택홀과, 폴리실리콘층의 패턴(25)을 일부 노출시키는 콘택홀을 형성하고 또한, 비트라인 패드(14)를 일부 노출시키는 콘택홀을 형성한다.
마지막으로, 플레이트 폴리실리콘층(15)과 폴리실리콘층(25)의 패턴 및 비트라인 패드(14)에 메탈콘택하는 메탈라인(19)을 제 5 층간절연막(39) 상에 각각 형성하여 제 2 도에 도시된 바와 같이 반도체소자를 완성한다.
따라서, 본 발명에 의하면, 로직부분에서 DC콘택과 매몰콘택 및 메탈콘택을 위한 콘택홀의 깊이를 최소화하고 디램과 로직부분의 단차 차이를 줄여 안정적인 메탈콘택을 이룩할 수 있다. 또한, 로직부분에서 메탈콘택들 사이의 피치도 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 의한 반도체소자의 구조를 나타낸 단면도이고, 도 9는 본 발명의 또 다른 실시예에 의한 반도체소자의 구조를 나타낸 단면도이다.
도 8에 도시된 바와 같이, 본 발명의 반도체소자는 로직부분의 모스트랜지스터의 액티브영역에 폴리실리콘층(25)의 패턴이 매몰콘택되고 폴리실리콘층(25)의 패턴에 메탈라인(19)이 메탈콘택되는 대신에 로직부분의 모스트랜지스터의 액티브영역에 메탈라인(19)이 메탈콘택되는 것을 제외하면, 도 2의 구조와 동일한 구조로 이루어진다.
도 9에 도시된 바와 같이, 본 발명의 반도체소자는 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 비트라인 패드(14)가 DC콘택되고 비트라인 패드(14)에 메탈라인(19)이 메탈콘택되는 대신에 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 메탈라인(19)이 메탈콘택되는 것을 제외하면, 도 8의 구조와 동일한 구조로 이루어진다.
이와 같이 구성되는 반도체소자의 구조 및 제조방법은 도 3 내지 도 7에 언급된 설명과 유사하므로 설명의 편의상 이에 대한 설명을 생략하기로 한다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자 및 그 제조방법은 디램부분과 로직부분을 갖는 MDL에 있어서, 로직부분에 DC콘택을 적용하는 대신에 셀 패드를 적용하여 기판 바로 위에 형성되는 콘택홀 깊이를 최소화할 수 있으므로 콘택플러그용 재료를 콘택홀에 채우는데 유리하다. 또한, 베리어 메탈의 적층 때에도 양호한 스텝 커버리지를 확보할 수 있어 접합 누설전류의 증가나 콘택 플러그 재료의 스파이킹 현상을 억제하기 위한 공정 여유를 확보할 수 있다.
그리고, 로직부분에서 메탈콘택들 사이의 간격을 넓혀 패드 사이즈 제약을 확장할 수 있다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.
도 1은 종래 기술에 의한 반도체소자를 나타낸 단면도.
도 2는 본 발명에 의한 반도체소자의 나타낸 단면도.
도 3 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 공정도.
도 8은 본 발명의 다른 실시예에 의한 반도체소자를 나타낸 단면도.
도 9는 본 발명의 또 다른 실시예에 의한 반도체소자를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체기판 3: 필드 산화막 11,12: 셀 패드(cell pad) 13: 비트라인 14: 비트라인 패드 15: 스토리지 폴리실리콘층 16: 유전층 17: 플레이트 폴리실리콘층 19: 메탈라인 25: 스토리지 폴리실리콘층의 패턴 31,33,35,37,39: 층간절연막

Claims (7)

  1. 디램부분과 로직부분을 갖는 MDL(merged dram & logic)용 반도체소자에 있어서,
    상기 로직부분의 모스트랜지스터의 액티브영역에 콘택된 셀 패드; 그리고
    상기 셀 패드와 상기 모스트랜지스터의 게이트 폴리실리콘층에 각각 콘택된메탈라인을 포함하며, 상기 셀 패드에 상기 메탈라인이 메탈콘택되고 상기 게이트 폴리실리콘층에 상기 메탈라인이 메탈콘택되는 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서, 상기 셀 패드에 상기 메탈라인이 메탈콘택되고 상기 게이트 폴리실리콘층에 비트라인 패드가 DC콘택되고 상기 비트라인에 상기 메탈라인이 메탈콘택되는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 셀 패드에 상기 로직부분의 스토리지 폴리실리콘층의 패턴이 매몰콘택되고 상기 게이트 폴리실리콘층에 비트라인 패드가 DC콘택되고 상기 비트라인과 상기 스토리지 폴리실리콘층의 패턴에 각각 상기 메탈라인이 메탈콘택되는 것을 특징으로 하는 반도체소자.
  4. 디램부분과 로직부분을 갖는 MDL(merged dram & logic)용 반도체소자의 제조방법에 있어서,
    반도체기판의 디램부분과 로직부분에 모스트랜지스터를 형성하는 단계,
    상기 디램부분의 모스트랜지스터의 소오스/드레인영역에 전기적으로 연결된 셀 패드를 형성하고 아울러 상기 로직부분의 모스트랜지스터의 액티브영역에 전기적으로 연결된 셀 패드를 형성하는 단계; 그리고
    상기 디램부분의 드레인영역에 연결된 셀 패드에 DC콘택하는 비트라인을 형성하는 단계;
    상기 디램부분의 소오스영역에 연결된 셀 패드에 매몰콘택하는 스토리지 폴 리실리콘층을 형성하는 단계;
    상기 스토리지 폴리실리콘층의 표면 상에 유전층을 개재하여 플레이트 폴리실리콘층을 형성하는 단계; 그리고
    상기 플레이트 폴리실리콘층에 메탈콘택하는 메탈라인을 형성하고 아울러 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서, 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
    상기 셀 패드에 매몰콘택하는 스토리지 폴리실리콘층의 패턴을 형성하는 단계;
    상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 DC콘택하는 비트라인 패드를 형성하는 단계; 그리고
    상기 폴리실리콘층의 패턴과 상기 비트라인 패드에 각각 메탈콘택하는 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 4 항에 있어서, 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
    상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 DC콘택하는 비트라인 패드를 형성하는 단계; 그리고
    상기 셀 패드와 상기 비트라인 패드에 각각 메탈콘택하는 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 4 항에 있어서, 상기 로직부분의 셀 패드에 콘택하는 메탈라인을 형성하는 단계는
    상기 셀 패드와 상기 로직부분의 모스트랜지스터의 게이트 폴리실리콘층에 각각 메탈콘택하는 메탈라인을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019980057525A 1998-12-23 1998-12-23 반도체소자 및 그 제조방법 KR100568850B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980057525A KR100568850B1 (ko) 1998-12-23 1998-12-23 반도체소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980057525A KR100568850B1 (ko) 1998-12-23 1998-12-23 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20000041592A KR20000041592A (ko) 2000-07-15
KR100568850B1 true KR100568850B1 (ko) 2006-10-04

Family

ID=19564834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980057525A KR100568850B1 (ko) 1998-12-23 1998-12-23 반도체소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100568850B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980011885A (ko) * 1996-07-24 1998-04-30 김광호 반도체 장치의 금속 배선 콘택 형성방법
JPH10303398A (ja) * 1997-04-25 1998-11-13 Motorola Inc 半導体装置を形成する方法
KR0166804B1 (ko) * 1995-12-14 1999-02-01 문정환 반도체 소자 제조방법
KR20000004745A (ko) * 1998-06-30 2000-01-25 김영환 Mml반도체소자 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166804B1 (ko) * 1995-12-14 1999-02-01 문정환 반도체 소자 제조방법
KR980011885A (ko) * 1996-07-24 1998-04-30 김광호 반도체 장치의 금속 배선 콘택 형성방법
JPH10303398A (ja) * 1997-04-25 1998-11-13 Motorola Inc 半導体装置を形成する方法
KR20000004745A (ko) * 1998-06-30 2000-01-25 김영환 Mml반도체소자 제조방법

Also Published As

Publication number Publication date
KR20000041592A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
KR100585181B1 (ko) 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법
JP2002329798A (ja) 半導体装置
KR100268431B1 (ko) 자기 정렬 콘택 및 그의 제조 방법
KR20110116357A (ko) 반도체 기억 장치
KR960019711A (ko) 매몰 비트라인 디램(dram) 셀 및 제조방법
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR100568850B1 (ko) 반도체소자 및 그 제조방법
US6559489B2 (en) Semiconductor device and method of manufacturing the same
KR20000008446A (ko) 공정 토폴로지 개선을 위한 고집적 반도체 장치 및 그 제조 방법
KR100551786B1 (ko) 반도체 메모리의 반도체 메모리 셀 어레이의 메모리 셀제조 방법
JPS62213273A (ja) ダイナミツクランダムアクセスメモリ
KR20020096550A (ko) 반도체 소자 및 그 제조방법
JP2778579B2 (ja) 半導体装置
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100289750B1 (ko) 자기정렬콘택홀을가지는반도체장치의제조방법
KR20060062358A (ko) 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
KR0172817B1 (ko) 반도체장치 및 그 제조방법
KR930008071B1 (ko) 반도체 메모리소자의 제조방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR100362195B1 (ko) 에스램 제조방법
KR100260487B1 (ko) 박막 전계효과 트랜지스터 제조방법
KR100359158B1 (ko) 반도체소자의 퓨즈 형성방법
KR20030000652A (ko) 셀 형성 방법
KR100855284B1 (ko) 에스램의 국부 배선 형성방법
KR100400322B1 (ko) 반도체소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee