JPH10303398A - 半導体装置を形成する方法 - Google Patents
半導体装置を形成する方法Info
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- JPH10303398A JPH10303398A JP10125234A JP12523498A JPH10303398A JP H10303398 A JPH10303398 A JP H10303398A JP 10125234 A JP10125234 A JP 10125234A JP 12523498 A JP12523498 A JP 12523498A JP H10303398 A JPH10303398 A JP H10303398A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
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Abstract
(57)【要約】
【課題】 タングステンプラグを含むＭＯＳ論理とオン
チップで強誘電体装置の集積を可能にする。 【解決手段】 タングステンプラグ方式のＭＯＳトラン
ジスタ装置と共に組込みＤＲＡＭ構造を形成する方法
は、容量タングステンプラグ４６およびビットラインタ
ングステンプラグ４４を形成することで始まる。底部容
量電極４８ｂが形成されてタングステンプラグ４６を保
護する。同時に、任意選択的に除去可能なバリア領域４
８ａがプラグ４４を保護するために形成される。容量誘
電体５２が被着および酸素アニールされて強誘電体容量
材料を形成する。バリア４８ａおよび下部電極４８ｂは
全てのタングステンプラグ４６，４４が酸素アニールに
よって酸化されるのを保護する。強誘電体容量の頭部電
極５４，５６が次に被着され、リソグラフパターニング
されかつエッチングされる。
チップで強誘電体装置の集積を可能にする。 【解決手段】 タングステンプラグ方式のＭＯＳトラン
ジスタ装置と共に組込みＤＲＡＭ構造を形成する方法
は、容量タングステンプラグ４６およびビットラインタ
ングステンプラグ４４を形成することで始まる。底部容
量電極４８ｂが形成されてタングステンプラグ４６を保
護する。同時に、任意選択的に除去可能なバリア領域４
８ａがプラグ４４を保護するために形成される。容量誘
電体５２が被着および酸素アニールされて強誘電体容量
材料を形成する。バリア４８ａおよび下部電極４８ｂは
全てのタングステンプラグ４６，４４が酸素アニールに
よって酸化されるのを保護する。強誘電体容量の頭部電
極５４，５６が次に被着され、リソグラフパターニング
されかつエッチングされる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはメモリ集
積回路の製造に関し、かつより特定的には、金属トラン
ジスタコンタクトプラグを高いＫの誘電体ＤＲＡＭ容量
の酸素アニールから保護することに関する。
積回路の製造に関し、かつより特定的には、金属トラン
ジスタコンタクトプラグを高いＫの誘電体ＤＲＡＭ容量
の酸素アニールから保護することに関する。
【０００２】
【従来の技術】半導体産業は現在組込み強誘電体ＤＲＡ
Ｍ（ｅｍｂｅｄｄｅｄ ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＤＲＡＭ）を含む半導体製品を開発している。言い換え
れば、伝統的なＭＯＳトランジスタ論理は今や埋込みま
たは組込み強誘電体ＤＲＡＭを提供するため強誘電体Ｄ
ＲＡＭメモリアレイと共にオンチップで集積することが
考えられている。しかしながら、伝統的なＭＯＳトラン
ジスタ技術と新種の（ｅｘｏｔｉｃ）材料、新種のアニ
ール、および強誘電体処理の新しいエッチング化学の組
合せは強誘電体装置を伝統的なＭＯＳ装置と共に集積す
る場合にプロセスの両立性に関し大きな懸念を引き起こ
す。これらの懸念の１つは従来技術の図１に示されてい
る。
Ｍ（ｅｍｂｅｄｄｅｄ ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ＤＲＡＭ）を含む半導体製品を開発している。言い換え
れば、伝統的なＭＯＳトランジスタ論理は今や埋込みま
たは組込み強誘電体ＤＲＡＭを提供するため強誘電体Ｄ
ＲＡＭメモリアレイと共にオンチップで集積することが
考えられている。しかしながら、伝統的なＭＯＳトラン
ジスタ技術と新種の（ｅｘｏｔｉｃ）材料、新種のアニ
ール、および強誘電体処理の新しいエッチング化学の組
合せは強誘電体装置を伝統的なＭＯＳ装置と共に集積す
る場合にプロセスの両立性に関し大きな懸念を引き起こ
す。これらの懸念の１つは従来技術の図１に示されてい
る。
【０００３】図１は、基板１０を示している。電流電極
１２および１４が基板１０内に形成されてトランジスタ
のソースおよびドレイン電極を形成している。該トラン
ジスタのゲート電極１６は図１に示されるように形成さ
れる。誘電体層２２が被着されかつパターニングされて
コンタクト開口１８および２０を形成する。第１の実施
形態では、コンタクト開口１８および２０は多結晶シリ
コン（ｐｏｌｙｓｉｌｉｃｏｎ）材料によって詰められ
（ｐｌｕｇｇｅｄ）または充填される（ｆｉｌｌｅ
ｄ）。多結晶シリコンプラグ１８は電極１４を上に横た
わるＤＲＡＭ強誘電体容量２４にコンタクトするために
使用される。図１に示される例では、強誘電体容量２４
の底部または下部容量電極２３は他方の容量層の被着の
前に被着されかつパターニングされる。ＤＲＡＭ容量２
４の層の被着はプラグ１８が強誘電体の新種のアニール
および材料に不都合な露出を生じるのを防止する。しか
しながら、多結晶シリコンプラグ２０は該多結晶シリコ
ンプラグ２０を上に横たわる金属層にコンタクトするた
めに新種の強誘電体処理に露出されたままとされる。容
量２４の形成の間のこのプラグ２０の露出は組込みＤＲ
ＡＭ構造製品における望ましくない歩留りの低下および
集積の問題を生じさせる。
１２および１４が基板１０内に形成されてトランジスタ
のソースおよびドレイン電極を形成している。該トラン
ジスタのゲート電極１６は図１に示されるように形成さ
れる。誘電体層２２が被着されかつパターニングされて
コンタクト開口１８および２０を形成する。第１の実施
形態では、コンタクト開口１８および２０は多結晶シリ
コン（ｐｏｌｙｓｉｌｉｃｏｎ）材料によって詰められ
（ｐｌｕｇｇｅｄ）または充填される（ｆｉｌｌｅ
ｄ）。多結晶シリコンプラグ１８は電極１４を上に横た
わるＤＲＡＭ強誘電体容量２４にコンタクトするために
使用される。図１に示される例では、強誘電体容量２４
の底部または下部容量電極２３は他方の容量層の被着の
前に被着されかつパターニングされる。ＤＲＡＭ容量２
４の層の被着はプラグ１８が強誘電体の新種のアニール
および材料に不都合な露出を生じるのを防止する。しか
しながら、多結晶シリコンプラグ２０は該多結晶シリコ
ンプラグ２０を上に横たわる金属層にコンタクトするた
めに新種の強誘電体処理に露出されたままとされる。容
量２４の形成の間のこのプラグ２０の露出は組込みＤＲ
ＡＭ構造製品における望ましくない歩留りの低下および
集積の問題を生じさせる。
【０００４】第１に、容量２４を形成するために使用さ
れる多くの強誘電体材料は容量の誘電体を機能できるも
のとするために酸素アニールを必要とする。多結晶シリ
コンプラグ２０はこの酸素アニールに露出され、それは
現在の伝統的な処理はこのプラグ２０を保護することが
できないためである。プラグ２０は伝統的には多結晶シ
リコンであるから、多結晶シリコン導電性プラグ２０は
容量２４を形成するために使用される酸素アニール処理
により酸化を始めることになる。プラグ２０の頭部のこ
の酸化はいくつかの集積の問題を生じさせる。第１に、
プラグ２０への電気的コンタクトはプラグ２０の上の頭
部酸化物層のためより困難にされる。さらに、多結晶シ
リコンが二酸化シリコン（ＳｉＯ２）に変換される際の
多結晶シリコンに対する膨脹係数（ｃｏｅｆｆｉｃｉｅ
ｎｔ ｏｆ ｅｘｐａｎｓｉｏｎ）はほぼ２．２であり
かつプラグ２０、基板、および上に横たわる導電層内で
何らかの不必要な機械的ストレスを生じる結果となる。
れる多くの強誘電体材料は容量の誘電体を機能できるも
のとするために酸素アニールを必要とする。多結晶シリ
コンプラグ２０はこの酸素アニールに露出され、それは
現在の伝統的な処理はこのプラグ２０を保護することが
できないためである。プラグ２０は伝統的には多結晶シ
リコンであるから、多結晶シリコン導電性プラグ２０は
容量２４を形成するために使用される酸素アニール処理
により酸化を始めることになる。プラグ２０の頭部のこ
の酸化はいくつかの集積の問題を生じさせる。第１に、
プラグ２０への電気的コンタクトはプラグ２０の上の頭
部酸化物層のためより困難にされる。さらに、多結晶シ
リコンが二酸化シリコン（ＳｉＯ２）に変換される際の
多結晶シリコンに対する膨脹係数（ｃｏｅｆｆｉｃｉｅ
ｎｔ ｏｆ ｅｘｐａｎｓｉｏｎ）はほぼ２．２であり
かつプラグ２０、基板、および上に横たわる導電層内で
何らかの不必要な機械的ストレスを生じる結果となる。
【０００５】しかしながら、多結晶シリコンは一般にプ
ラグ２０の上の酸化物層が形成され始めるに応じて酸化
を累進的に（ｐｒｏｇｒｅｓｓｉｖｅｌｙ）より困難に
するパッシベイション層を形成する。さらに、伝統的な
エッチングプロセスが存在し、これはプラグ２０の上部
のこの望ましくない酸化された層を除去できるようにし
コンタクトが少なくとも可能になるようにする。これら
の理由のため、多結晶シリコン領域２０の酸化およびそ
れによる歩留りの低下は集積を達成するために多結晶シ
リコンプラグの処理を使用するＩＣ製造設備において黙
許されまたは大目に見られる。
ラグ２０の上の酸化物層が形成され始めるに応じて酸化
を累進的に（ｐｒｏｇｒｅｓｓｉｖｅｌｙ）より困難に
するパッシベイション層を形成する。さらに、伝統的な
エッチングプロセスが存在し、これはプラグ２０の上部
のこの望ましくない酸化された層を除去できるようにし
コンタクトが少なくとも可能になるようにする。これら
の理由のため、多結晶シリコン領域２０の酸化およびそ
れによる歩留りの低下は集積を達成するために多結晶シ
リコンプラグの処理を使用するＩＣ製造設備において黙
許されまたは大目に見られる。
【０００６】別の実施形態では、もし多結晶プラグの酸
化がＩＣ製造設備において許容されない場合は、処理を
変更することができる。この変更されたプロセスでは、
多結晶シリコンプラグ２０は図１の容量２４が形成され
る後まで形成されない。この別の実施形態では、コンタ
クト１８は図１において第１の組のリソグラフマスクに
よって形成される。容量２４が次に第２の組のリソグラ
フマスクを使用して形成される。最後に、コンタクト２
０が容量２４およびプラグ１８に引き続き第３の組のリ
ソグラフマスクを使用して形成される。この理論は、も
しプラグ２０が容量２４の前に形成されなければ、容量
の新種の処理はプラグ２０を害することはできないとい
うことである。しかしながら、前記プロセスにおいて異
なる時間にコンタクト１８および２０を形成するこのプ
ロセスは結果として余分の処理工程、余分のマスク、増
大したコスト、低減したスループット、およびプラグ２
０を形成するためのより困難なエッチングプロセスを生
じる。従って、このプロセスは上で述べたプラグ２０の
多結晶シリコンの酸化が避けられるという利点を有する
ものの、この代替集積プロセスにおいてはかなりの他の
問題が生じる。
化がＩＣ製造設備において許容されない場合は、処理を
変更することができる。この変更されたプロセスでは、
多結晶シリコンプラグ２０は図１の容量２４が形成され
る後まで形成されない。この別の実施形態では、コンタ
クト１８は図１において第１の組のリソグラフマスクに
よって形成される。容量２４が次に第２の組のリソグラ
フマスクを使用して形成される。最後に、コンタクト２
０が容量２４およびプラグ１８に引き続き第３の組のリ
ソグラフマスクを使用して形成される。この理論は、も
しプラグ２０が容量２４の前に形成されなければ、容量
の新種の処理はプラグ２０を害することはできないとい
うことである。しかしながら、前記プロセスにおいて異
なる時間にコンタクト１８および２０を形成するこのプ
ロセスは結果として余分の処理工程、余分のマスク、増
大したコスト、低減したスループット、およびプラグ２
０を形成するためのより困難なエッチングプロセスを生
じる。従って、このプロセスは上で述べたプラグ２０の
多結晶シリコンの酸化が避けられるという利点を有する
ものの、この代替集積プロセスにおいてはかなりの他の
問題が生じる。
【０００７】
【発明が解決しようとする課題】前記問題をより複雑に
することは、現在の伝統的なＭＯＳ論理装置はタングス
テン（Ｗ）プラグ技術を使用していることである。多結
晶シリコンプラグの代わりにタングステンプラグを使用
することは組込みＤＲＡＭに大きな障壁を提起し、それ
はタングステン（Ｗ）を使用することは図１において説
明しかつ示した酸化プロセスを大きく悪化させるからで
ある。もしタングステンがプラグ２０として使用されれ
ば、タングステンは多結晶シリコンまたはポリシリコン
よりもずっと早くかつずっと低い温度で酸化する。この
ため、組込み強誘電体容量２０の酸素アニールは保護さ
れないタングステンプラグのはるかに多くの損傷および
多くの酸化を引き起こす。２．２の係数で膨脹する多結
晶シリコンと異なり、タングステンはほぼ３．０の係数
で膨脹し半導体装置内ではるかに大きな機械的ストレス
を生じさせる。多結晶シリコンと異なり、タングステン
（Ｗ）は比較的高速度で酸化し、それは前記表面に形成
されたタングステン酸化物の層は引き続く酸化に対して
限られた能力の保護を有するのみであるためである。言
い換えれば、タングステンはもし酸素への露出の長さが
長ければタングステンは完全に消費されるまで酸化し続
けることになる。酸化に際してのタングステンの容積の
膨脹は結果としてプラグ材料のコンタクト開口からの押
出しを生じ引き続く集積を実行できないものとする。さ
らに、限られた量のＷのみが酸化されても、タングステ
ン酸化物をプラグ２０の上部から除去できる伝統的なエ
ッチング化学方法はなくそれによってプラグ２０への有
効な電気的頭部コンタクトが、いったん強誘電体容量の
処理の間に酸化が生じれば、完全に失われることにな
る。
することは、現在の伝統的なＭＯＳ論理装置はタングス
テン（Ｗ）プラグ技術を使用していることである。多結
晶シリコンプラグの代わりにタングステンプラグを使用
することは組込みＤＲＡＭに大きな障壁を提起し、それ
はタングステン（Ｗ）を使用することは図１において説
明しかつ示した酸化プロセスを大きく悪化させるからで
ある。もしタングステンがプラグ２０として使用されれ
ば、タングステンは多結晶シリコンまたはポリシリコン
よりもずっと早くかつずっと低い温度で酸化する。この
ため、組込み強誘電体容量２０の酸素アニールは保護さ
れないタングステンプラグのはるかに多くの損傷および
多くの酸化を引き起こす。２．２の係数で膨脹する多結
晶シリコンと異なり、タングステンはほぼ３．０の係数
で膨脹し半導体装置内ではるかに大きな機械的ストレス
を生じさせる。多結晶シリコンと異なり、タングステン
（Ｗ）は比較的高速度で酸化し、それは前記表面に形成
されたタングステン酸化物の層は引き続く酸化に対して
限られた能力の保護を有するのみであるためである。言
い換えれば、タングステンはもし酸素への露出の長さが
長ければタングステンは完全に消費されるまで酸化し続
けることになる。酸化に際してのタングステンの容積の
膨脹は結果としてプラグ材料のコンタクト開口からの押
出しを生じ引き続く集積を実行できないものとする。さ
らに、限られた量のＷのみが酸化されても、タングステ
ン酸化物をプラグ２０の上部から除去できる伝統的なエ
ッチング化学方法はなくそれによってプラグ２０への有
効な電気的頭部コンタクトが、いったん強誘電体容量の
処理の間に酸化が生じれば、完全に失われることにな
る。
【０００８】従って、ＭＯＳタングステンプラグ技術と
共に組込まれる強誘電体容量の形成を可能にするプロセ
スが必要であり、それは現在の技術はタングステンプラ
グの酸化および機能しない装置を生じる結果となるから
である。言い換えれば、タングステンプラグを含むＭＯ
Ｓ論理と共にオンチップで強誘電体装置を集積すること
は技術的に前に見られなかった集積上の新しい問題を生
じる。
共に組込まれる強誘電体容量の形成を可能にするプロセ
スが必要であり、それは現在の技術はタングステンプラ
グの酸化および機能しない装置を生じる結果となるから
である。言い換えれば、タングステンプラグを含むＭＯ
Ｓ論理と共にオンチップで強誘電体装置を集積すること
は技術的に前に見られなかった集積上の新しい問題を生
じる。
【０００９】
【課題を解決するための手段】一般に、本発明はタング
ステン（Ｗ）プラグを使用するＭＯＳトランジスタ技術
と共にオンチップで組み込まれる強誘電体ＤＲＡＭメモ
リアレイ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＤＲＡＭ ｍ
ｅｍｏｒｙ ａｒｒａｙｓ）を形成するための方法に関
するものである。強誘電体ＤＲＡＭ容量は誘電体材料を
含み該誘電体材料は該誘電体を活性化しかつ該誘電体を
機能するものとするために酸素アニール（ｏｘｙｇｅｎ
ａｎｎｅａｌｓ）を必要とする。残念なことに、この
酸素アニールはタングステンプラグがＭＯＳトランジス
タのために好適に形成される時点の後に行われる。従っ
て、容量層にコンタクトしないタングステンプラグは大
気中に露出されかつ酸素強誘電体アニールによって直接
影響を受け、それによってタングステンは容易に酸化し
始めることになる。タングステンは、導電性プラグのた
めに使用される他の材料と異なり、非常に早い速度でか
つ低い温度で酸化する。タングステンは、他の導体と異
なり、タングステンから酸化タングステンへと変わると
きに大きな膨脹係数（３．０）を有しかつ大きなストレ
スを生じさせかつ集積回路（ＩＣ）内の歩留りの低下を
引き起こす。ダングステンは、多結晶シリコンと異な
り、比較的早い速度で酸化し、それは表面に形成された
タングステン酸化物の層がその後の酸化に対する限られ
た保護能力をもつためであり、かつタングステン（Ｗ）
はプラグ内のすべてのタングステンが完全に消費される
まで酸化し続けることになる。さらに、酸化したタング
ステンプラグの頭部上のタングステン酸化物を除去する
ために使用できＭＯＳプロセスと容易に統合できる知ら
れたエッチング化学はない。従って、このタングステン
酸化問題なしにかつスループット、コスト、およびＩＣ
の歩留りに悪影響を与えることなく同じチップ上に強誘
電体ＤＲＡＭ技術がタングステンプラグのＭＯＳ技術と
統合できるようにするプロセスの必要性が存在する。
ステン（Ｗ）プラグを使用するＭＯＳトランジスタ技術
と共にオンチップで組み込まれる強誘電体ＤＲＡＭメモ
リアレイ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＤＲＡＭ ｍ
ｅｍｏｒｙ ａｒｒａｙｓ）を形成するための方法に関
するものである。強誘電体ＤＲＡＭ容量は誘電体材料を
含み該誘電体材料は該誘電体を活性化しかつ該誘電体を
機能するものとするために酸素アニール（ｏｘｙｇｅｎ
ａｎｎｅａｌｓ）を必要とする。残念なことに、この
酸素アニールはタングステンプラグがＭＯＳトランジス
タのために好適に形成される時点の後に行われる。従っ
て、容量層にコンタクトしないタングステンプラグは大
気中に露出されかつ酸素強誘電体アニールによって直接
影響を受け、それによってタングステンは容易に酸化し
始めることになる。タングステンは、導電性プラグのた
めに使用される他の材料と異なり、非常に早い速度でか
つ低い温度で酸化する。タングステンは、他の導体と異
なり、タングステンから酸化タングステンへと変わると
きに大きな膨脹係数（３．０）を有しかつ大きなストレ
スを生じさせかつ集積回路（ＩＣ）内の歩留りの低下を
引き起こす。ダングステンは、多結晶シリコンと異な
り、比較的早い速度で酸化し、それは表面に形成された
タングステン酸化物の層がその後の酸化に対する限られ
た保護能力をもつためであり、かつタングステン（Ｗ）
はプラグ内のすべてのタングステンが完全に消費される
まで酸化し続けることになる。さらに、酸化したタング
ステンプラグの頭部上のタングステン酸化物を除去する
ために使用できＭＯＳプロセスと容易に統合できる知ら
れたエッチング化学はない。従って、このタングステン
酸化問題なしにかつスループット、コスト、およびＩＣ
の歩留りに悪影響を与えることなく同じチップ上に強誘
電体ＤＲＡＭ技術がタングステンプラグのＭＯＳ技術と
統合できるようにするプロセスの必要性が存在する。
【００１０】強誘電体ＤＲＡＭセルがタングステンプラ
グのＭＯＳ技術の集積と混合されたときに生じるタング
ステン酸化問題の解決方法は任意選択的な犠牲的障壁領
域（ｓａｃｒｉｆｉｃｉａｌ ｂａｒｒｉｅｒ ｒｅｇ
ｉｏｎ）を使用することを含む。要するに、強誘電体容
量の底部電極を形成するために使用されるのと同じ材料
がまた強誘電体容量とコンタクトされるべきでないタン
グステンプラグの上に酸素障壁領域を形成するために使
用される。典型的には、このバリア領域または障壁領域
はいくらかのイリジウム層（ｉｒｉｄｉｕｍ ｌａｙｅ
ｒ）から形成され、それはイリジウムは強誘電体容量電
極のための良好な導体層でありかつ同時に下に横たわる
タングステン領域の酸化を容易に防止する良好な酸素障
壁であるためである。従って、イリジウムその他の障壁
層を利用するここに教示されるプロセスは従来技術に対
して改善となり、それはタングステン酸化が完全にまた
は実質的に避けられるからである。さらに、ここに教示
されるプロセスはここで説明した従来技術の解決方法に
関する場合のようなスループットを低減させることがな
く、製造コストを実質的に増大することなく、余分のマ
スクまたはエッチング工程を加えることなく、あるいは
ＭＯＳエッチングプロセスを複雑にすることなく、タン
グステンプラグの保護を導入する。
グのＭＯＳ技術の集積と混合されたときに生じるタング
ステン酸化問題の解決方法は任意選択的な犠牲的障壁領
域（ｓａｃｒｉｆｉｃｉａｌ ｂａｒｒｉｅｒ ｒｅｇ
ｉｏｎ）を使用することを含む。要するに、強誘電体容
量の底部電極を形成するために使用されるのと同じ材料
がまた強誘電体容量とコンタクトされるべきでないタン
グステンプラグの上に酸素障壁領域を形成するために使
用される。典型的には、このバリア領域または障壁領域
はいくらかのイリジウム層（ｉｒｉｄｉｕｍ ｌａｙｅ
ｒ）から形成され、それはイリジウムは強誘電体容量電
極のための良好な導体層でありかつ同時に下に横たわる
タングステン領域の酸化を容易に防止する良好な酸素障
壁であるためである。従って、イリジウムその他の障壁
層を利用するここに教示されるプロセスは従来技術に対
して改善となり、それはタングステン酸化が完全にまた
は実質的に避けられるからである。さらに、ここに教示
されるプロセスはここで説明した従来技術の解決方法に
関する場合のようなスループットを低減させることがな
く、製造コストを実質的に増大することなく、余分のマ
スクまたはエッチング工程を加えることなく、あるいは
ＭＯＳエッチングプロセスを複雑にすることなく、タン
グステンプラグの保護を導入する。
【００１１】
【発明の実施の形態】本発明の特徴および利点は図面と
組み合せて以下の詳細な説明を参照することによりさら
に明瞭に理解することができる。図面においては同じ参
照数字は同様のまたは対応する部分を表している。次に
本発明の実施形態につき図２〜図８を参照して説明す
る。
組み合せて以下の詳細な説明を参照することによりさら
に明瞭に理解することができる。図面においては同じ参
照数字は同様のまたは対応する部分を表している。次に
本発明の実施形態につき図２〜図８を参照して説明す
る。
【００１２】図２は、トランジスタおよび少なくとも２
つのタングステン（Ｗ）プラグを形成するために使用さ
れる開始工程を示す。図２は基板３０を示している。基
板３０は典型的にはシリコン基板であるが、ゲルマニウ
ム、ガリウムひ素、その他を含む任意の半導体基板とす
ることができ、かつまたシリコン・オン・インシュレー
タ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯ
Ｉ）基板とすることもできる。アイソレーション領域３
２が基板３０内に形成される。図２においては、アイソ
レーション領域３２はトレンチアイソレーション領域と
して図示されている。フィールド酸化物ＬＯＣＯＳその
他のような任意の他のアイソレーション機構をこのフィ
ールドアイソレーションのために使用できることに注目
すべきである。
つのタングステン（Ｗ）プラグを形成するために使用さ
れる開始工程を示す。図２は基板３０を示している。基
板３０は典型的にはシリコン基板であるが、ゲルマニウ
ム、ガリウムひ素、その他を含む任意の半導体基板とす
ることができ、かつまたシリコン・オン・インシュレー
タ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯ
Ｉ）基板とすることもできる。アイソレーション領域３
２が基板３０内に形成される。図２においては、アイソ
レーション領域３２はトレンチアイソレーション領域と
して図示されている。フィールド酸化物ＬＯＣＯＳその
他のような任意の他のアイソレーション機構をこのフィ
ールドアイソレーションのために使用できることに注目
すべきである。
【００１３】図２は、第１の電流電極３４、第２の電流
電極３６、ゲート誘電体３８、および多結晶シリコンゲ
ート電極４０ａを有するトランジスタの形成を示してい
る。ソースおよびドレイン電極３４および３６は技術的
に知られたセルフアライン方式のイオン注入工程によっ
て形成される。図２に示されていない、他の形式では、
基板３０内に電極３４および３６として低ドープドレイ
ン（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）
領域を形成することができる。ゲート誘電体層３８は典
型的には熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏ
ｎ）によって形成されかつ典型的には厚さで４０オング
ストロームと１００オングストロームとの間にある。他
の形式では、ゲート誘電体３８は被着された（ｄｅｐｏ
ｓｉｔｅｄ）誘電体および／または熱成長された誘電体
を備えた複合ゲート誘電体とすることができる。多結晶
シリコンゲート電極４０ａは第１の層の多結晶シリコン
を被着することによって形成される。リソグラフ処理お
よびエッチング処理が使用されて多結晶シリコンの第１
の層が図２に示されるゲート電極４０ａならびにメモリ
アレイのための導電性メモリアレイ相互接続部４０ｂお
よび４０ｃへと区分される（ｓｅｇｍｅｎｔ）。ここで
示されているソースおよびドレイン電極および／または
ここで示されているゲート電極は任意選択的にサリサイ
ド化（ｓａｌｉｃｉｄｅｄ）あるいはケイ化物化または
シリサイド化（ｓｉｌｉｃｉｄｅｄ）されて高融点金属
内容を含むようにすることができることに注意を要す
る。
電極３６、ゲート誘電体３８、および多結晶シリコンゲ
ート電極４０ａを有するトランジスタの形成を示してい
る。ソースおよびドレイン電極３４および３６は技術的
に知られたセルフアライン方式のイオン注入工程によっ
て形成される。図２に示されていない、他の形式では、
基板３０内に電極３４および３６として低ドープドレイ
ン（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）
領域を形成することができる。ゲート誘電体層３８は典
型的には熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏ
ｎ）によって形成されかつ典型的には厚さで４０オング
ストロームと１００オングストロームとの間にある。他
の形式では、ゲート誘電体３８は被着された（ｄｅｐｏ
ｓｉｔｅｄ）誘電体および／または熱成長された誘電体
を備えた複合ゲート誘電体とすることができる。多結晶
シリコンゲート電極４０ａは第１の層の多結晶シリコン
を被着することによって形成される。リソグラフ処理お
よびエッチング処理が使用されて多結晶シリコンの第１
の層が図２に示されるゲート電極４０ａならびにメモリ
アレイのための導電性メモリアレイ相互接続部４０ｂお
よび４０ｃへと区分される（ｓｅｇｍｅｎｔ）。ここで
示されているソースおよびドレイン電極および／または
ここで示されているゲート電極は任意選択的にサリサイ
ド化（ｓａｌｉｃｉｄｅｄ）あるいはケイ化物化または
シリサイド化（ｓｉｌｉｃｉｄｅｄ）されて高融点金属
内容を含むようにすることができることに注意を要す
る。
【００１４】多結晶シリコンゲート電極４０ａの形成の
後に、層間またはインターレベル（ｉｎｔｅｒ−ｌｅｖ
ｅｌ）誘電体４２が被着される。好ましい形式では、層
間誘電体はテトラエチルオルソシリケート（ｔｅｔｒａ
ｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）層
またはＴＥＯＳおよびオゾン（ｏｚｏｎｅ）ＴＥＯＳの
組合せであり改善されたボイド充填能力を提供する。他
の形式では、層４２はボロフォスフォシリケートガラス
（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓ
ｓ：ＢＰＳＧ）、窒化シリコン、エッチストップ層（ｅ
ｔｃｈ ｓｔｏｐ ｌａｙｅｒｓ）、研磨停止（ｐｏｌ
ｉｓｈ ｓｔｏｐ ｌａｙｅｒｓ）、または同様の誘電
体材料を含むことができる。層間誘電体４２が始めに被
着されたとき、層間誘電体４２は通常順応的（コンフォ
ーマル：ｃｏｎｆｏｒｍａｌ）でありかつ領域４０ａ，
４０ｂおよび４０ｃのような平坦でない（ｎｏｎ−ｐｌ
ａｎａｒ）下に横たわる特徴形状部により平坦でない地
形または形態（ｔｏｐｏｇｒａｐｈｙ）を有する。層４
２の頭部面を平坦化するため、化学機械研磨（ＣＭＰ）
工程が使用されるのが好ましい。あるいは、化学機械研
磨（ＣＭＰ）はレジストエッチバック（ｒｅｓｉｓｔ
ｅｔｃｈ ｂａｃｋ：ＲＥＢ）プロセスまたはブランケ
ットエッチバック（ｂｌａｎｋｅｔ ｅｔｃｈ ｂａｃ
ｋ）プロセスと置き換えることができこれは主として機
械的に研磨する性質の代わりに主に化学的相互作用によ
り誘電体層を除去しかつ平坦化する。ＣＭＰまたはレジ
ストエッチバックプロセスからの結果が図２においてプ
レーナ層または平坦層４２として示されている。
後に、層間またはインターレベル（ｉｎｔｅｒ−ｌｅｖ
ｅｌ）誘電体４２が被着される。好ましい形式では、層
間誘電体はテトラエチルオルソシリケート（ｔｅｔｒａ
ｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）層
またはＴＥＯＳおよびオゾン（ｏｚｏｎｅ）ＴＥＯＳの
組合せであり改善されたボイド充填能力を提供する。他
の形式では、層４２はボロフォスフォシリケートガラス
（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓ
ｓ：ＢＰＳＧ）、窒化シリコン、エッチストップ層（ｅ
ｔｃｈ ｓｔｏｐ ｌａｙｅｒｓ）、研磨停止（ｐｏｌ
ｉｓｈ ｓｔｏｐ ｌａｙｅｒｓ）、または同様の誘電
体材料を含むことができる。層間誘電体４２が始めに被
着されたとき、層間誘電体４２は通常順応的（コンフォ
ーマル：ｃｏｎｆｏｒｍａｌ）でありかつ領域４０ａ，
４０ｂおよび４０ｃのような平坦でない（ｎｏｎ−ｐｌ
ａｎａｒ）下に横たわる特徴形状部により平坦でない地
形または形態（ｔｏｐｏｇｒａｐｈｙ）を有する。層４
２の頭部面を平坦化するため、化学機械研磨（ＣＭＰ）
工程が使用されるのが好ましい。あるいは、化学機械研
磨（ＣＭＰ）はレジストエッチバック（ｒｅｓｉｓｔ
ｅｔｃｈ ｂａｃｋ：ＲＥＢ）プロセスまたはブランケ
ットエッチバック（ｂｌａｎｋｅｔ ｅｔｃｈ ｂａｃ
ｋ）プロセスと置き換えることができこれは主として機
械的に研磨する性質の代わりに主に化学的相互作用によ
り誘電体層を除去しかつ平坦化する。ＣＭＰまたはレジ
ストエッチバックプロセスからの結果が図２においてプ
レーナ層または平坦層４２として示されている。
【００１５】層４２がＣＭＰまたはＲＥＢによって平坦
化された後、コンタクト開口が図２に示されるように形
成される。第１のコンタクト開口は第１の電流電極３６
を露出するよう形成されかつ第２のコンタクト開口は第
２の電流電極３４を露出するよう形成される。次にタン
グステン（Ｗ）の層が化学蒸着（ＣＶＤ）プロセスによ
って被着される。このタングステンの始めの被着は図２
のコンタクト開口を充填するのみならなず、層間誘電体
（ＩＬＤ）４２の頭部の平坦な面をも覆うことになる。
従って、ＣＭＰまたはレジストエッチバックプロセスが
タングステン層を図２に示されるようにタングステンプ
ラグ４４および４６へと低減または低下させるために必
要とされる。図２のタングステンプラグ４４および４６
はタングステン、タングステンシリサイド、または同様
のタングステン含有材料によって形成されることに注目
することが重要である。さらに、タングステンプラグ４
４および４６はタングステン（Ｗ）のバルクのＣＶＤ被
着が行われる前に窒化チタン（ｔｉｔａｎｉｕｍ ｎｉ
ｔｒｉｄｅ：ＴｉＮ）、タングステンチタン（ｔｉｔａ
ｎｉｕｍ ｔｕｎｇｓｔｅｎ：Ｔｉ／Ｗ）、または同様
のライナまたはライナ層の複合体の内の１つまたはそれ
以上によって裏打ちする（ｌｉｎｅｄ）ことができる。
化された後、コンタクト開口が図２に示されるように形
成される。第１のコンタクト開口は第１の電流電極３６
を露出するよう形成されかつ第２のコンタクト開口は第
２の電流電極３４を露出するよう形成される。次にタン
グステン（Ｗ）の層が化学蒸着（ＣＶＤ）プロセスによ
って被着される。このタングステンの始めの被着は図２
のコンタクト開口を充填するのみならなず、層間誘電体
（ＩＬＤ）４２の頭部の平坦な面をも覆うことになる。
従って、ＣＭＰまたはレジストエッチバックプロセスが
タングステン層を図２に示されるようにタングステンプ
ラグ４４および４６へと低減または低下させるために必
要とされる。図２のタングステンプラグ４４および４６
はタングステン、タングステンシリサイド、または同様
のタングステン含有材料によって形成されることに注目
することが重要である。さらに、タングステンプラグ４
４および４６はタングステン（Ｗ）のバルクのＣＶＤ被
着が行われる前に窒化チタン（ｔｉｔａｎｉｕｍ ｎｉ
ｔｒｉｄｅ：ＴｉＮ）、タングステンチタン（ｔｉｔａ
ｎｉｕｍ ｔｕｎｇｓｔｅｎ：Ｔｉ／Ｗ）、または同様
のライナまたはライナ層の複合体の内の１つまたはそれ
以上によって裏打ちする（ｌｉｎｅｄ）ことができる。
【００１６】図３は、底部電極および障壁材料領域（ｂ
ａｒｒｉｅｒ ｍａｔｅｒｉａｌｒｅｇｉｏｎ）がタン
グステンプラグ４４および４６の上に一面にまたは一様
に被着またはブランケット被着されている（ｂｌａｎｋ
ｅｔｌｙ ｄｅｐｏｓｉｔｅｄ）ことを示す。好ましい
形態では、前記底部電極および障壁層は少なくともイリ
ジウム層を含むことになる。他の形態では、前記底部電
極および障壁またはバリア層は第１の層のイリジウムお
よび第２の層のプラチナ（ｐｌａｔｉｎｕｍ）を含む。
さらに別の形態では、イリジウムはプラチナに置き換え
ることができる。さらに別の形態では、前記底部電極お
よび障壁層は複合層としてイリジウムおよびイリジウム
酸化物を含むことができる。さらに、底部電極および障
壁層の双方は単一層のイリジウムまたはイリジウムから
なる導体の被着によって形成できる。いったんこのブラ
ンケット底部電極層および障壁層が被着されると、フォ
トレジスト・リソグラフ処理およびエッチング技術が使
用されてこの底部電極および障壁層を底部容量電極４８
ｂおよび障壁領域４８ａへと区切りまたはセグメント化
する。イリジウムまたはイリジウム・プラチナ複合体の
除去はアルゴンイオンのミリング（ａｒｇｏｎ ｉｏｎ
ｍｉｌｌｉｎｇ）（または同様のイオンミリングプロ
セス）および／または塩素（ｃｈｌｏｒｉｎｅ）エッチ
ング化学を使用したプラズマエッチング処理によって行
われる。さらに、イリジウムは典型的にはスパッタ被着
によって形成されかつ任意選択的なプラチナもまたスパ
ッタリングプロセスによって被着される。
ａｒｒｉｅｒ ｍａｔｅｒｉａｌｒｅｇｉｏｎ）がタン
グステンプラグ４４および４６の上に一面にまたは一様
に被着またはブランケット被着されている（ｂｌａｎｋ
ｅｔｌｙ ｄｅｐｏｓｉｔｅｄ）ことを示す。好ましい
形態では、前記底部電極および障壁層は少なくともイリ
ジウム層を含むことになる。他の形態では、前記底部電
極および障壁またはバリア層は第１の層のイリジウムお
よび第２の層のプラチナ（ｐｌａｔｉｎｕｍ）を含む。
さらに別の形態では、イリジウムはプラチナに置き換え
ることができる。さらに別の形態では、前記底部電極お
よび障壁層は複合層としてイリジウムおよびイリジウム
酸化物を含むことができる。さらに、底部電極および障
壁層の双方は単一層のイリジウムまたはイリジウムから
なる導体の被着によって形成できる。いったんこのブラ
ンケット底部電極層および障壁層が被着されると、フォ
トレジスト・リソグラフ処理およびエッチング技術が使
用されてこの底部電極および障壁層を底部容量電極４８
ｂおよび障壁領域４８ａへと区切りまたはセグメント化
する。イリジウムまたはイリジウム・プラチナ複合体の
除去はアルゴンイオンのミリング（ａｒｇｏｎ ｉｏｎ
ｍｉｌｌｉｎｇ）（または同様のイオンミリングプロ
セス）および／または塩素（ｃｈｌｏｒｉｎｅ）エッチ
ング化学を使用したプラズマエッチング処理によって行
われる。さらに、イリジウムは典型的にはスパッタ被着
によって形成されかつ任意選択的なプラチナもまたスパ
ッタリングプロセスによって被着される。
【００１７】図３は、領域４８ａの厚さはＸで示されて
いることを図示している。この寸法Ｘは、大部分のプロ
セスに対し、前記障壁層またはバリア層は下に横たわる
タングステンプラグ４４および４６を完全に保護するた
め最小厚さＸに等しいかあるいはそれより厚いことが要
求されることを示している。もし層４８の厚さが前記厚
さＸであるかあるいはそれより大きければ、タングステ
ンプラグ４４および４６はその後の強誘電体ＤＲＡＭ容
量誘電体の酸素（Ｏ２）アニーリングの悪い結果から完
全に保護されることになる。典型的には、前記厚さＸは
層４８ａおよび４８ｂを形成するために使用される複合
層の種別に依存してかつ図６においてその後使用される
酸素アニールプロセスの形式に依存して数１００オング
ストロームから２，５００オングストロームまでのいず
れかにおよぶことになる。図３はまた領域４８ａのリソ
グラフ・パターニングは領域４８ａのリソグラフ寸法／
幅が図３に示されるようにＸに等しいかあるいはそれよ
り大きな寸法だけタングステンプラグ４４のエッジ／側
壁から離されるようにしなければならないことを示して
いる。もし領域４８ａがタングステンプラグ４４の側壁
にあまりにも近くリソグラフによってパターニングされ
れば、酸素は障壁４８ａを通ってしみ出しあるいは漏れ
ることができかつタングステンプラグ４４のコーナ部分
を酸化し始めこれは低下した歩留りを生じる結果となる
過度のストレスおよび大きなタングステン酸化を生じさ
せることになる。従って、領域４８ａの適切な厚さおよ
び適切なリソグラフ間隔が図６によって教示される酸素
アニールプロセスからコンタクトプラグ４４の完全な保
護を保証するために必要とされる。
いることを図示している。この寸法Ｘは、大部分のプロ
セスに対し、前記障壁層またはバリア層は下に横たわる
タングステンプラグ４４および４６を完全に保護するた
め最小厚さＸに等しいかあるいはそれより厚いことが要
求されることを示している。もし層４８の厚さが前記厚
さＸであるかあるいはそれより大きければ、タングステ
ンプラグ４４および４６はその後の強誘電体ＤＲＡＭ容
量誘電体の酸素（Ｏ２）アニーリングの悪い結果から完
全に保護されることになる。典型的には、前記厚さＸは
層４８ａおよび４８ｂを形成するために使用される複合
層の種別に依存してかつ図６においてその後使用される
酸素アニールプロセスの形式に依存して数１００オング
ストロームから２，５００オングストロームまでのいず
れかにおよぶことになる。図３はまた領域４８ａのリソ
グラフ・パターニングは領域４８ａのリソグラフ寸法／
幅が図３に示されるようにＸに等しいかあるいはそれよ
り大きな寸法だけタングステンプラグ４４のエッジ／側
壁から離されるようにしなければならないことを示して
いる。もし領域４８ａがタングステンプラグ４４の側壁
にあまりにも近くリソグラフによってパターニングされ
れば、酸素は障壁４８ａを通ってしみ出しあるいは漏れ
ることができかつタングステンプラグ４４のコーナ部分
を酸化し始めこれは低下した歩留りを生じる結果となる
過度のストレスおよび大きなタングステン酸化を生じさ
せることになる。従って、領域４８ａの適切な厚さおよ
び適切なリソグラフ間隔が図６によって教示される酸素
アニールプロセスからコンタクトプラグ４４の完全な保
護を保証するために必要とされる。
【００１８】図４〜図５は、図３の領域４８ａおよび４
８ｂのために使用できる２つの異なる形状レイアウトの
実施形態の２つの異なる頭部透視図を示す。図４は２つ
のタングステンプラグが設けられた容量コンタクトホー
ル４６を示す。各々のタングステンプラグが設けられた
容量コンタクト４６はイリジウムまたはパラジウム（ｐ
ａｌｌａｄｉｕｍ）を含みかつ任意選択的にプラチナ、
イリジウム酸化物またはＴｉＮの内の１つまたはそれ以
上を含む、リソグラフパターニングされかつエッチング
された底部容量電極４８ｂの下に横たわっている。底部
電極４８ｂの回りの領域はフォトレジスト・マスキング
およびイオンミリングおよび／または塩素エッチング処
理によって除去されて図４に示されるように下に横たわ
るＩＬＤ４２を露出している。図４においては、集積回
路（ＩＣ）のすべての他の領域は個々のコンタクト４４
のリソグラフ寸法にかかわりなく障壁層４８ａによって
ブランケット保護されかつ封入されて（ｅｎｃａｐｓｕ
ｌａｔｅｄ）いる。領域４８ａをパターニングするため
にこのプロセスを使用することは図３によって説明した
厚さＸおよびリソグラフ距離Ｘが常に適切であることを
保証する。しかしながら、露出した酸化物４２の欠如は
結果としてその後のエッチング処理の終了点または終点
の指示（ｅｎｄｐｏｉｎｔｉｎｇ）がそうでなければ可
能であったよりも困難になる。
８ｂのために使用できる２つの異なる形状レイアウトの
実施形態の２つの異なる頭部透視図を示す。図４は２つ
のタングステンプラグが設けられた容量コンタクトホー
ル４６を示す。各々のタングステンプラグが設けられた
容量コンタクト４６はイリジウムまたはパラジウム（ｐ
ａｌｌａｄｉｕｍ）を含みかつ任意選択的にプラチナ、
イリジウム酸化物またはＴｉＮの内の１つまたはそれ以
上を含む、リソグラフパターニングされかつエッチング
された底部容量電極４８ｂの下に横たわっている。底部
電極４８ｂの回りの領域はフォトレジスト・マスキング
およびイオンミリングおよび／または塩素エッチング処
理によって除去されて図４に示されるように下に横たわ
るＩＬＤ４２を露出している。図４においては、集積回
路（ＩＣ）のすべての他の領域は個々のコンタクト４４
のリソグラフ寸法にかかわりなく障壁層４８ａによって
ブランケット保護されかつ封入されて（ｅｎｃａｐｓｕ
ｌａｔｅｄ）いる。領域４８ａをパターニングするため
にこのプロセスを使用することは図３によって説明した
厚さＸおよびリソグラフ距離Ｘが常に適切であることを
保証する。しかしながら、露出した酸化物４２の欠如は
結果としてその後のエッチング処理の終了点または終点
の指示（ｅｎｄｐｏｉｎｔｉｎｇ）がそうでなければ可
能であったよりも困難になる。
【００１９】図５は、改善されたエンドポイント検出能
力を生じることになる図３の領域４８ａおよび４８ｂの
別の構成の頭部透視図を示す。図５においては、ＤＲＡ
Ｍタングステンプラグ接続４６はリソグラフパターニン
グされかつエッチングされた底部容量電極４８ｂの下に
横たわり、従って電極４８ｂが適切な酸素障壁保護を提
供できるようにする。さらに、タングステンプラグ４４
を囲みかつ強誘電体ＤＲＡＭ酸化アニール処理から保護
する、領域４８ａは表面領域全体から低減されてエンド
ポイントの目的のため下に横たわる酸化物４２のより多
くを露出している。接近した（ｃｌｏｓｅ）設計ルール
の制約内に置かれた非ＤＲＡＭ結合コンタクト（ｎｏｎ
−ＤＲＡＭ−ｃｏｕｐｌｅｄ ｃｏｎｔａｃｔｓ）４４
は図５の頭部に示されるように単一バリア領域４８ａ内
にグループ化される必要があるかもしれないことに注目
することが重要である。もしこれが当てはまらなければ
かつ各々の接近して分離されたコンタクト４４がリソグ
ラフ的に分離されたバリア領域４８ａを必要とすれば、
ＭＯＳ論理の表面領域はいくらかのまたはすべてのデバ
イスにおいて悪影響を受けることになる（すなわち、設
計ルールの寸法が拡大される必要があるかもしれな
い）。他のコンタクト４４からより大きな距離で物理的
に分離されている分離されたコンタクト（ｉｓｏｌａｔ
ｅｄ ｃｏｎｔａｃｔｓ）４４は表面積または最小設計
ルールの制約に悪影響を与えることなくそれら自身の排
他的な領域４８ａによって封入されかつバリア保護され
ることができる。
力を生じることになる図３の領域４８ａおよび４８ｂの
別の構成の頭部透視図を示す。図５においては、ＤＲＡ
Ｍタングステンプラグ接続４６はリソグラフパターニン
グされかつエッチングされた底部容量電極４８ｂの下に
横たわり、従って電極４８ｂが適切な酸素障壁保護を提
供できるようにする。さらに、タングステンプラグ４４
を囲みかつ強誘電体ＤＲＡＭ酸化アニール処理から保護
する、領域４８ａは表面領域全体から低減されてエンド
ポイントの目的のため下に横たわる酸化物４２のより多
くを露出している。接近した（ｃｌｏｓｅ）設計ルール
の制約内に置かれた非ＤＲＡＭ結合コンタクト（ｎｏｎ
−ＤＲＡＭ−ｃｏｕｐｌｅｄ ｃｏｎｔａｃｔｓ）４４
は図５の頭部に示されるように単一バリア領域４８ａ内
にグループ化される必要があるかもしれないことに注目
することが重要である。もしこれが当てはまらなければ
かつ各々の接近して分離されたコンタクト４４がリソグ
ラフ的に分離されたバリア領域４８ａを必要とすれば、
ＭＯＳ論理の表面領域はいくらかのまたはすべてのデバ
イスにおいて悪影響を受けることになる（すなわち、設
計ルールの寸法が拡大される必要があるかもしれな
い）。他のコンタクト４４からより大きな距離で物理的
に分離されている分離されたコンタクト（ｉｓｏｌａｔ
ｅｄ ｃｏｎｔａｃｔｓ）４４は表面積または最小設計
ルールの制約に悪影響を与えることなくそれら自身の排
他的な領域４８ａによって封入されかつバリア保護され
ることができる。
【００２０】図６は、容量の誘電体層５２が前記底部電
極４８ｂの上に横たわって被着されていることを示して
いる。一般に、誘電体５２は任意の強誘電体材料または
高い誘電率（高Ｋ）材料とすることができる。好ましい
形態では、層５２はＢＳＴ（ＢａｘＳｒ１−ｘＴｉ
Ｏ３）の層として形成される。他の実施形態では、層５
２はＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ
（ＬａをドープしたＰＺＴ）、あるいは鉛（Ｐｂ）を基
礎とした強誘電体または高誘電率の誘電体として形成さ
れる。さらに他の実施形態では、層５２はＳＢＴ（Ｓｒ
Ｂｉ２Ｔａ２Ｏ９）、ＳＢＮ（ＳｒＢｉ２Ｎｂ
２Ｏ９）、またはＳＢＮＴ（ＳｒＢｉ２ＮｂｘＴａ
１−ｘＯ９）のような、ビスマス（Ｂｉ）の層のあるペ
ロブスカイト（ｂｉｓｍｕｔｈ（Ｂｉ）ｌａｙｅｒｅｄ
ｐｅｒｏｖｓｋｉｔｅ）から構成することができる。
上に述べたように、前記メモリ回路はＤＲＡＭとするこ
とができかつ前記誘電体層５２は好ましくは高誘電率ま
たはパラエレクトリック（ｐａｒａｅｌｅｃｔｒｉｃ）
材料とされる。あるいは、前記メモリ回路は強誘電体不
揮発性メモリとすることができかつ前記誘電体層５２は
強誘電体フェーズの材料とされる。
極４８ｂの上に横たわって被着されていることを示して
いる。一般に、誘電体５２は任意の強誘電体材料または
高い誘電率（高Ｋ）材料とすることができる。好ましい
形態では、層５２はＢＳＴ（ＢａｘＳｒ１−ｘＴｉ
Ｏ３）の層として形成される。他の実施形態では、層５
２はＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ
（ＬａをドープしたＰＺＴ）、あるいは鉛（Ｐｂ）を基
礎とした強誘電体または高誘電率の誘電体として形成さ
れる。さらに他の実施形態では、層５２はＳＢＴ（Ｓｒ
Ｂｉ２Ｔａ２Ｏ９）、ＳＢＮ（ＳｒＢｉ２Ｎｂ
２Ｏ９）、またはＳＢＮＴ（ＳｒＢｉ２ＮｂｘＴａ
１−ｘＯ９）のような、ビスマス（Ｂｉ）の層のあるペ
ロブスカイト（ｂｉｓｍｕｔｈ（Ｂｉ）ｌａｙｅｒｅｄ
ｐｅｒｏｖｓｋｉｔｅ）から構成することができる。
上に述べたように、前記メモリ回路はＤＲＡＭとするこ
とができかつ前記誘電体層５２は好ましくは高誘電率ま
たはパラエレクトリック（ｐａｒａｅｌｅｃｔｒｉｃ）
材料とされる。あるいは、前記メモリ回路は強誘電体不
揮発性メモリとすることができかつ前記誘電体層５２は
強誘電体フェーズの材料とされる。
【００２１】１つの形態では、前記誘電体５２は被着ま
たはデポジションの間に該被着環境に酸素を入れること
により酸素（Ｏ２）環境にインシトゥ露出することがで
きる（ｉｎ−ｓｉｔｕ ｅｘｐｏｓｅｄ）。さらに別の
形態では、層５２は酸化された強誘電体ターゲットから
スパッタリングすることができ、この場合該ターゲット
における酸化物は雰囲気中にいくらかの酸素を提供す
る。さらに別の形態では、層５２は始めにスパッタリン
グまたは被着され、かつ次にエクスシトゥ様式で（ｉｎ
ａｎ ｅｘ−ｓｉｔｕ ｍａｎｎｅｒ）の被着または
デポジションの後に酸素アニール環境に露出される。こ
の場合、酸素アニールは典型的にはセ氏５００度および
セ氏６５０度の間で行なわれる。酸素アニール環境は完
全に酸素である必要がなく、不活性キャリアのような、
他の気体を含んでいてもよいことに注意を要する。さら
に別の形態では、層５２は酸化されたスパッタターゲッ
ト、インシトゥ酸素露出、および／またはポスト被着エ
クスシトゥ酸素アニールのいずれかの組合せによって酸
素に露出してもよい。いずれにしても、層５２はプラグ
４４を雰囲気中における酸素原子から保護するために図
３〜図５の領域４８ａが依然として半導体装置の上に存
在する間に酸素アニールプロセスにさらされる。
たはデポジションの間に該被着環境に酸素を入れること
により酸素（Ｏ２）環境にインシトゥ露出することがで
きる（ｉｎ−ｓｉｔｕ ｅｘｐｏｓｅｄ）。さらに別の
形態では、層５２は酸化された強誘電体ターゲットから
スパッタリングすることができ、この場合該ターゲット
における酸化物は雰囲気中にいくらかの酸素を提供す
る。さらに別の形態では、層５２は始めにスパッタリン
グまたは被着され、かつ次にエクスシトゥ様式で（ｉｎ
ａｎ ｅｘ−ｓｉｔｕ ｍａｎｎｅｒ）の被着または
デポジションの後に酸素アニール環境に露出される。こ
の場合、酸素アニールは典型的にはセ氏５００度および
セ氏６５０度の間で行なわれる。酸素アニール環境は完
全に酸素である必要がなく、不活性キャリアのような、
他の気体を含んでいてもよいことに注意を要する。さら
に別の形態では、層５２は酸化されたスパッタターゲッ
ト、インシトゥ酸素露出、および／またはポスト被着エ
クスシトゥ酸素アニールのいずれかの組合せによって酸
素に露出してもよい。いずれにしても、層５２はプラグ
４４を雰囲気中における酸素原子から保護するために図
３〜図５の領域４８ａが依然として半導体装置の上に存
在する間に酸素アニールプロセスにさらされる。
【００２２】容量誘電体５２の形成の後に、該容量の導
電性頭部電極が形成される。この電極の第１の部分は図
６において層５４として図示されている。層５４は図３
の底部電極４８ｂと非常に類似している。言い換えれ
ば、層５４はイリジウムまたはパラジウムを含みかつ任
意選択的にプラチナ、他の高融点金属、および／または
イリジウム酸化物の内の１つまたはそれ以上を含んでい
る。窒化チタン（ＴｉＮ）バリアまたは障壁層５６が層
５４の上に横たわって形成される。層５６は反射防止コ
ーティング（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａ
ｔｉｎｇ：ＡＲＣ）およびその後のＤＲＡＭ容量コンタ
クトのためのエッチストップ層として使用される（図８
を参照）。
電性頭部電極が形成される。この電極の第１の部分は図
６において層５４として図示されている。層５４は図３
の底部電極４８ｂと非常に類似している。言い換えれ
ば、層５４はイリジウムまたはパラジウムを含みかつ任
意選択的にプラチナ、他の高融点金属、および／または
イリジウム酸化物の内の１つまたはそれ以上を含んでい
る。窒化チタン（ＴｉＮ）バリアまたは障壁層５６が層
５４の上に横たわって形成される。層５６は反射防止コ
ーティング（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａ
ｔｉｎｇ：ＡＲＣ）およびその後のＤＲＡＭ容量コンタ
クトのためのエッチストップ層として使用される（図８
を参照）。
【００２３】１つの形態では、層５２は層５４および５
６と独立にアニールおよびエッチングすることができ
る。しかしながら、好ましい実施形態では、層５２，５
４および５６は全て層５４のデポジションまたは被着の
前に層５２の酸素アニールを行なった後に単一のリソグ
ラフおよびエッチング工程でリソグラフパターニングお
よびエッチングされる。図６に示されていない、１つの
形態では、層５４および５６のエッチングによって上部
電極を画定するために使用されるこのエッチングプロセ
スはバリア領域４８ａに影響を与えない（ｎｏｔ ｅｆ
ｆｅｃｔ）。言い換えれば、図３の領域４８ａは、図６
に示されたものと異なり、最終的な装置において後に残
されることができる。しかしながら、層４８ａを後に残
すことは何らかの望ましくないが耐えられる可能性ある
結果を生じる。１つの主な不都合は層４８ａは導電性で
ありかつコンタクト４４の設計ルール間隔がかなり増大
する結果となることである。したがって、設計ルールの
この増大を避けかつ再設計の必要性なしに組込まれた装
置内の前に設計された論理ゲートの全てを完全に利用す
るために、層５２，５４および５６の部分をエッチング
するために使用されるエッチング処理はまた領域４８ａ
を水面（ｗａｆｅｒ ｓｕｒｆａｃｅ）から除去するた
めに利用される。
６と独立にアニールおよびエッチングすることができ
る。しかしながら、好ましい実施形態では、層５２，５
４および５６は全て層５４のデポジションまたは被着の
前に層５２の酸素アニールを行なった後に単一のリソグ
ラフおよびエッチング工程でリソグラフパターニングお
よびエッチングされる。図６に示されていない、１つの
形態では、層５４および５６のエッチングによって上部
電極を画定するために使用されるこのエッチングプロセ
スはバリア領域４８ａに影響を与えない（ｎｏｔ ｅｆ
ｆｅｃｔ）。言い換えれば、図３の領域４８ａは、図６
に示されたものと異なり、最終的な装置において後に残
されることができる。しかしながら、層４８ａを後に残
すことは何らかの望ましくないが耐えられる可能性ある
結果を生じる。１つの主な不都合は層４８ａは導電性で
ありかつコンタクト４４の設計ルール間隔がかなり増大
する結果となることである。したがって、設計ルールの
この増大を避けかつ再設計の必要性なしに組込まれた装
置内の前に設計された論理ゲートの全てを完全に利用す
るために、層５２，５４および５６の部分をエッチング
するために使用されるエッチング処理はまた領域４８ａ
を水面（ｗａｆｅｒ ｓｕｒｆａｃｅ）から除去するた
めに利用される。
【００２４】図６の終りにおける、結果は非ＤＲＡＭ電
極相互接続の目的でその後使用される（例えば、センス
アンプ、ビットライン、ＭＯＳ論理、その他に結合され
る）完全に機能する非酸化タングステンプラグと共に強
誘電体の酸素アニールされた組込みＤＲＡＭ構造を完全
に集積したものとなる。このチップのＭＯＳ論理または
ＣＰＵ部分における全てまたは大部分のトランジスタは
除去可能な領域４８ａによって全てのノードが保護され
かつ電極４８ｂによって覆われるノードがなく、それは
ＤＲＡＭ容量が典型的にはＭＯＳ論理領域内に存在しな
いからである。したがって、図６に示されるメモリセル
はタングステン（Ｗ）プラグを備えたマイクロコントロ
ーラ、中央処理ユニット（ＣＰＵ）、任意のマイクロプ
ロセッサまたは任意の他のメモリを含む装置と共に埋込
みまたは組込み様式で容易に集積できる。
極相互接続の目的でその後使用される（例えば、センス
アンプ、ビットライン、ＭＯＳ論理、その他に結合され
る）完全に機能する非酸化タングステンプラグと共に強
誘電体の酸素アニールされた組込みＤＲＡＭ構造を完全
に集積したものとなる。このチップのＭＯＳ論理または
ＣＰＵ部分における全てまたは大部分のトランジスタは
除去可能な領域４８ａによって全てのノードが保護され
かつ電極４８ｂによって覆われるノードがなく、それは
ＤＲＡＭ容量が典型的にはＭＯＳ論理領域内に存在しな
いからである。したがって、図６に示されるメモリセル
はタングステン（Ｗ）プラグを備えたマイクロコントロ
ーラ、中央処理ユニット（ＣＰＵ）、任意のマイクロプ
ロセッサまたは任意の他のメモリを含む装置と共に埋込
みまたは組込み様式で容易に集積できる。
【００２５】図７は、容量の形成が完了した後に行なわ
れる処理を示す。図７は他の層間誘電体（ＩＬＤ）５８
が被着されかつ化学機械研摩（ＣＭＰ）またはエッチン
グされて平坦な層を形成することを示している。層５８
内に導電性プラグ６０を形成するために開口が形成され
る。
れる処理を示す。図７は他の層間誘電体（ＩＬＤ）５８
が被着されかつ化学機械研摩（ＣＭＰ）またはエッチン
グされて平坦な層を形成することを示している。層５８
内に導電性プラグ６０を形成するために開口が形成され
る。
【００２６】重要な処理の利点につき図７を参照して説
明する。図７の右側部分は深さＹまたは厚さＹを示して
いる。深さまたは厚さＹは上に横たわる金属層に対しソ
ースおよびドレイン領域３４をコンタクトするためにコ
ンタクトが形成されなければならない厚さである。図７
の左側部分は深さＺを示している。深さＺは頭部容量電
極５４および５６と接触してコンタクトプラグを形成す
るために除去されなければならない酸化物の量である。
ここで説明した従来技術においては、プラグ酸化を避け
るための１つの方法は図６において強誘電体容量が形成
を完了してから長い時間の後に図７においてプラグ６０
および４４全体を形成することであった。しかしなが
ら、もしこのプロセスが使用されれば、頭部電極５４お
よび５６を大きくオーバエッチングしまたは損傷するこ
となくソースおよびドレイン３４を深さＹへと露出する
ことができ一方また前記頭部電極を深さＺまで露出する
エッチング処理を開発しなければならない。
明する。図７の右側部分は深さＹまたは厚さＹを示して
いる。深さまたは厚さＹは上に横たわる金属層に対しソ
ースおよびドレイン領域３４をコンタクトするためにコ
ンタクトが形成されなければならない厚さである。図７
の左側部分は深さＺを示している。深さＺは頭部容量電
極５４および５６と接触してコンタクトプラグを形成す
るために除去されなければならない酸化物の量である。
ここで説明した従来技術においては、プラグ酸化を避け
るための１つの方法は図６において強誘電体容量が形成
を完了してから長い時間の後に図７においてプラグ６０
および４４全体を形成することであった。しかしなが
ら、もしこのプロセスが使用されれば、頭部電極５４お
よび５６を大きくオーバエッチングしまたは損傷するこ
となくソースおよびドレイン３４を深さＹへと露出する
ことができ一方また前記頭部電極を深さＺまで露出する
エッチング処理を開発しなければならない。
【００２７】前記酸化物層を深さＹまでエッチングする
ために、深さＺによって露出された容量電極に対するか
なりのオーバエッチングまたはエッチング化学剤の過度
の露出の結果図７における強誘電体容量の頭部電極に大
きな損傷を生じることが見出だされている。この容量電
極の損傷は歩留まりおよび製品の性能を低下させる（例
えば、コンタクトの抵抗に影響を与え得る）。したがっ
て、図２および図３において早期にタングステン（Ｗ）
プラグ４４を形成しかつ該タングステン（Ｗ）プラグ４
４を図３〜図６における領域４８ａによって保護するこ
とにより、エッチング深さＺをサポートする一方で深さ
Ｙ全体までエッチングするために必要とされる複雑なエ
ッチングはもはや必要ではなくなる。その代わりに、エ
ッチングは容量電極を受け入れ可能な状態に維持する一
方でプラグ６０を形成するためにのみ必要とされる。こ
れは深さＺおよびＹを同時にエッチングするためのエッ
チングプロセスよりも達成するのがずっと容易である。
図７においてはプラグ６０のみを形成する必要があり、
それはソース／ドレイン３４と接触している、プラグ４
４は予め形成されかつ図２〜図３において保護されるか
らである。
ために、深さＺによって露出された容量電極に対するか
なりのオーバエッチングまたはエッチング化学剤の過度
の露出の結果図７における強誘電体容量の頭部電極に大
きな損傷を生じることが見出だされている。この容量電
極の損傷は歩留まりおよび製品の性能を低下させる（例
えば、コンタクトの抵抗に影響を与え得る）。したがっ
て、図２および図３において早期にタングステン（Ｗ）
プラグ４４を形成しかつ該タングステン（Ｗ）プラグ４
４を図３〜図６における領域４８ａによって保護するこ
とにより、エッチング深さＺをサポートする一方で深さ
Ｙ全体までエッチングするために必要とされる複雑なエ
ッチングはもはや必要ではなくなる。その代わりに、エ
ッチングは容量電極を受け入れ可能な状態に維持する一
方でプラグ６０を形成するためにのみ必要とされる。こ
れは深さＺおよびＹを同時にエッチングするためのエッ
チングプロセスよりも達成するのがずっと容易である。
図７においてはプラグ６０のみを形成する必要があり、
それはソース／ドレイン３４と接触している、プラグ４
４は予め形成されかつ図２〜図３において保護されるか
らである。
【００２８】したがって、図２〜図６のプロセスは論理
プロセスの大きな崩壊または損傷なしにＭＯＳタングス
テンプラグ技術へと強誘電体ＤＲＡＭ集積を可能にする
のみならず、オーバエッチング処理の低減により改善さ
れた歩留まりを可能にする。したがって、図７の容量層
５４および５６は従来技術の容量が経験するよりもオー
バエッチングにさらされることがずっと少なくかつ損傷
がずっと少ない。この付加的な利点は、前述のように、
伝統的なＭＯＳ論理装置の処理を複雑にすることなく、
論理ゲートの再設計を必要とすることなく、かつ余分の
マスク工程を組み込まれたＤＲＡＭまたはＭＯＳ論理プ
ロセスに加えることなく得ることができる。
プロセスの大きな崩壊または損傷なしにＭＯＳタングス
テンプラグ技術へと強誘電体ＤＲＡＭ集積を可能にする
のみならず、オーバエッチング処理の低減により改善さ
れた歩留まりを可能にする。したがって、図７の容量層
５４および５６は従来技術の容量が経験するよりもオー
バエッチングにさらされることがずっと少なくかつ損傷
がずっと少ない。この付加的な利点は、前述のように、
伝統的なＭＯＳ論理装置の処理を複雑にすることなく、
論理ゲートの再設計を必要とすることなく、かつ余分の
マスク工程を組み込まれたＤＲＡＭまたはＭＯＳ論理プ
ロセスに加えることなく得ることができる。
【００２９】図８は、同じチップ上に機能するメモリア
レイおよびＣＰＵ ＭＯＳ論理構造を形成するために図
２〜図７で形成された容量、ゲート電極、およびソース
ならびにドレインを相互接続するために必要なバックエ
ンドまたは後処理の全てを示す。図８は層間誘電体（Ｉ
ＬＤ）６４を備えた第１の層またはレベルの金属６２を
示している。さらに、プラグ６６を形成するためにＣＭ
Ｐおよび導電性プラグ処理が使用されている。ここでは
デュアルインレイド処理（Ｄｕａｌ ｉｎ−ｌａｉｄ
ｐｒｏｃｅｓｓｉｎｇ）またはダマスク処理（ｄａｍａ
ｓｃｅｎｅ ｐｒｏｃｅｓｓｉｎｇ）を使用することが
できる。図８はまたは第２の層またはレベルの金属６８
およびさらに他の層間誘電体（ＩＬＤ）７０を示してい
る。これもまた集積回路（ＩＣ）接合パッド（図示せ
ず）を形成する最後のレベルまたは層の金属７２はパッ
シベイション層７４によって封入されあるいは不動態化
され、該パッシベイション層７４はプラズマ強化窒化物
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｎｉｔｒｉｄｅ：
ＰＥＮ）、フォスフォシリケートガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）、オキシナ
イトライドまたは酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）、
あるいはそれらの何らかの組合わせの１つである。
レイおよびＣＰＵ ＭＯＳ論理構造を形成するために図
２〜図７で形成された容量、ゲート電極、およびソース
ならびにドレインを相互接続するために必要なバックエ
ンドまたは後処理の全てを示す。図８は層間誘電体（Ｉ
ＬＤ）６４を備えた第１の層またはレベルの金属６２を
示している。さらに、プラグ６６を形成するためにＣＭ
Ｐおよび導電性プラグ処理が使用されている。ここでは
デュアルインレイド処理（Ｄｕａｌ ｉｎ−ｌａｉｄ
ｐｒｏｃｅｓｓｉｎｇ）またはダマスク処理（ｄａｍａ
ｓｃｅｎｅ ｐｒｏｃｅｓｓｉｎｇ）を使用することが
できる。図８はまたは第２の層またはレベルの金属６８
およびさらに他の層間誘電体（ＩＬＤ）７０を示してい
る。これもまた集積回路（ＩＣ）接合パッド（図示せ
ず）を形成する最後のレベルまたは層の金属７２はパッ
シベイション層７４によって封入されあるいは不動態化
され、該パッシベイション層７４はプラズマ強化窒化物
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｎｉｔｒｉｄｅ：
ＰＥＮ）、フォスフォシリケートガラス（ｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）、オキシナ
イトライドまたは酸窒化物（ｏｘｙｎｉｔｒｉｄｅ）、
あるいはそれらの何らかの組合わせの１つである。
【００３０】本発明が特定の実施形態に関して示されか
つ説明されたが、当業者にはさらに他の変更および改善
を成すことができるであろう。例えば、選択的成長技術
を使用して導電性プラグを形成することができる。した
がって、この発明は特定の示された実施形態に限定され
るのではなくかつ添付の特許請求の範囲によりこの発明
の精神および範囲から離れることのない全ての変更をカ
バーすることを意図していることが理解されるべきであ
る。
つ説明されたが、当業者にはさらに他の変更および改善
を成すことができるであろう。例えば、選択的成長技術
を使用して導電性プラグを形成することができる。した
がって、この発明は特定の示された実施形態に限定され
るのではなくかつ添付の特許請求の範囲によりこの発明
の精神および範囲から離れることのない全ての変更をカ
バーすることを意図していることが理解されるべきであ
る。
【００３１】
【発明の効果】以上のように、本発明によれば、従来技
術の問題を解決し、大きな論理プロセスの崩壊または損
傷なしにＭＯＳタングステンプラグ技術へと強誘電体Ｄ
ＲＡＭ集積を可能にするのみならず、オーバエッチング
の低減により改善された歩留まりを与えることができ
る。
術の問題を解決し、大きな論理プロセスの崩壊または損
傷なしにＭＯＳタングステンプラグ技術へと強誘電体Ｄ
ＲＡＭ集積を可能にするのみならず、オーバエッチング
の低減により改善された歩留まりを与えることができ
る。
【図１】酸化して歩留まりを低下させあるいは装置を機
能しないものとする従来技術の露出されたプラグの問題
を説明するための断面図である。
能しないものとする従来技術の露出されたプラグの問題
を説明するための断面図である。
【図２】本発明にしたがってタングステンプラグと共に
形成されたＭＯＳトランジスタ技術とオンチップで強誘
電体組込みＤＲＡＭを形成するための開始工程を示す断
面図である。
形成されたＭＯＳトランジスタ技術とオンチップで強誘
電体組込みＤＲＡＭを形成するための開始工程を示す断
面図である。
【図３】本発明にしたがってタングステンプラグと共に
形成されたＭＯＳトランジスタ技術とオンチップで強誘
電体組込みＤＲＡＭを形成するための開始工程を示す断
面図である。
形成されたＭＯＳトランジスタ技術とオンチップで強誘
電体組込みＤＲＡＭを形成するための開始工程を示す断
面図である。
【図４】本発明にしたがって図３に示されたタングステ
ンプラグ保護層のための構成を示す頭部斜視図である。
ンプラグ保護層のための構成を示す頭部斜視図である。
【図５】本発明にしたがって図３に示されたタングステ
ンプラグ保護層のための構成を示す頭部斜視図である。
ンプラグ保護層のための構成を示す頭部斜視図である。
【図６】本発明にしたがってＭＯＳタングステンプラグ
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
【図７】本発明にしたがってＭＯＳタングステンプラグ
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
【図８】本発明にしたがってＭＯＳタングステンプラグ
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
方式のトランジスタとオンチップで組込み強誘電体ＤＲ
ＡＭを形成するための最終工程を示す断面図である。
３０ 基板 ３２ アイソレーション領域 ３４ 第１の電流電極 ３６ 第２の電流電極 ３８ ゲート誘電体 ４０ａ 多結晶シリコンゲート電極 ４０ｂ，４０ｃ 導電性メモリアレイ相互接続 ４２ 層間誘電体 ４４，４６ タングステンプラグ ４８ａ バリア領域 ４８ｂ 底部容量電極 ５２ 容量誘電体層 ５４，５６ 頭部電極層 ５８ 層間誘電体 ６０ 導電性プラグ ６２ 第１層金属 ６４ 層間誘電体 ６６ プラグ ６８ 第２層金属 ７０ 層間誘電体 ７２ 最終層金属 ７４ パッシベイション層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４６１ (72)発明者 ピーター・ザーチャー アメリカ合衆国テキサス州78620、ドリッ ピング・スプリングス、ディアー・クリー ク・サークル 306 (72)発明者 ロバート・イー・ジョーンズ アメリカ合衆国テキサス州78750、オース チン、ブルックウッド・サークル 11909 (72)発明者 ブルース・イー・ホワイト アメリカ合衆国テキサス州78664、ラウン ド・ロック、ブルーベル・ベンド・コウブ 3204
Claims (4)
- 【請求項１】 半導体装置を形成する方法であって、 基板内にトランジスタ（４０ａ，３８，３６，３４）を
形成する段階であって、該トランジスタは第１の電流電
極（３６）および第２の電流電極（３４）を有するも
の、 前記トランジスタの第１の電流電極に第１の導電性コン
タクトプラグ（４６）を形成する段階、 前記トランジスタの第２の電流電極と接触して、前記第
１の導電性コンタクトプラグから離れて、第２の導電性
コンタクトプラグ（４４）を形成する段階、 第１のバリア領域（４８ｂ）および第２のバリア領域
（４８ａ）を形成する段階であって、前記第１のバリア
領域は前記第１の導電性コンタクトプラグの上に横たわ
りかつ前記第２のバリア領域は前記第２の導電性コンタ
クトプラグの上に横たわるもの、 前記第１のバリア領域と接触して容量誘電体（５２）を
形成する段階であって、該容量誘電体は周囲雰囲気に露
出され、前記第２のバリア領域が該周囲雰囲気が前記第
２の導電性コンタクトプラグと実質的な接触状態になる
のを防止するもの、 前記容量誘電体の上に少なくとも１つの頭部電極導電層
（５６）を形成する段階、そして前記半導体装置から前
記少なくとも１つの頭部電極導電層の部分をエッチング
することにより前記第１の導電性コンタクトプラグと電
気的に接触して容量を形成する段階、 を具備することを特徴とする半導体装置を形成する方
法。 - 【請求項２】 半導体装置を形成する方法であって、 基板（３０）内にトランジスタ（４０ａ，３８，３６，
３４）を形成する段階であって、該トランジスタは第１
の電流電極（３６）および第２の電流電極（３４）を有
するもの、 前記トランジスタの第１の電流電極に第１の導電性コン
タクトプラグ（４６）をかつ前記トランジスタの第２の
電流電極と接触して第２の導電性コンタクトプラグ（４
４）を形成する段階であって、前記第１および第２の導
電性コンタクトプラグはタングステンからなりかつタン
グステンを含む層を化学機械研摩することにより形成さ
れるもの、 第１のバリア領域（４８ｂ）および第２のバリア領域
（４８ａ）を形成する段階であって、前記第１のバリア
領域は前記第１の導電性コンタクトプラグの上に横たわ
りかつ前記第２のバリア領域は前記第２の導電性コンタ
クトプラグの上に横たわり、前記第１のバリア領域は少
なくとも部分的にイリジウムから形成されかつ底部容量
電極の少なくとも一部として機能するもの、 前記第１のバリア領域と接触して容量誘電体（５２）を
形成する段階であって、該容量誘電体は酸素雰囲気に露
出され、前記第２のバリア領域が該酸素雰囲気が前記第
２の導電性コンタクトプラグを酸化するのを防止するも
の、 前記容量誘電体の上にイリジウムを含む頭部電極導電層
（５６）を形成して頭部容量電極の少なくとも一部を形
成する段階、 前記頭部電極導電層、前記容量誘電体、および第２のバ
リア領域を前記半導体装置からエッチングすることによ
り前記第１の導電性コンタクトプラグと電気的に接触し
て容量が形成される段階、そして第３および第４の導電
性プラグ（６０）を形成する段階であって、前記第３の
導電性プラグは前記第２の導電性コンタクトプラグへの
ビットラインコンタクトを形成しかつ前記第４の導電性
コンタクトプラグは前記頭部容量電極に電気的に接触す
るもの、 を具備することを特徴とする半導体装置を形成する方
法。 - 【請求項３】 半導体装置を形成する方法であって、 トランジスタの電流電極（３６）に接続されたタングス
テンプラグ（４６）を形成する段階、 前記タングステンプラグの頭部の上に第１のイリジウム
層（４８ｂ）を形成する段階であって、該第１のイリジ
ウム層は底部容量電極の少なくとも一部として機能する
もの、 前記第１のイリジウム層の上に横たわる強誘電性誘電体
（５２）を形成する段階、 前記強誘電性誘電体を酸素アニールに露出する段階であ
って、前記タングステンプラグが前記第１のイリジウム
層により酸素アニールから保護されるもの、そして前記
強誘電性誘電体の上に導電層（５６）を形成する段階で
あって、前記導電層は頭部容量電極の少なくとも一部と
して機能するもの、 を具備することを特徴とする半導体装置を形成する方
法。 - 【請求項４】 半導体装置を形成する方法であって、タ
ングステンからなる導電性プラグ（４６）を形成する段
階、そして前記タングステンからなる導電性プラグの上
に横たわるイリジウム層（４６ｂ）を形成する段階、 を具備することを特徴とする半導体装置を形成する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/845,457 | 1997-04-25 | ||
| US08/845,457 US5773314A (en) | 1997-04-25 | 1997-04-25 | Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303398A true JPH10303398A (ja) | 1998-11-13 |
| JP3621950B2 JP3621950B2 (ja) | 2005-02-23 |
Family
ID=25295283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12523498A Expired - Lifetime JP3621950B2 (ja) | 1997-04-25 | 1998-04-20 | 半導体装置を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5773314A (ja) |
| JP (1) | JP3621950B2 (ja) |
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