KR100260487B1 - 박막 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 채널 부위의 폴리실리콘막 형성시 Vcc 라인의 저항을 줄이는 반도체 장치의 박막 전계효과 트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
채널 형성을 위한 폴리실리콘막 형성전에 Vcc 라인 형성 영역의 층간 절연막에 홈을 형성하고, 이 홈에 폴리실리콘막을 매립하여 Vcc 라인 부위의 폴리실리콘막을 두껍게 형성함.
4. 발명의 중요한 용도
박막 전계효과 트랜지스터 제조에 이용됨.
Description
본 발명은 SRAM(Static Random Access Memory) 제조 공정시 박막 전계효과 트랜지스터(Thin Film Transistor, TFT) 제조방법에 관한 것으로, 특히 낮은 Vcc에서의 특성을 개선하는 박막 전계효과 트랜지스터 제조방법에 관한 것이다.
일반적으로, 박막 전계효과 트랜지스터의 채널 형성을 위한 폴리실리콘막 자체가 Vcc 라인 역할도 동시에 수행하게 된다.
그러나, 박막 전계효과 트랜지스터의 채널 형성을 위한 폴리실리콘막은 채널 특성을 고려하여 그 두께가 수백 Å 정도로 매우 얇게 증착되기 때문에 저항이 커질 수밖에 없으며, 이러한 높은 저항을 가지는 Vcc 라인에 낮은 Vcc 전압이 인가될 경우 셀의 특성이 매우 취약해지는 문제점이 있었다.
더구나, SRAM이 점점 저전압 동작으로 발전하고 있는 경향을 감안할 때 이러한 문제점은 반도체 장치의 신뢰도를 크게 저하시키는 요인이 될 수 있다.
또한, 종래에는 Vcc 라인 전력 공급시 채널 형성을 위한 폴리실리콘막 두께가 매우 얇게 형성되기 때문에 금속 배선 직접 콘택될 수 없었다. 이러한 이유로 비교적 두께가 두꺼운 게이트 형성을 위한 폴리실리콘막에 콘택을 형성한 후, 채널 형성을 위한 폴리실리콘막에 연결시키는 방법을 사용하였다.
그러나, 이 경우 게이트 형성을 위한 폴리실리콘막은 n+로 도핑되고, 채널 형성을 위한 폴리실리콘막은 p+로 도핑되어 역방향 다이오드(reverse pn diode)가 형성되는데, 이를 개선하기 위하여 폴리실리콘막에의 카운터 이온주입을 실시해야 하는 공정 상의 여려움이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 채널 부위의 폴리실리콘막 형성시 Vcc 라인 부위의 폴리실리콘막을 두껍게 형성함으로써 Vcc 라인의 저항을 줄이는 반도체 장치의 박막 전계효과 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 박막 전계효과 트랜지스터 제조 공정도.
도 2는 본 발명의 다른 실싱예에 따라 형성된 박막 전계효과 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 실리콘 기판 11,21 : 하부층
12,22 : 층간 절연막 13,26 : 게이트 전극
14,25 : 게이트 절연막 15 : 홈
16,23 : 폴리실리콘막 17,24 : 채널
17a,24a : 소오스 17b,24b : 드레인
상기한 목적을 달성하기 위하여 본 발명의 박막 전계효과 트랜지스터 제조방법은 반도체 기판상에 소정의 하부층 및 층간절연막을 형성하는 단계; 상기 층간절연막 상부에 게이트 전극 및 게이트 절연막을 형성하는 단계; 공급전원(Vcc) 라인 형성 부위의 상기 게이트 절연막 및 상기 층간 절연막의 일부를 선택적 식각하여 홈을 형성하는 단계; 제1 폴리실리콘막을 사용하여 상기 홈을 매립하는 단계; 및 전체구조 상부에 제2 폴리실리콘막을 형성하고, 소오스/드레인 및 채널을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명의 박막 전계효과 트랜지스터 제조방법은 반도체 기판상에 소정의 하부층 및 층간절연막을 형성하는 단계; 공급전원(Vcc) 라인 형성 부위의 상기 층간 절연막의 일부를 선택적 식각하여 홈을 형성하는 단계; 제1 폴리실리콘막을 사용하여 상기 홈을 매립하는 단계; 전체구조 상부에 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘막 상부에 게이트 전극 및 게이트 절연막을 형성하는 단계; 및 상기 제2 폴리실리콘막상에 소오스/드레인 및 채널을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 1a 내지 도 1d를 참조하여 본 발명의 일실시예를 상술한다. 도면에 도시된 바와 같이 본 발명의 일실시예는 바텀(bottom) 게이트형 박막 전계효과 트랜지스터 제조방법에 관한 것이다.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 벌크(bulk) 트랜지스터, Vss 라인, 비트 라인 콘택 패드(bit line contact pad) 등을 포함한 소정의 하부층(11)을 형성하고, 전체구조 상부에 층간 절연막(12)을 형성한다. 이때, 층간 절연막(12)은 이후의 홈 식각 공정을 고려하여 종래 보다 더 두껍게 형성한다. 계속하여, 층간 절연막(12) 상부에 폴리실리콘막을 증착하고, 이를 패터닝하여 게이트 전극(13)을 형성한 다음, 전체구조 상부에 게이트 절연막(14)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, Vcc 라인 형성 부위가 노출되도록하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이를 식각 장벽으로하여 층간 절연막(12)의 일부를 선택적 식각하여 홈(15)을 형성하고, 포토레지스트 패턴을 제거한다.
이어서, 도 1c에 도시된 바와 같이 전체구조 상부에 폴리실리콘막(16)을 증착하고, 이를 전면성 식각하여 홈(15) 내에만 폴리실리콘막(16)이 잔류하도록 한다.
다음으로, 도 1d에 도시된 바와 같이 전체구조 상부에 채널 형성을 위한 폴리실리콘막을 증착하고, 소오스/드레인 형성을 위한 이온주입 마스크(도시되지 않음)를 사용하여 불순물을 이온주입하여 소오스/드레인(17a,17b) 및 채널(17)을 형성한 다음, 소오스/드레인(17a,17b) 영역 및 Vcc 라인을 디파인(define) 한다.
도면 부호 t는 채널 영역의 폴리실리콘막 두께를, T는 Vcc 라인 부위의 폴리실리콘막 두께를 각각 나타낸 것으로, 종래에는 Vcc 라인 부위의 폴리실리콘막 두께가 t 였는데 본 발명의 일실시예에서는 T-t 만큼의 두께가 늘어나게 되어 Vcc 라인 부위의 저항 특성이 개선된다.
이후, 평탄화 공정 및 금속 배선 공정 등의 후속 공정을 진행한다.
첨부된 도면 도 2는 본 발명의 다른 실시예에 따라 제조된 박막 전계효과 트랜지스터를 도시한 것으로써, 이하 이를 참조하여 본 발명의 다른 실시예를 설명한다.
우선, 도면 부호 20은 실리콘 기판, 21은 하부층, 22는 층간 절연막, 23은 폴리실리콘막, 24는 채널, 24a,24b는 소오스/드레인, 25는 게이트 절연막, 26은 게이트 전극을 각각 나타낸 것이다.
도 2에 도시된 바와 같이 본 발명의 다른 실시예는 탑(top) 게이트형 박막 전계효과 트랜지스터 제조방법에 관한 것으로, 상술한 바텀 게이트형 박막 전계효과 트랜지스터 제조방법과 공정 단계의 순서가 조금 바뀔 뿐이다.
즉, 실리콘 기판(20) 상에 소정의 하부층(21) 및 층간 절연막(22)을 형성하고, Vcc 라인 형성 부위의 층간 절연막(22)의 일부를 선택적으로 식각하여 홈을 형성한 다음, 폴리실리콘막(23)을 사용하여 홈을 매립한다. 계속하여, 전체구조 상부에 채널 형성을 위한 폴리실리콘막을 증착하고, 그 상부에 게이트 절연막(25) 및 게이트 전극(26)을 형성한 다음, 이온주입을 실시하여 소오스/드레인(24a,24b) 및 채널(24)을 형성한다.
상기와 같은 본 발명의 실시예에 나타난 바와 같이 본 발명을 실시하면 채널 형성을 위한 폴리실리콘막의 두께가 Vcc 라인 부위에서만 두껍게 형성되어 저항이 감소되므로 낮은 Vcc 인가시에도 셀의 특성이 악화되는 것을 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 박막 전계효과 트랜지스터의 채널 형성을 위한 폴리실리콘막 형성시 Vcc 라인 형성 부위를 두껍게 형성하여 저항을 감소시킴으로써 안정된 셀 동작 및 낮은 인가 전압 특성 마진을 확보하는 효과가 있다. 또한, 본 발명을 실시하면 금속 배선의 Vcc 라인에의 직접 콘택이 가능해져 종래의 폴리실리콘막 카운터 이온주입 공정을 생략하여 공정 단순화를 기대할 수 있다.
Claims (4)
- 반도체 기판상에 소정의 하부층 및 층간절연막을 형성하는 단계;상기 층간절연막 상부에 게이트 전극 및 게이트 절연막을 형성하는 단계;공급전원(Vcc) 라인 형성 부위의 상기 게이트 절연막 및 상기 층간 절연막의 일부를 선택적 식각하여 홈을 형성하는 단계;제1 폴리실리콘막을 사용하여 상기 홈을 매립하는 단계; 및전체구조 상부에 제2 폴리실리콘막을 형성하고, 소오스/드레인 및 채널을 형성하는 단계를 포함하여 이루어진 박막 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 홈을 매립하는 단계는전체구조 상부에 상기 제1 폴리실리콘막을 형성하는 단계와,상기 홈 내에만 상기 제1 폴리실리콘막이 잔류하도록 상기 제1 폴리실리콘막을 전면성 식각하는 단계를 포함하여 이루어진 박막 전계효과 트랜지스터 제조방법.
- 반도체 기판상에 소정의 하부층 및 층간절연막을 형성하는 단계;공급전원(Vcc) 라인 형성 부위의 상기 층간 절연막의 일부를 선택적 식각하여 홈을 형성하는 단계;제1 폴리실리콘막을 사용하여 상기 홈을 매립하는 단계;전체구조 상부에 제2 폴리실리콘막을 형성하는 단계;상기 제2 폴리실리콘막 상부에 게이트 전극 및 게이트 절연막을 형성하는 단계; 및상기 제2 폴리실리콘막상에 소오스/드레인 및 채널을 형성하는 단계를 포함하여 이루어진 박막 전계효과 트랜지스터 제조방법.
- 제 3 항에 있어서,상기 홈을 매립하는 단계는전체구조 상부에 상기 제1 폴리실리콘막을 형성하는 단계와,상기 홈 내에만 상기 제1 폴리실리콘막이 잔류하도록 상기 제1 폴리실리콘막을 전면성 식각하는 단계를 포함하여 이루어진 박막 전계효과 트랜지스터 제조방법.
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