KR0167885B1 - 평탄화된 박막 트랜지스터 제조 방법 - Google Patents

평탄화된 박막 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 스태틱 램(SRAM)에서 높은 부하 저항기로 이용되는 박막 트랜지스터의 평탄화 방법 및 그 평탄화된 구조를 갖는 박막 트랜지스터에 관한 것이다.
이와 같은 본 발명의 평탄화된 박막 트랜지스터의 제조방법은 반도체 기판위에 게이트 산화막을 소정 두께로 형성한 다음, 폴리 실리콘을 증착하여 게이트 패턴을 형성하는 공정과, 형성된 게이트 패턴을 포함한 기판 상부 전면에 SOG막을 소정 두께로 형성하는 공정과, 형성된 SOG막을 게인트 패턴이 드러나는 엔드 포인트(End Point)까지 식각하는 공정과, 식각된 SOG 막과 게이트 폴리 실리콘 패턴 위에 질화막을 소정 두께로 형성하는 공정과, 상기 질화막위에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

평탄화된 박막 트랜지스터의 제조 방법
첨부한 도면은 본 발명의 기술에 따른 평탄화된 박막 트랜지스터의 제조방법을 설명하기 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 산화막
3 : 게이트 전극 4 : SOG막
5 : 질화막 6 : 폴리 실리콘층
7 : 소오스 8 : 드레인
9 : 감광막
본 발명은 박막 트랜지스터에 관한 것으로서, 특히 스태틱 램(SRAM)에서 높은 부하 저항기로 이용되는 박막 트랜지스터 형성에 있어서, 에스오쥐를 이용하여 게이트 폴리에 의한 단차를 없앤 평탄화된 박막 트랜지스터의 제조방법에 관한 것이다.
최근 반도체 소자 제조 공정이 고집적화, 다층 적층회되면서 웨이퍼 표면의 평탄화 문제는 매우 심도 있게 거론되고 있다.
다이내믹 램(Dynamic Random Access Memory : 이하 DRAM 으로 표기)에 비해 상대적으로 낮은 토폴로지를 형성하는 스태틱 램(Static Random Access Memory : 이하 SRAM으로 표기)에서 박막 트랜지스터(Thin Film Transister :이하 TFT로 표기)자체도 큰 토폴로지를 형성한다는 의미에서 평탄화된 TFT형성 방법이 강구되고 있다.
소자의 제조에 있어서 , 이러한 평탄화가 요구되는 이유는 하층에 형성된 단차로 인하여 상부에 형성되는 금속배선의 단선과 같은 문제점이 발생하기 때문이다.
따라서, 본 발명의 목적은 평탄화된 구조를 가지므로써 공정의 단순화 및 제조수율을 향상시킬 수 있는 박막 트랜지스터의 제조방법을 제공하기 위한 것이다.
이와 같은 본 발명의 평탄화된 박막 트랜지스터의 제조방법은 반도체 기판위에 게이트 산화막을 소정 두께로 형성한 다음, 폴리 실리콘을 증착하여 게이트 패턴을 형성하는 공정과 , 형성된 게이트 패턴을 포함한 기판 상부 전면에 SOG막을 소정 두께로 형성하는 공정과, 형성된 SOG막을 게이트 패턴이 드러나는 엔드 포인터(End Point)까지 식각하는 공정과, 식각된 SOG막과 게이트 폴리 실리콘 패턴위에 질화막을 소정 두께로 형성하는 공정과, 상기 질화막위에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 참고하여 설명한다.
본 발명의 박막 트랜지스터의 구조는 첨부한 도면의 (라)도와 같이 게이트 전극이 소오스/드레인의 하부에 위치하는 언드 게이트형(Under Gate Type) 게이트 전극(3)을 반도체 기판(1)위의 산화물층(2) 위에 구비하고, 상기 게이트 전극(3) 좌, 우에는 상기 게이트 전극(3)과 동일한 높이로 SOG막(4)이 존재하며, 상기 SOG막(4)과 게이트 전극(3) 위에는 질화막(5), 질화막 위에는 폴리 실리콘층(6)이 위치하며, 상기 폴리 실리콘층은 P형의 불순물 이온이 주입된 소오스/드레인 영역(7/8)을 구비한다.
이러한 구조의 언드 게이트형 박막 트랜지스터의 제조공정을 첨부한 도면을 참조하여 설명한다.
먼저, (가) 도면에 도시한 것처럼, 반도체 기판(1)위에 게이트 산화막(2)을 소정 두께로 형성한 다음, 폴리 실리콘을 증착하여 게이트 패턴(3)을 형성한다.
형성된 게이트 패턴(3)을 포함한 기판 상부 전면에 에스오쥐(SOG : Spin On Glass, 이하 SOG로 표기) 막(4)을 (나)도면과 같이 소정 두께로 형성한다.
상기 공정후, 게이트 패턴(3)이 드러나는 엔드 포인트(End Point)까지 상기 SOG막을 블랑킷(Blanket) 식각한 다음, 그 위에 게이트 질화막(5)을 100 ~ 300 Å의 두께로 증착한다. 상기 질화막(5)위에 소오스/드레인 영역을 형성하기 위하여 폴리 실리콘(6)을 소정두께 증착한 다음, 게이트 영역이 될 부문에 감광막(9) 마스크 패턴을 형성하여 (다) 도면과 같이 , P형의 불순물 이온을 과량 주입한다.
상기 이온 주입 공정후, 감광막(9)을 스트립(STRIP)한 다음, 열처리하므로서 (라)도면과 같은, P+의 소오스/드레인 영역(7/8)을 형성한다.
이상에서 설명한 바와같이 본 발명은 평탄화된 박막 트랜지스터는 게이트 폴리에 의한 단차를 없애므로서 평탄화를 이룰 수 있었고, 이에 따라 트랜지스터 소자의 금속배선에서 발생하는 단선불량을 방지할 수 있는 효과를 제공한다. 아울러, 제조수율도 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의해서 이에 대한 수정과 변형을 할 수 있다. 따라서 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 반도체 기판위에 게이트 산화막을 소정 두께로 형성한 다음, 폴리 실리콘을 증착하여 게이트 패턴을 형성하는 공정과 형성된 게이트 패턴을 포함한 기판 상부 전면에 SOG막을 소정 두께로 형성하는 공정과, 형성된 SOG막을 게이트 패턴이 드러나는 엔드 포인트(End Point)까지 식각하는 공정과, 식각된 SOG막과 게이트 폴리 실리콘 패턴 위에 질화막을 소정 두께로 형성하는 공정과, 상기 질화막위에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 평탄화 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 식각공정은 블랑킷 식각방식을 이용하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 질화막은 100 ~ 300Å두께로 증착하는 것을 특징으로 하는 평탄화된 박막 트랜지스터의 제조방법.
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