KR20020010985A - 에스램 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 에스램(SRAM, static random access memory) 제조방법에 관한 것이며, 버팅 콘택 식각시 소자분리막 및 실리콘 기판의 손실을 방지하고자 한다. 본 발명은 에스램 제조방법에 있어서, 소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하는 제1 단계; 상기 게이트 산화막 상에 게이트 질화막을 형성하는 제2 단계; 드라이버 트랜지스터 및 액세스 트랜지스터를 형성하되, 적어도 상기 게이트 질화막이 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터의 게이트 구조 하부에만 잔류되도록 하는 제3 단계; 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터가 형성된 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계; 상기 베리어 질화막이 형성된 전체 구조 상부에 층간절연막을 형성하는 제5 단계; 및 버팅 콘택 영역의 상기 층간절연막 및 상기 베리어 질화막을 건식 식각하여 상기 드라이버 트랜지스터의 게이트 및 상기 액세스 트랜지스터의 접합층을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 에스램(SRAM, static random access memory) 제조방법에 관한 것이다.
SRAM은 DRAM(dynamic random access memory)과 함께 휘발성 메모리의 주류를 이루고 있다. SRAM은 DRAM에 비해 빠른 액세스 속도가 빠르고 소비전력이 낮기 때문에 주로 컴퓨터의 캐쉬 메모리(cache memory)로 사용되고 있다.
한편, SRAM은 2개의 드라이버 트랜지스터와 2개의 액세스 트랜지스터, 그리고 2개의 로드(또는 박막 트랜지스터)가 단위 셀을 구성하며, 드라이버 트랜지스터와 액세스 트랜지스터가 래치를 이루고 있다. 따라서, SRAM에는 드라이버 트랜지스터의 게이트와 액세스 트랜지스터의 접합과 로드(또는 박막 트랜지스터)를 연결하기 위한 구조, 즉 버팅 콘택(또는 노드 콘택이라 함)을 구비한다. 버팅 콘택(butting contact)은 자기정렬 방식으로 형성하고 있다.
SRAM에 형성되는 자기정렬 버팅 콘택은 콘택 식각시에 폴리실리콘(드라이버 트랜지스터의 게이트)과 실리콘 기판(활성 영역)을 동시에 오픈시키는데, 폴리실리콘의 토폴로지가 실리콘 기판보다 높기 때문에 콘택 오픈을 위해 층간절연막을 식각할 때 실리콘 기판이 드러나기 전에 폴리실리콘의 상부가 먼저 노출되고, 이에 따라 실리콘 기판 상의 베리어 질화막을 식각할 때 폴리실리콘이 과도하게 식각되어 스페이서 산화막의 손실을 유발하게 된다. 실제로 산화막, 폴리실리콘, 질화막 간의 높은 선택비를 유지하기가 어렵기 때문에 종래의 버팅 콘택 식각시에는 스페이서 산화막의 손실 및 그에 따르는 소자분리막 손실과 실리콘 기판 손실을 유발하고 있다.
첨부된 도면 도 1a는 스페이서 산화막의 손실에 의해 소자분리막의 손실이 발생한 버팅 콘택 영역의 전자현미경 사진으로, 1000 Å 이상의 소자분리막의 손실(A)이 나타난 상태를 나타내고 있다.
첨부된 도면 도 1b는 스페이서 산화막의 손실에 의해 실리콘 기판(활성 영역)의 손실이 발생한 버팅 콘택 영역의 전자현미경 사진으로, 1000 Å 이상의 실리콘 기판의 손실(B)이 나타난 상태를 나타내고 있다.
잘 알려진 바와 같이 소자분리막 손실(A)과 실리콘 기판 손실(B)은 누설전류를 증가시키는 요인이 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 버팅 콘택 식각시 소자분리막 및 실리콘 기판의 손실을 방지할 수 있는 에스램 제조방법을 제공하는데 그 목적이 있다.
도 1a는 스페이서 산화막의 손실에 의해 소자분리막의 손실이 발생한 버팅 콘택 영역의 전자현미경 사진.
도 1b는 스페이서 산화막의 손실에 의해 실리콘 기판(활성 영역)의 손실이 발생한 버팅 콘택 영역의 전자현미경 사진.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 에스램 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 소자분리막
22 : 게이트 산화막
23 : 게이트 질화막
24 : 폴리실리콘 게이트
25 : 게이트 측벽 스페이서 산화막
26 : 베리어 질화막
27 : 층간절연막
A : 소자분리막의 손실
B : 실리콘 기판의 손실
상기의 기술적 과제를 달성하기 위하여 본 발명은, 에스램 제조방법에 있어서, 소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하는 제1 단계; 상기 게이트 산화막 상에 게이트 질화막을 형성하는 제2 단계; 드라이버 트랜지스터 및 액세스 트랜지스터를 형성하되, 적어도 상기 게이트 질화막이 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터의 게이트 구조 하부에만 잔류되도록 하는 제3 단계; 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터가 형성된 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계; 상기 베리어 질화막이 형성된 전체 구조 상부에 층간절연막을 형성하는 제5 단계; 및 버팅 콘택 영역의 상기 층간절연막 및 상기 베리어 질화막을 건식 식각하여 상기 드라이버 트랜지스터의 게이트 및 상기 액세스 트랜지스터의 접합층을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하여 이루어진다.
상기 게이트 질화막은 10∼100 Å 두께로 형성하는 것이 바람직하다.
바람직하게, 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터의 게이트 구조는 각각 폴리실리콘 게이트 및 게이트 측벽 스페이서 산화막을 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 에스램 제조공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 2a에 도시된 바와 같이 소자분리 공정을 실시하여 실리콘 기판(20)의 소자분리 영역에 소자분리막(21)을 형성하고, 열산화 공정을 실시하여 게이트 산화막(22)을 성장시킨 다음, 그 상부에 10∼100 Å 두께의 얇은 게이트 질화막(23)을 증착한다. 이처럼 10∼100 Å으로 게이트 질화막(23)의 두께를 제한하는 이유는, 게이트 질화막(23)의 두께가 100 Å을 넘게 되면 소자의 특성에 너무나 큰 영향을 미치게 되고, 게이트 질화막(23)의 두께가 10 Å에 미치지 못하면 베리어 역할을 거의 수행하지 못하기 때문이다.
다음으로, 도 2b에 도시된 바와 같이 통상의 트랜지스터 형성 공정을 실시하여 드라이버 트랜지스터 및 액세스 트랜지스터를 형성하고, 전체 구조 표면을 따라 자기정렬 식각을 위한 베리어 질화막(26)을 증착한다. 각 트랜지스터는 실리콘 기판(20)에 형성되는 접합층(도시되지 않음)과 폴리실리콘 게이트(24), 그리고 게이트 측벽 스페이서 산화막(25)으로 구성되며, 특히 게이트 질화막(23)은 폴리실리콘 게이트(24) 및 게이트 측벽 스페이서 산화막(25) 하부에만 잔류되도록 한다.
이어서, 도 2c에 도시된 바와 같이 전체 구조 상부에 평탄화된 층간절연막(27)을 형성하고, 버팅 콘택 영역의 층간절연막(27)을 건식 식각한다. 이때, 건식 식각은 자기정렬 방식으로 수행하며, 실리콘 기판(20) 쪽의 질화막이 노출되는 시점, 즉 버팅 콘택 영역의 층간절연막(27)이 완전히 식각되는 시점에서 드라이버 트랜지스터의 폴리실리콘 게이트(24) 상부의 베리어 질화막(26)이 거의 식각되어 폴리실리콘 게이트(24)의 상부가 노출된다.
다음으로, 도 2d에 도시된 바와 같이 버팅 콘택 영역에 잔류하는 베리어 질화막(26)을 식각한다. 베리어 질화막(26)의 식각은 건식 또는 습식 식각 방식을 사용하여 수행한다.
이러한 베리어 질화막(26) 식각 과정에서 버팅 콘택 영역의 폴리실리콘 게이트(24) 및 게이트 측벽 스페이서 산화막(25)은 거의 식각이 되지만, 게이트 폴리실리콘(24) 및 게이트 측벽 스페이서 산화막(25) 하부에 게이트 질화막(23)이 존재하기 때문에 게이트 산화막(22)과 그 하부의 소자분리막(21) 및 실리콘 기판(20)의 손실을 방지할 수 있게 된다. 이때, 도면에 도시된 바와 같이 드라이버 트랜지스터의 폴리실리콘 게이트(24)가 과도하게 식각되더라도 소자의 동작에는 악영향을 미치지 않으며, 오히려 콘택 면적을 확보하는 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 버팅 콘택 영역에서의 실리콘 기판 및 소자분리막의 손실을 방지할 수 있으며, 이로 인하여 셀 내의 누설전류를 줄이고 대기전류를 줄임으로써 소자의 신뢰도 및 수율을 개선하는 효과가 있다. 또한, 본 발명은 게이트 질화막의 채용으로 버팅 콘택 식각시의 공정 마진을 확보하고, 폴리실리콘 게이트의 과도 식각을 역이용하여 콘택 면적을 확보함으로써 콘택 저항을 줄이는 효과를 기대할 수 있다.
Claims (3)
- 에스램 제조방법에 있어서,소자분리막이 형성된 반도체 기판 상에 게이트 산화막을 형성하는 제1 단계;상기 게이트 산화막 상에 게이트 질화막을 형성하는 제2 단계;드라이버 트랜지스터 및 액세스 트랜지스터를 형성하되, 적어도 상기 게이트 질화막이 상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터의 게이트 구조 하부에만 잔류되도록 하는 제3 단계;상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터가 형성된 전체 구조 표면을 따라 베리어 질화막을 형성하는 제4 단계;상기 베리어 질화막이 형성된 전체 구조 상부에 층간절연막을 형성하는 제5 단계; 및버팅 콘택 영역의 상기 층간절연막 및 상기 베리어 질화막을 건식 식각하여 상기 드라이버 트랜지스터의 게이트 및 상기 액세스 트랜지스터의 접합층을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하여 이루어진 에스램 제조방법.
- 제1항에 있어서,상기 게이트 질화막은 10∼100 Å 두께로 형성하는 것을 특징으로 하는 에스램 제조방법.
- 제1항에 있어서,상기 드라이버 트랜지스터 및 상기 액세스 트랜지스터의 게이트 구조는 각각 폴리실리콘 게이트 및 게이트 측벽 스페이서 산화막을 포함하는 것을 특징으로 하는 에스램 제조방법.
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