JP2582794B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置、特にMOS形トランジスタの改良
された構造及び製造方法に関する。
された構造及び製造方法に関する。
（従来の技術） 従来、MOS集積回路では寄生チャネルにより絶縁不良
をなくし、また配線の寄生容量を小さくするために素子
の間の所謂フィールド領域に厚い絶縁膜を形成すること
が行なわれている。
をなくし、また配線の寄生容量を小さくするために素子
の間の所謂フィールド領域に厚い絶縁膜を形成すること
が行なわれている。
その代表的なものとして、平坦なシリコンウェハーの
表面に薄いシリコン酸化膜を介してシリコン窒化膜を形
成し、これをマスクとしてシリコンウェハーを酸化して
選択的に厚い酸化膜を形成する選択酸化法がある。
表面に薄いシリコン酸化膜を介してシリコン窒化膜を形
成し、これをマスクとしてシリコンウェハーを酸化して
選択的に厚い酸化膜を形成する選択酸化法がある。
また、ウェハーのフィールド領域に溝をエッチングで
形成し、ここにCVD法でシリコン酸化膜等を平坦に埋め
込むものも知られている。
形成し、ここにCVD法でシリコン酸化膜等を平坦に埋め
込むものも知られている。
しかしながら、これら従来技術にも解決すべき問題点
が多い。
が多い。
例えば、MOSトランジスタをLSIに組込んで動作させる
場合、ノイズによって基板電位が変動したり、負荷容量
等の充放電によりソース電位が変動し、その結果MOSト
ランジスタの閾値電圧がシフトするという問題がある。
例えばＮチャネルトランジスタではソース電位が正方向
に変動すると等価的に負の基板電位が印加されたのと同
じ状態となる。
場合、ノイズによって基板電位が変動したり、負荷容量
等の充放電によりソース電位が変動し、その結果MOSト
ランジスタの閾値電圧がシフトするという問題がある。
例えばＮチャネルトランジスタではソース電位が正方向
に変動すると等価的に負の基板電位が印加されたのと同
じ状態となる。
こうした問題は、MOSトランジスタの電流供給能力を
低下させたり、スイッチング速度を遅くさせ、回路動作
に悪影響を及ぼす。
低下させたり、スイッチング速度を遅くさせ、回路動作
に悪影響を及ぼす。
また、カットオフ特性が良い、従ってゲート電圧の変
化に対し、ドレイン電流の立上りが急峻なデバイスが望
まれている。
化に対し、ドレイン電流の立上りが急峻なデバイスが望
まれている。
（発明が解決しようとする問題点） 以上の様に、従来の技術では、基板バイアス等の変動
に対して閾値電圧が変化し易く、またカットオフ特性も
十分なものが得られないという問題点があった。
に対して閾値電圧が変化し易く、またカットオフ特性も
十分なものが得られないという問題点があった。
本発明の目的は、基板バイアス等の変動に対して閾値
が安定なMOSトランジスタを提供することにある。
が安定なMOSトランジスタを提供することにある。
また、本発明の他の目的は、カットオフ特性の優れた
MOSトランジスタを提供することにある。
MOSトランジスタを提供することにある。
更に本発明の他の目的は、このようなMOSトランジス
タの製造方法を提供することにある。
タの製造方法を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明は、半導体基板の素子間分離領域に形成された
溝と、この溝内に上部を除いて設けられた素子間分離膜
と、前記半導体基板の素子領域上面から両側の前記溝の
上部側壁にわたってゲート絶縁膜を介して形成されたゲ
ート電極と、前記素子領域にゲート電極を挟んで設けら
れたソース及びドレイン領域とを備え、チャネル幅方向
の溝の側壁間の距離を、前記チャネル中央部における空
乏層の深さが素子領域上面のみにゲート電極が設けられ
た場合より深くなるように設定したことを特徴とする。
溝と、この溝内に上部を除いて設けられた素子間分離膜
と、前記半導体基板の素子領域上面から両側の前記溝の
上部側壁にわたってゲート絶縁膜を介して形成されたゲ
ート電極と、前記素子領域にゲート電極を挟んで設けら
れたソース及びドレイン領域とを備え、チャネル幅方向
の溝の側壁間の距離を、前記チャネル中央部における空
乏層の深さが素子領域上面のみにゲート電極が設けられ
た場合より深くなるように設定したことを特徴とする。
（作 用） 素子領域上面から溝側壁にわたって形成されたゲード
電極は、溝上端に比較的大きな電界を及ぼす。この結
果、コーナーを中心として、平坦部に比べて径の大きい
即ち伸びの大きい空乏層が生ずる。チャネル幅方向の夫
々のコーナーから伸びる空乏層が重なり合う程になる
と、ゲート幅方向のチャネル中央部における空乏層の深
さは、素子領域上面のみにゲート電極が設けられた場合
より深くなる。この様な状態では、トランジスタ特性
は、コーナートランジスタが支配する。コーナートラン
ジスタは平坦部に形成したトランジスタに比べてゲート
の支配力が大きくチャネル部の電界か強いので基板バイ
アスの影響は現われ難い。
電極は、溝上端に比較的大きな電界を及ぼす。この結
果、コーナーを中心として、平坦部に比べて径の大きい
即ち伸びの大きい空乏層が生ずる。チャネル幅方向の夫
々のコーナーから伸びる空乏層が重なり合う程になる
と、ゲート幅方向のチャネル中央部における空乏層の深
さは、素子領域上面のみにゲート電極が設けられた場合
より深くなる。この様な状態では、トランジスタ特性
は、コーナートランジスタが支配する。コーナートラン
ジスタは平坦部に形成したトランジスタに比べてゲート
の支配力が大きくチャネル部の電界か強いので基板バイ
アスの影響は現われ難い。
空乏化が進んで側壁間が、側壁から伸びる空乏層同志
が接するよりも近くなると、基板バイアスの影響は見ら
れなくなる。
が接するよりも近くなると、基板バイアスの影響は見ら
れなくなる。
以上のようなコーナートランジスタの支配のもとでは
ゲート電極に対する変化が大きいのでカットオフ特性も
優れたものが得られる。
ゲート電極に対する変化が大きいのでカットオフ特性も
優れたものが得られる。
（実施例） 以下本発明の実施例を図面を参照して説明する。
第１図は、その構造を示す斜視図、第２図（ａ）〜
（ｆ）はＡ−Ａ′の工程断面図である。
（ｆ）はＡ−Ａ′の工程断面図である。
便宜上、理解を助けるためにその製造方法に基づいて
説明を行なう。
説明を行なう。
先ず、不純物濃度、例えば２×1017cm-3程度のＰ型シ
リコン基板10の素子領域上に厚さ5000Åのシリコン酸化
膜11をCVD法で形成し、反応性イオンエッチング（RIE）
を用いて素子間分離領域に深さ1.2μｍ程度のほぼ垂直
な壁面を持つ溝12を形成する（第２図ａ）。このとき、
フィールド領域の溝底部にフィールド反転防止のための
ボロン（Ｂ）をイオン注入してＰ型層を形成してもよ
い。
リコン基板10の素子領域上に厚さ5000Åのシリコン酸化
膜11をCVD法で形成し、反応性イオンエッチング（RIE）
を用いて素子間分離領域に深さ1.2μｍ程度のほぼ垂直
な壁面を持つ溝12を形成する（第２図ａ）。このとき、
フィールド領域の溝底部にフィールド反転防止のための
ボロン（Ｂ）をイオン注入してＰ型層を形成してもよ
い。
次に、所望により溝の内壁を例えばアルカリ溶液を含
むエッチング液で100Å程度エッチングし、RIE時のダメ
ージ層を除去した後、内壁部に厚さ例えば500Å程度の
熱酸化膜13を形成する。その後、全面に例えば不純物と
してリン（Ｐ）を含んだ多結晶シリコン膜14を8000Åの
厚さを堆積し、レジスト15を塗布して表面を平坦にする
（第２図ｂ）。
むエッチング液で100Å程度エッチングし、RIE時のダメ
ージ層を除去した後、内壁部に厚さ例えば500Å程度の
熱酸化膜13を形成する。その後、全面に例えば不純物と
してリン（Ｐ）を含んだ多結晶シリコン膜14を8000Åの
厚さを堆積し、レジスト15を塗布して表面を平坦にする
（第２図ｂ）。
この後、レジスト15と多結晶シリコン膜14のエッチン
グ速度が等しくなる様にエッチング条件を調整したフレ
オン系のガスと酸素ガスを含む雰囲気でドライエッチン
グし、これを溝の途中の深さまで行なう（第２図ｃ）。
グ速度が等しくなる様にエッチング条件を調整したフレ
オン系のガスと酸素ガスを含む雰囲気でドライエッチン
グし、これを溝の途中の深さまで行なう（第２図ｃ）。
次に、全面にCVD法によりシリコン酸化膜16を堆積
し、更にレジストを塗布してエッチング速度がレジスト
とシリコン酸化膜16とでほぼ等しくなる様な条件で、先
と同様エッチバックしシリコン基板表面近傍までエッチ
ングする（第２図ｄ）。
し、更にレジストを塗布してエッチング速度がレジスト
とシリコン酸化膜16とでほぼ等しくなる様な条件で、先
と同様エッチバックしシリコン基板表面近傍までエッチ
ングする（第２図ｄ）。
そしてフッ化アンモニウム液（NH4F）等で酸化膜をエ
ッチングして素子領域表面及び溝の上部のシリコン側壁
で露出させる。このとき、多結晶シリコン膜14表面には
CVDシリコン酸化膜16が厚さ2000Å程度残置する。（第
２図ｅ） そして、素子領域の上面と側面に厚さ例えば、150Å
程度のゲート酸化膜17を形成し、更に、例えばリンをド
ープした多結晶シリコン膜18をCVD法で堆積しこれをRIE
でパターニングしてゲート電極とする。
ッチングして素子領域表面及び溝の上部のシリコン側壁
で露出させる。このとき、多結晶シリコン膜14表面には
CVDシリコン酸化膜16が厚さ2000Å程度残置する。（第
２図ｅ） そして、素子領域の上面と側面に厚さ例えば、150Å
程度のゲート酸化膜17を形成し、更に、例えばリンをド
ープした多結晶シリコン膜18をCVD法で堆積しこれをRIE
でパターニングしてゲート電極とする。
側壁のチャネル巾（Ｘ）はゲートの過度のオーバーエ
ッチングを防止するためにゲート電極の膜厚の２倍以下
が良いがこれに限られない。側壁のチャネル幅（Ｘ）は
例えば0.5μｍである。
ッチングを防止するためにゲート電極の膜厚の２倍以下
が良いがこれに限られない。側壁のチャネル幅（Ｘ）は
例えば0.5μｍである。
この後、通常の工程に従い、ゲート電極に自己整合し
てイオン注入でリン或るいはヒ素（As）を導入し、N+型
のソース19、ドレイン20を形成する。この後、CVD法に
よりシリコン酸化膜21を形成し、エッチバックで凹部に
埋込んだ後、通常の工程で以下の工程を行なう。（第２
図ｆ）。例えば、全面にCVD酸化膜を被着し、これにソ
ース、ドレイン、ゲートに達するコンタクトホールを開
け、Al配線等を配設する。
てイオン注入でリン或るいはヒ素（As）を導入し、N+型
のソース19、ドレイン20を形成する。この後、CVD法に
よりシリコン酸化膜21を形成し、エッチバックで凹部に
埋込んだ後、通常の工程で以下の工程を行なう。（第２
図ｆ）。例えば、全面にCVD酸化膜を被着し、これにソ
ース、ドレイン、ゲートに達するコンタクトホールを開
け、Al配線等を配設する。
第３図（ａ）、（ｂ）は変形例を示す。
これは、第２図（ｄ）〜（ｅ）に対応している。即
ち、不純物として例えばリンをドープした多結晶シリコ
ン膜14を第２図（ｃ）の工程で850℃にて水蒸気を含む
雰囲気で熱酸化（ウェット酸化）することにより多結晶
シリコン14上には2500Å、シリコン基板10には400Å程
度の熱酸化膜30を形成する（第３図ａ）。
ち、不純物として例えばリンをドープした多結晶シリコ
ン膜14を第２図（ｃ）の工程で850℃にて水蒸気を含む
雰囲気で熱酸化（ウェット酸化）することにより多結晶
シリコン14上には2500Å、シリコン基板10には400Å程
度の熱酸化膜30を形成する（第３図ａ）。
この後、素子形成領域の平面と側面が露出し、また多
結晶シリコン膜14上には2000Å程度の熱酸化膜が残るよ
うに例えばNH4F液等でエッチングする（第３図ｂ）。以
後は第２図（ｆ）の工程に移ればよい。
結晶シリコン膜14上には2000Å程度の熱酸化膜が残るよ
うに例えばNH4F液等でエッチングする（第３図ｂ）。以
後は第２図（ｆ）の工程に移ればよい。
第４図は比較例で、（ａ）はチャネル幅方向の断面
図、（ｂ）は基板電位（基板バイアス）Vsubを変化させ
た時のゲート電圧VGとドレイン電流IDの特性図である。
ドレイン電圧VDは0.05Vで、ソース電圧はOVとしてい
る。
図、（ｂ）は基板電位（基板バイアス）Vsubを変化させ
た時のゲート電圧VGとドレイン電流IDの特性図である。
ドレイン電圧VDは0.05Vで、ソース電圧はOVとしてい
る。
第４図は、チャネル幅Ｗ＝10μｍの場合を示してい
る。第４図（ａ）に示すように空乏層は基板表面の空乏
層（Ｉ）、コーナーの空乏層（II）、側壁の空乏層（II
I）に分けられる。この状態では第４図（ｂ）に示すよ
うに基板バイアスVsubが０〜−3Vと変化するとゲート電
圧に対するドレイン電流は大幅に変化し、閾値の変動を
来たす。また、コーナートランジスタによりキンク
（Ａ）が現われている事が分る。
る。第４図（ａ）に示すように空乏層は基板表面の空乏
層（Ｉ）、コーナーの空乏層（II）、側壁の空乏層（II
I）に分けられる。この状態では第４図（ｂ）に示すよ
うに基板バイアスVsubが０〜−3Vと変化するとゲート電
圧に対するドレイン電流は大幅に変化し、閾値の変動を
来たす。また、コーナートランジスタによりキンク
（Ａ）が現われている事が分る。
第５図、（ａ）（ｂ）、第６図（ａ）（ｂ）はその他
種々のチャネル幅に対する場合を示している。これらは
第４図同様第３極管領域での動作の状態を示している。
種々のチャネル幅に対する場合を示している。これらは
第４図同様第３極管領域での動作の状態を示している。
第５図は、基板濃度、ゲート酸化膜厚を固定しておい
てチャネル幅Ｗ＝0.8μｍとした例である。コーナーか
ら伸びる空乏層が重なり合う結果、ゲート幅方向のチャ
ネル中央部における空乏層の深さｂは、素子領域上面の
みにゲート電極が設けられた場合（第４図の深さａと同
じ）より深くなる。この状態ではコーナートランジスタ
の支配が強く基板バイアスの影響を小さくすることがで
きる。
てチャネル幅Ｗ＝0.8μｍとした例である。コーナーか
ら伸びる空乏層が重なり合う結果、ゲート幅方向のチャ
ネル中央部における空乏層の深さｂは、素子領域上面の
みにゲート電極が設けられた場合（第４図の深さａと同
じ）より深くなる。この状態ではコーナートランジスタ
の支配が強く基板バイアスの影響を小さくすることがで
きる。
第６図（ａ）（ｂ）は同じくチャネル幅Ｗ＝0.4μｍ
とした時の状態である。ここでは側壁から伸びる空乏層
III同志が接するよりもチャネル幅Ｗが短くなってい
る。この状態では基板バイアスの依存性は見られなかっ
た。
とした時の状態である。ここでは側壁から伸びる空乏層
III同志が接するよりもチャネル幅Ｗが短くなってい
る。この状態では基板バイアスの依存性は見られなかっ
た。
第５図、第６図のものはまた、カットオフ特性も良好
であった。また、ドレイン近傍の高電界により発生する
ホットエレクトロンがゲート絶縁膜中にトラップし特性
を変化させるという問題もチャネル幅が実効的に拡がり
チャネル長方向のドレイン近傍の電界が弱まるので改善
する事ができる。
であった。また、ドレイン近傍の高電界により発生する
ホットエレクトロンがゲート絶縁膜中にトラップし特性
を変化させるという問題もチャネル幅が実効的に拡がり
チャネル長方向のドレイン近傍の電界が弱まるので改善
する事ができる。
本発明は、上述した実施例に限られない。素子間分離
膜として多結晶シリコン膜を埋込んだが、CVDSiO2膜や
ボロンリンガラス（BPSG）等でもよい。溝の深さが１μ
ｍ以上のものではストレスの発生を防ぐために多結晶シ
リコン膜を埋め込むのか好適である。
膜として多結晶シリコン膜を埋込んだが、CVDSiO2膜や
ボロンリンガラス（BPSG）等でもよい。溝の深さが１μ
ｍ以上のものではストレスの発生を防ぐために多結晶シ
リコン膜を埋め込むのか好適である。
またゲート材料も、多結晶シリコンの他、モリブデン
（Mo）やタングステン（Ｗ）等の高融点金属であっても
よいし、MoSi2やWSi2、TiSi2等のシリサイドでも勿論構
わない。また、ゲート酸化膜の均一性を良くするため
に、薄い熱酸化膜形成そしてその剥離等の工程によって
コーナーを僅かに丸めても良い。更には、ソース、ドレ
インの接合深さは第１図に示されるように側壁部のチャ
ネル幅Ｘより浅いものであったが、不純物を含んだAsS
G、PSG等を拡散源として側壁にもソース、ドレイン拡散
層を形成しても勿論構わない。
（Mo）やタングステン（Ｗ）等の高融点金属であっても
よいし、MoSi2やWSi2、TiSi2等のシリサイドでも勿論構
わない。また、ゲート酸化膜の均一性を良くするため
に、薄い熱酸化膜形成そしてその剥離等の工程によって
コーナーを僅かに丸めても良い。更には、ソース、ドレ
インの接合深さは第１図に示されるように側壁部のチャ
ネル幅Ｘより浅いものであったが、不純物を含んだAsS
G、PSG等を拡散源として側壁にもソース、ドレイン拡散
層を形成しても勿論構わない。
また、基板濃度も上述したものに限られるものでなく
Ｐウェルを形成し、ここにMOSトランジスタを設ける様
にする等種々変更できることは勿論である。また、上記
実施例では溝をエッチング形成して、ここに堆積によっ
て素子間分離膜を埋込んだが、同様な構造が得られれ
ば、これに限られない。
Ｐウェルを形成し、ここにMOSトランジスタを設ける様
にする等種々変更できることは勿論である。また、上記
実施例では溝をエッチング形成して、ここに堆積によっ
て素子間分離膜を埋込んだが、同様な構造が得られれ
ば、これに限られない。
本発明のMOSトランジスタは、DRAMの1Tr/1キャパシタ
構造のセルや、ＮチャネルやＰチャネルの単体トランジ
スタ、E/D型のインバータ、Ｃ−MOSインバータ等各種デ
バイスに適用できる。
構造のセルや、ＮチャネルやＰチャネルの単体トランジ
スタ、E/D型のインバータ、Ｃ−MOSインバータ等各種デ
バイスに適用できる。
その他、本発明の趣旨に逸脱しない限り種々変更して
実施する事が可能である。
実施する事が可能である。
［発明の効果］ 以上説明した如く、本発明によれば、基板バイアスに
依存し難い、又、カットオフ特性に優れたMOSトランジ
スタを提供することができる。
依存し難い、又、カットオフ特性に優れたMOSトランジ
スタを提供することができる。
また、殊にＮチャネルにおいてホットエレクトロンの
問題の少ないMOSトランジスタを提供することができ
る。
問題の少ないMOSトランジスタを提供することができ
る。
第１図、第２図、第３図は本発明の実施例を説明するた
めの図、第４図は比較例を説明するための図、第５図、
第６図は本発明の実施例を説明するための図である。
めの図、第４図は比較例を説明するための図、第５図、
第６図は本発明の実施例を説明するための図である。
Claims (4)
- 【請求項１】半導体基板の素子間分離領域に形成された
溝と、この溝内に上部を除いて設けられた素子間分離膜
と、前記半導体基板の素子領域上面から両側の前記溝の
上部側壁にわたってゲート絶縁膜を介して形成されたゲ
ート電極と、前記素子領域に前記ゲート電極を挟んで設
けられたソース及びドレイン領域とを備え、チャネル幅
方向の前記溝の側壁間の距離を、前記チャネル中央部に
おける反転層形成時の空乏層の深さが素子領域上面のみ
にゲート電極が設けられた場合より深くなるように設定
したことを特徴とする半導体装置。 - 【請求項２】半導体基板の素子間分離領域に形成された
溝と、この溝内に上部を除いて設けられた素子間分離膜
と、前記半導体基板の素子領域上面から両側の前記溝の
上部側壁にわたってゲート絶縁膜を介して形成されたゲ
ート電極と、前記素子領域に前記ゲート電極を挟んで設
けられたソース及びドレイン領域とを備え、チャネル幅
方向の溝の側壁間の距離を、前記チャネル中央部におけ
る反転層形成時の空乏層の深さが素子領域上面のみにゲ
ート電極が設けられた場合より深くなるように、かつ前
記側壁から伸びる空乏層同志が接するよりも近くなるよ
うに設定したことを特徴とする半導体装置。 - 【請求項３】半導体基板の素子間分離領域に溝を形成す
る工程と、この溝内に上部を除いて素子間分離膜を埋込
む工程と、前記半導体基板の素子領域上面から両側の前
記溝の上部側壁にわたってゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に前記半導体基板の素子領域上
面から両側の前記溝の上部側壁にわたってゲート電極を
配設する工程と、このゲート電極に自己整合して前記素
子領域にソース及びドレイン領域を形成する工程とを備
え、チャネル幅方向の前記溝の側壁間の距離を、前記チ
ャネル中央部における反転層形成時の空乏層の深さが素
子領域上面のみにゲート電極が設けられた場合より深く
なるように設定することを特徴とする半導体装置の製造
方法。 - 【請求項４】半導体基板の素子間分離領域に溝を形成す
る工程と、この溝内に上部を除いて素子間分離膜を埋込
む工程と、前記半導体基板の素子領域上面から両側の前
記溝の上部側壁にわたってゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に前記半導体基板の素子領域上
面から両側の前記溝の上部側壁にわたってゲート電極を
配設する工程と、このゲート電極に自己整合して前記素
子領域にソース及びドレイン領域を形成する工程とを備
え、チャネル幅方向の前記溝の側壁間の距離を、前記チ
ャネル中央部における反転層形成時の空乏層の深さが素
子領域上面のみにゲート電極が設けられた場合より深く
なるように、かつ、前記側壁から伸びる空乏層同志が接
するよりも近くなるように設定することを特徴とする半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198102A JP2582794B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置及びその製造方法 |
| US07/228,519 US4979014A (en) | 1987-08-10 | 1988-08-05 | MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198102A JP2582794B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442176A JPS6442176A (en) | 1989-02-14 |
| JP2582794B2 true JP2582794B2 (ja) | 1997-02-19 |
Family
ID=16385525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198102A Expired - Lifetime JP2582794B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4979014A (ja) |
| JP (1) | JP2582794B2 (ja) |
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| JP2994670B2 (ja) * | 1989-12-02 | 1999-12-27 | 忠弘 大見 | 半導体装置及びその製造方法 |
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