KR100696768B1 - 차지 트랩 인슐레이터 메모리 장치 - Google Patents

차지 트랩 인슐레이터 메모리 장치 Download PDF

Info

Publication number
KR100696768B1
KR100696768B1 KR1020040115425A KR20040115425A KR100696768B1 KR 100696768 B1 KR100696768 B1 KR 100696768B1 KR 1020040115425 A KR1020040115425 A KR 1020040115425A KR 20040115425 A KR20040115425 A KR 20040115425A KR 100696768 B1 KR100696768 B1 KR 100696768B1
Authority
KR
South Korea
Prior art keywords
word line
memory cell
charge trap
voltage
lower word
Prior art date
Application number
KR1020040115425A
Other languages
English (en)
Other versions
KR20060076662A (ko
Inventor
강희복
안진홍
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040115425A priority Critical patent/KR100696768B1/ko
Priority to DE102005017072A priority patent/DE102005017072A1/de
Priority to TW094113095A priority patent/TWI261353B/zh
Priority to US11/115,135 priority patent/US7126185B2/en
Priority to JP2005161116A priority patent/JP5038599B2/ja
Publication of KR20060076662A publication Critical patent/KR20060076662A/ko
Application granted granted Critical
Publication of KR100696768B1 publication Critical patent/KR100696768B1/ko
Priority to JP2012119068A priority patent/JP2012191227A/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 차지 트랩 인슐레이터 메모리 장치는 나노 스케일(Nano scale) 차지 트랩 인슐레이터 메모리 장치에서 유지(retention) 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술을 개시한다. 이를 위해, 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 제 1 선택신호의 상태에 따라 비트 라인에 인가된 전압을 메모리 셀 어레이에 선택적으로 인가하는 제 1 스위칭 소자 및 제 2 선택신호의 상태에 따라 센싱 라인에 인가된 전압을 메모리 셀 어레이에 선택적으로 인가하는 제 2 스위칭 소자를 포함하는데, 차지 트랩 인슐레이터의 극성에 따라 저항이 변하는 P 형 플로우트 채널; P 형 플로우트 채널 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역을 포함하는 것을 특징으로 한다.

Description

차지 트랩 인슐레이터 메모리 장치{Charge trap insulator memory device}
도 1은 종래기술에 따른 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치의 메모리 셀의 단면도이다.
도 2a는 워드라인과 평행인 방향으로 절단한 단위 메모리 셀의 단면도이다.
도 2b는 워드라인과 수직인 방향으로 절단한 단위 메모리 셀의 단면도이다.
도 2c는 도 2b에 도시된 단위 메모리 셀을 회로적으로 정의한 회로도이다.
도 3a 및 도 3b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
도 4는 도 3b에 도시된 데이터 "1"의 리드 동작을 나타낸 상세 개념도이다.
도 5a 및 도 5b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
도 6은 도 5b에 도시된 로우 레벨 데이터 "0"의 리드 동작을 나타낸 상세 개념도이다.
도 7은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀 어레이를 나타낸 도면이다.
도 8은 도 7에 도시된 단위 메모리 셀 어레이에서 로우 데이터 "0"의 리드 동작을 설명하기 위한 개념도이다.
도 9는 도 7에 도시된 단위 메모리 셀 어레이에서 로우 데이터 "0"의 리드 동작을 설명하기 위한 개념도이다.
도 10a 및 도 10b는 도 7에 도시된 메모리 셀 Q1, Qm과 스위칭 소자 N1, N2의 연결 관계를 나타낸 단면도이다.
도 11는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 메모리 셀 어레이 구조를 나타낸 회로도이다.
도 12는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
도 13은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 데이터 "1" 라이트 동작을 나타낸 타이밍도이다.
도 14는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 데이터 "1" 유지 또는 데이터"0" 라이트 동작을 나타낸 타이밍도이다.
도 15는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 메모리 셀에 저장된 데이터를 센싱하는 동작을 나타낸 타이밍도이다.
본 발명은 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치에 관한 것으로, 보다 상세하게는 나노 스케일(Nano scale) 차지 트랩 인슐레이터 메모리 장치에서 유지(retention) 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다 수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술이다.
도 1은 종래기술에 따른 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치의 메모리 셀의 단면도이다.
차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 P 형 기판(2) 상에 형성된 N 형 드레인 영역(4)과, N 형 소스 영역(6)을 포함하고, 채널 영역 상부에 순차적으로 형성되는 제 1 절연층(8), 차지 트랩 인슐레이터(10), 제 2 절연층(12), 및 워드라인(14)을 포함한다.
이러한 구성을 갖는 종래의 차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 차지 트랩 인슐레이터(10)에 저장된 전하(Carge)의 상태에 의해 메모리 셀의 채널 저항이 달라지게 된다.
즉, 차지 트랩 인슐레이터(10)에 전자가 저장되어 있으면 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태가 되어 오프 상태가 된다.
한편, 차지 트랩 인슐레이터(10)에 정공이 저장되어 있으면 채널에 음(-)의 채널 전하를 유도하므로 메모리 셀은 저 저항 채널 상태가 되어 온 상태가 된다.
이와 같이 차지 트랩 인슐레이터의 전하 종류를 선택하여 라이트함으로써 비휘발성 메모리 셀로써 동작할 수 있다.
그러나, 상기한 종래의 차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 셀 크기가 작아지면(Scale Down) 유지(Retention) 특성 등에 의해 정상적인 동작 구현이 어려워 지는 문제점이 있다.
특히, 나노 스케일 레벨(Nano Scale Level)의 차지 트랩 인슐레이터 구조의 메모리 셀은 유지 특성이 저전압 스트레스에서도 약하게(Weak) 되어 리드 시에 워드라인에 임의의 전압을 인가하는 방법을 적용할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 나노 스케일 레벨의 차지 트랩 인슐레이터 구조의 메모리 셀이 저전압에서 동작이 가능하게 하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 다수의 셀 절연층을 사용하여 다수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 것이다.
상기한 목적을 달성하기 위한 본 발명의 차지 트랩 인슐레이터 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 셀 어레이; 제 1 선택신호의 상태에 따라 비트 라인에 인가된 전압을 상기 메모리 셀 어레이에 선택적으로 인가하는 제 1 스위칭 소자; 및 제 2 선택신호의 상태에 따라 센싱라인에 인가된 전압을 상기 메모리 셀 어레이에 선택적으로 인가하는 제 2 스위칭 소자를 포함하는데, 상기 메모리 셀 각각은 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 상기 차지 트랩 인슐레이터의 극성에 따라 저항이 변하는 P 형 플로우트 채널; 상기 P 형 플로우트 채널 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역; 상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성된 상기 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 및 상기 제 3 절연층 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인을 포함하고, 상기 하부 워드라인 및 상기 상부 워드라인에 입력된 데이터에 대응하는 전압 레벨을 인가하여 상기 차지 트랩 인슐레이터에 데이터를 라이트하고, 상기 하부 워드라인에 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 데이터의 극성 상태에 따라 상기 플로우트 채널 층의 채널에 서로 다른 채널 저항을 유도하여 리드 동작을 수행하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 차지 트랩 인슐레이터 메모리 장치는 로오 방향으로 배열되고, 서로 평행한 다수의 상부 워드라인 및 다수의 하부 워드라인; 칼럼 방향으로 배열된 다수의 비트 라인; 상기 다수의 비트 라인과 수직 방향으로 배열된 다수의 센싱 라인; 상기 다수의 상부 워드라인 및 상기 다수의 하부 워드라인과 상기 다수의 비트 라인이 교차하는 영역에 배치되는 다수의 메모리 셀 어레이; 및 상기 다수의 비트 라인과 일대일 대응하여 상기 비트 라인에 실린 데이터를 센싱 및 증폭하는 다수의 센스 앰프를 포함하는 차지 트랩 인슐레이터 메모리 장치에 있어서, 상기 다수의 메모리 셀 어레이 각각은 다수의 메모리 셀을 포함하는 단위 메모리 셀 어레이; 제 1 선택신호의 상태에 따라 비트 라인에 인가된 전압을 상기 단위 메모리 셀 어레이에 선택적으로 인가하는 제 1 스위칭 소자; 및 제 2 선택신호의 상태에 따라 센싱라인에 인가된 전압을 상기 단위 메모리 셀 어레이에 선택적으로 인가하는 제 2 스위칭 소자를 포함하는데, 상기 메모리 셀 각각은 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 상기 차지 트랩 인슐레이터의 극성에 따라 저항이 변하는 P 형 플로우트 채널; 상기 P 형 플로우트 채널 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역; 상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성된 상기 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 및 상기 제 3 절연층 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인을 포함하고, 상기 하부 워드라인 및 상기 상부 워드라인에 입력된 데이터에 대응하는 전압 레벨을 인가하여 상기 차지 트랩 인슐레이터에 데이터를 라이트하고, 상기 하부 워드라인에 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 데이터의 극성 상태에 따라 상기 플로우트 채널 층의 채널에 서로 다른 채널 저항을 유도하여 리드 동작을 수행하는 것을 특징으로 하는 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a는 워드라인과 평행인 방향으로 절단한 단위 메모리 셀의 단면도이다.
먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치된다.
하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 차지 트랩 인슐레이터(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 여기서, 플로우트 채널(22)은 P 형 반도체를 사용하여 형성한다.
도 2b는 워드라인과 수직인 방향으로 절단한 단위 메모리 셀의 단면도이다.
먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치된다.
하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 차지 트랩 인슐레이터(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 여기서, 플로우트 채널(22)의 양측에 P 형 드레인(30) 및 P 형 소스(32)가 형성된다.
또한, 플로우트 채널(22), P 형 드레인(30) 및 P 형 소스(32)는 탄소 나노 튜브(Carbon Nano Tube) 형태가 되거나, 실리콘(Silicon), 게르마늄(Ge), 유기 반도체(Organic Semiconductor) 등 기타 재료로 형성될 수 있다.
이와 같이 형성된 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀은 차지 트랩 인슐레이터(26)에 저장된 전하의 상태에 따라 메모리 셀의 채널 저항이 변한다.
즉, 차지 트랩 인슐레이터(26)에 전자가 저장되어 있으면, 메모리 셀의 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태로써 오프 상태가 된다.
한편, 차지 트랩 인슐레이터(26)에 정공이 저장되어 있으면 채널에 음(-)의 전하를 유도하므로 메모리 셀은 저 저항 채널 상태로써 온 상태가 된다.
이와 같이 차지 트랩 인슐레이터(26)의 전하 종류를 선택하여 라이트 함으로써 비휘발성 메모리 셀로써 동작할 수 있다.
이러한 구성을 갖는 본 발명의 단위 메모리 셀은 도 2c에 도시된 심볼과 같이 표현하고자 한다.
도 3a 및 도 3b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
먼저, 도 3a는 하이 레벨 데이터 "1"의 라이트 동작을 나타낸 개념도이다.
하부 워드라인(16)에 접지전압 GND을 인가하고, 상부 워드라인(18)에 음의 전압 -V을 인가한다. 이때, 드레인 영역(30)과 소스 영역(32)은 접지 전압 GND 상태가 되도록 한다.
이러한 경우 제 1 절연층(20), 제 2 절연층(24) 및 제 3 절연층(28) 사이의 캐패시터의 전압 분배에 의해 차지 트랩 인슐레이터(26)와 채널 영역(22) 사이에 전압이 가해지면, 차지 트랩 인슐레이터(26)에 양의 전하가 축적되기 위해 전자가 채널 영역(22)으로 방출된다. 따라서, 차지 트랩 인슐레이터(26)는 양의 전하가 축적된 상태가 된다.
한편, 도 3b는 하이 레벨 데이터 "1"의 리드 동작을 나타낸 개념도이다.
상부 워드라인(18)에 접지 전압 GND을 인가하고, 하부 워드라인(16)에 양의 전압 +Vread을 인가하면, 채널 영역(22)의 상부(22a)와 하부(22b)에 음의 전하가 유도되어 공핍(Depletion)층이 각각 형성되어 전류 경로를 차단하여 채널 영역(22)은 오프 상태가 된다.
도 4는 도 3b에 도시된 데이터 "1"의 리드 동작을 나타낸 상세 개념도이다.
차지 트랩 인슐레이터(26)에 저장된 양의 전하에 의해 채널(22)의 상부(22a)에 공핍층이 형성되고, 하부 워드라인(16)에 양의 전압 +Vread을 인가하면 채널(22)의 하부(22b)에도 공핍층이 형성되어 상부와 하부의 공핍층(22a, 22b)에 의해 채널(22)의 전류 경로가 차단되어 고 저항 상태가 되어 오프 상태가 된다.
이때, 드레인(30)과 소스(32) 사이에 약간의 전압차를 주면 채널(22)은 오프 되어 있기 때문에 적은 오프 전류가 흐른다.
도 5a 및 도 5b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다.
먼저, 도 5a는 로우 레벨 데이터 "0"의 라이트 동작을 나타낸 개념도이다.
드레인 영역(30), 소스 영역(32), 하부 워드라인(18)에 음의 전압 -V을 인가하고, 상부 워드라인(18)에 접지전압 GND을 인가하면, 채널 영역(22)의 전자가 차지 트랩 인슐레이터(26)로 이동하여 차지 트랩 인슐레이터(26)에 전자가 축적된다.
도 5b는 로우 레벨 데이터 "0"의 리드 동작을 나타낸 개념도이다.
하부 워드라인(16) 및 상부 워드라인(18)에 접지 전압 GND을 인가하고, 드레인 영역(30) 및 소스 영역(32) 사이에 약간의 전압차를 주면 채널이 온되어 있으므로 많은 온 전류가 흐른다.
도 6은 도 5b에 도시된 로우 레벨 데이터 "0"의 리드 동작을 나타낸 상세 개념도이다.
하부 워드라인(16)에 양의 전압 +Vread이 인가되어 채널(22)의 하부(22b)에 공핍층이 형성되지만, 채널(22)의 상부에는 공핍층이 형성되지 않아 이 영역을 통해 전류가 흐른다.
이때, 드레인(30)과 소스(32) 사이에 약간의 전압차를 주면 채널(22)이 온 되어 있으므로 많은 온 전류가 흐른다.
이와 같이, 리드 모드에서는 상부 워드라인(18) 및 하부 워드라인(16)을 접지 전압 GND으로 설정하여 차지 트랩 인슐레이터(26)에 전압 스트레스가 가해지지 않아 메모리 셀의 유지 특성이 향상된다.
따라서, 본 발명의 나노 스케일 레벨(Nano scale level)의 차지 트랩 인슐레이터 구조의 공핍층 채널 메모리 셀(Depletion Channel Memory Cell)는 저전압 동작이 가능하다.
도 7은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀 어레이를 나타낸 도면이다.
단위 메모리 셀 어레이는 다수의 메모리 셀 Q1~Qm 및 스위칭 소자 N1, N2를 포함한다. 여기서, 다수의 메모리 셀 Q1~Qm은 직렬 연결되고, 제 1 스위칭 소자 N1는 게이트 단자에 제 1 선택신호 SEL_1가 인가되어 비트라인 BL과 메모리 셀 Q1을 선택적으로 연결하고, 제 2 스위칭 소자 N2는 게이트 단자에 제 2 선택신호 SEL_2가 인가되어 센싱라인 S/L과 메모리 셀 Qm을 선택적으로 연결한다.
복수개의 메모리 셀 Q1~Qm은 스위칭 소자 N1, N2 사이에 직렬 연결되어 동일한 로우 어드레스 디코더에 의해 구동되는 상부 워드라인 WL_1~WL_m과 하부 워드라인 BWL_1~BWL_m에 의해 선택적으로 스위칭 동작한다. 여기서, 메모리 셀 Q1~Qm 각각의 상세 구성은 도 2a 및 도 2b에 도시된 바와 같다.
도 8은 도 7에 도시된 단위 메모리 셀 어레이에서 로우 데이터 "0"의 리드 동작을 설명하기 위한 개념도이다. 여기서는, 모든 메모리 셀 Q1~Q5에 하이 레벨 데이터 "1"이 저장되어 있는 경우를 예를 들어 설명한다.
이러한 경우 모든 상부 워드라인 WL_1~WL_5에 접지 전압 GND이 인가되고, 선택된 메모리 셀 Q1의 하부 워드라인 BWL_1에 양의 값을 갖는 리드전압 +Vread이 인 가된다. 그리고, 선택되지 않은 나머지 하부 워드라인 BWL_1에 접지 전압 GND이 인가된다.
이때, 선택되지 않은 나머지 메모리 셀 Q2~Q5들은 상부 워드라인 WL_2~WL_5과 하부 워드라인 BWL_2~BWL_5에 접지 전압 GND이 인가된다. 이에 따라, 채널 영역(22)의 상부(22a)에는 차지 트랩 인슐레이터(26)에 저장된 전하에 의해 공핍층이 형성되지만 하부(22b)에는 공핍층이 형성되지 않게 되어 채널이 온 상태가 된다.
반면에, 선택된 메모리 셀 Q1은 하부 워드라인 BWL_1에 인가되는 리드전압 +Vread에 의해 채널 영역(22)의 하부에 공핍층(22b)이 형성되고, 차지 트랩 인슐레이터(26)에 저장된 전하의 극성에 의해 채널영역(22)의 상부에 공핍층(22b)이 형성된다. 이에 따라, 채널영역(22)에 형성된 공핍층(22a, 22b)에 의해 채널(22)이 오프되어 소스영역(32)에서 드레인영역(30)으로 전류 경로가 차단된다. 따라서, 리드 동작 모드시 선택된 메모리 셀 Q1에 저장된 데이터 "1"을 리드할 수 있게 된다.
도 9는 도 7에 도시된 단위 메모리 셀 어레이에서 로우 데이터 "0"의 리드 동작을 설명하기 위한 개념도이다. 여기서는, 선택된 메모리 셀 Q1에 로우 레벨 데이터 "0"가 저장되어 있고, 나머지 모든 메모리 셀 Q2~Q5에 하이 레벨 데이터 "1"이 저장되어 있는 경우를 예를 들어 설명한다.
이러한 경우 모든 워드라인 WL_1~WL5에 그라운드 전압 GND이 인가되고, 선택된 메모리 셀 Q1의 하부 워드라인 BWL_1에 양의 값을 갖는 리드전압 +Vread이 인가된다. 그리고, 선택되지 않은 나머지 모든 하부 워드라인 BWL_2~BWL_5에 접지 전압 GND이 인가된다.
이에 따라, 선택된 메모리 셀 Q1의 하부 워드라인 BWL_1에 양의 값을 갖는 리드전압 +Vread이 인가되어 채널영역(22)의 하부(22b)에는 공핍층이 형성되지만, 차지 트랩 인슐레이터(26)에 저장된 전하의 극성에 의해 채널영역(22)의 상부(22a)에는 공핍층이 형성되지 않기 때문에 온 상태가 된다. 또한, 선택되지 않은 메모리 셀 Q2~Q5에 저장된 전하의 극성에 의해 채널 영역(22)의 상부(22a)에는 공핍층이 형성되지만, 하부 워드라인 BWL_1에 접지 전압 GND이 인가되어 채널 영역(22)의 하부(22b)에는 공핍층이 형성되지 않기 때문에 온 상택가 된다.
이에 따라, 모든 메모리 셀 Q1~Q5의 채널영역(22)이 턴 온 되어 소스영역(32)에서 드레인영역(30)으로 전류가 흐르게 된다. 따라서, 리드 동작 모드 시 선택된 메모리 셀 Q1에 저장된 데이타 "0"을 리드할 수 있게 된다.
도 10a 및 도 10b는 도 7에 도시된 메모리 셀 Q1, Qm과 스위칭 소자 N1, N2의 연결 관계를 나타낸 단면도이다.
스위칭 소자 N1, N2는 게이트(34) 상부에 형성된 절연층(36), 절연층(36) 상부에 형성된 P 형 채널영역(38), 및 P형 채널영역(38)의 양측에 형성된 N형 드레인 영역(40)과 N형 소스영역(42)을 포함한다.
도 10a를 참조하면, 스위칭 소자 N1의 N형 소스영역(42)은 비트라인 BL과 콘택 플러그(contact plug) 통해 연결되고, N형 드레인 영역(22)은 메모리 셀 Q1의 P형 소스 영역(32)과 콘택 플로그 및 연결 라인 CL1을 통해 연결된다.
또한, 도 10b를 참조하면, 스위칭 소자 N2의 N형 소스영역(42)은 비트라인 BL과 콘택 플러그(contact plug) 통해 연결되고, N형 드레인 영역(22)은 메모리 셀 Qm의 P형 소스 영역(32)과 콘택 플로그 및 연결 라인 CL1을 통해 연결된다.
여기서, 메모리 셀 Q1, Qm과 스위칭 소자 N1, N2를 연결하는 연결라인 CL1은 금속성 도체로 이루어진다.
도 11는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 메모리 셀 어레이 구조를 나타낸 회로도이다.
차지 트랩 인슐레이터 메모리 장치의 메모리 셀 어레이 구조는 도 7에 도시된 다수의 단위 메모리 셀 어레이(44)를 포함하고, 칼럼 방향으로 다수의 비트 라인 BL_1~BL_n에 공통 연결되고, 로오 방향으로 다수의 상부 워드라인 WL_1~WL_m, 하부 워드라인 BWL_1~BWL_m, 제 1 선택신호 SEL_1, 제 2 선택신호 SEL_2 및 센싱 라인 S/L_1~S/L_n에 공통 연결된다. 여기서, 다수의 비트 라인 BL_1~BL_n은 다수의 센스앰프(36)와 일대일 대응하여 접속된다.
도 12는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 라이트 동작 사이클은 두 개의 서브 동작 영역으로 구분할 수 있다. 즉, 첫번째 서브 동작 영역에서는 데이터 "1"을 라이트하고, 두번째 서브 동작 영역에서는 첫번째 서브 동작 영역에서 라이트한 데이터 "1"을 보존하거나 데이터 "0"을 라이트한다.
만약, 데이타 "1"을 보존하고자 할 경우 일정 구간 동안 비트 라인 BL에 하이 전압을 인가하면, 첫번째 서브 동작 영역에서 라이트된 데이터 "1"의 값이 메모리 셀에 보존 된다.
도 13은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 데이터 "1" 라이트 동작을 나타낸 타이밍도이다. 여기서는, 도 11에 도시된 첫 번째 단위 메모리 셀 어레이(44)의 첫 번째 메모리 셀 Q1이 선택되는 경우를 예를 들어 설명한다.
먼저, t0 구간은 메모리 셀의 프리차지 구간으로, 모든 신호 및 라인이 접지 전압 VSS으로 프리차지 된다.
t1 및 t2 구간에서 제 1 선택신호 SEL_1 및 제 2 선택신호 SEL_2가 하이 레벨로 천이하여 스위칭 소자 N1, N2가 턴 온 되면, 비트 라인 BL_1과 메모리 셀 Q1의 소스 단자가 연결되고, 센싱라인 S/L과 메모리 셀 Qm의 드레인 단자가 연결된다. 이때, 다수의 상부 워드라인 WL_1~WL_m, 다수의 하부 워드라인 BWL_1~BWL_m, 비트 라인 BL_1, 및 센싱라인 S/L_1은 로우 레벨 상태를 유지한다.
t3 및 t4 구간에서 선택된 메모리 셀 Q1과 연결된 워드라인 WL_1에 음의 전압 VNEG을 인가하면 도 3a에 도시된 바와 같이 상부 워드라인 WL_1과 채널 영역(22) 사이의 공핍 채널 층에 높은 전압이 걸려 채널 영역(22)으로 전자가 방출되어 데이터 "1"을 라이트 할 수 있다.
t5 및 t6 구간에서 상부 워드라인 WL_1이 접지 전압 VSS으로 천이되어 라이트 동작을 완료한다.
t7 구간에서 제 1 선택신호 SEL_1 및 제 2 선택신호 SEL_2가 로우 레벨로 천이되어 스위칭 소자 N1, N2가 턴 오프 되어 프리차지 구간이 된다.
도 14는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 데이터 "1" 유지 또는 데이터"0" 라이트 동작을 나타낸 타이밍도이다. 여기서는, 도 11에 도시된 첫 번째 단위 메모리 셀 어레이(44)의 첫 번째 메모리 셀 Q1이 선택되는 경우를 예를 들어 설명한다.
먼저, t0 구간은 메모리 셀의 프리차지 구간으로, 모든 신호 및 라인이 접지 전압 VSS으로 프리차지 된다.
t1 및 t2 구간에서 제 1 선택신호 SEL_1가 하이 레벨로 천이하면, 제 1 스위칭 소자 N1가 턴 온 되어 비트 라인 BL_1과 선택된 메모리 셀 Q1의 소스 단자가 연결된다.
이때, 제 2 선택신호 SEL_2가 음의 전압 VNEG이 되어 제 2 스위칭 소자 N2가 턴 오프 되고, 선택된 메모리 셀 Q1이 연결되지 않은 나머지 하부 워드라인 BWL_2~BWL_m이 음의 전압 VNEG이 되어 전류 경로를 형성한다.
이에 따라, 비트라인 BL에 인가된 데이타가 모든 셀 Q1~Qm들에 전달될 수 있게 된다.
이때, 다수의 상부 워드라인 WL_1~WL_m, 비트 라인 BL_1, 및 센싱라인 S/L_1은 로우 레벨 상태를 유지한다.
t3 구간에서 선택된 메모리 셀 Q1에 라이트할 데이터가 "0"일 경우 비트라인 BL_1은 음의 전압 VNEG으로 천이하고, 선택된 메모리 셀 Q1에 저장된 데이터 "1"을 유지하고자 할 경우 비트라인 BL_1은 로우 레벨을 유지한다.
이어서, t4 구간에서 선택된 메모리 셀 Q1이 연결된 하부 워드라인 BWL_1이 음의 전압 VNEG로 천이하면, 도 5a에 도시된 바와 같이, 상부 워드라인 WL_1에 의해 선택된 메모리 셀 Q1의 P형 채널 영역(22)에 전자가 쌓이게 된다. 따라서, 하부 워드라인 BWL_1에 음의 전압 VNEG이 인가되어 임계 전압차가 발생하면 차지 트랩 인슐레이터(26)에 채널 전자가 유입된다. 이에 따라, 선택된 메모리 셀 Q1에 데이터 "0"을 라이트할 수 있다.
한편, 선택된 메모리 셀 Q1에 저장된 데이터 "1"을 그대로 유지하고자 할 경우 비트 라인 BL_1을 접지 전압 VSS으로 유지하여 선택된 메모리 셀 Q1의 상부 워드라인 WL_1과 P형 채널 영역(22)과의 전압차자 발생하지 않기 때문에 데이터 "1"을 보존할 수 있다.
t5 구간에서 하부 워드라인 BWL_1이 다시 접지 전압 VSS 상태로 천이되고, t6 구간에서 비트 라인 BL_1이 접지 전압 VSS 상태로 천이되어 하이 데이터 "1" 유지 동작 또는 로우 데이터 "0" 라이트 동작이 완료된다.
t7 구간에서 제 1 선택신호 SEL_1, 제 2 선택신호 SEL_2, 및 선택되지 않은 나머지 하부 워드라인 BWL_2~BWL_m가 로우 레벨로 천이되어 프리차지 구간이된다.
도 15는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 메모리 셀에 저장된 데이터를 센싱하는 동작을 나타낸 타이밍도이다. 여기서는, 도 11에 도시된 첫 번째 단위 메모리 셀 어레이(44)의 첫 번째 메모리 셀 Q1이 선택되는 경우를 예를 들어 설명한다.
먼저, t0 구간은 메모리 셀의 프리차지 구간으로, 모든 신호 및 라인이 접지 전압 VSS으로 프리차지 된다.
t1 구간에서 제 1 선택신호 SEL_1 및 제 2 선택신호 SEL_2가 하이 레벨로 천이하여 스위칭 소자 N1, N2가 턴 온 되면, 비트 라인 BL_1과 선택된 메모리 셀 Q1 의 소스 단자가 연결되고, 센싱라인 S/L과 메모리 셀 Qm의 드레인 단자가 연결된다. 이때, 다수의 상부 워드라인 WL_1~WL_m, 다수의 하부 워드라인 BWL_1~BWL_m, 비트 라인 BL_1, 및 센싱라인 S/L_1은 로우 레벨 상태를 유지한다.
t2 구간에서 선택된 메모리 셀 Q1과 연결된 하부 워드라인 BWL_1이 하이 레벨로 천이하고, 나머지 다수의 하부 워드라인 BWL_2~BWL_m들은 로우 레벨을 유지한다. 이에 따라, 선택된 메모리 셀 Q1을 제외한 다수의 메모리 셀들 Q2~Qm이 모두 턴 온 되어 선택된 메모리 셀 Q1의 소스 단자가 접지 전압 VSS에 접속된다.
이때, 모든 워드라인들 WL_1~WL_m이 접지 전압 VSS 상태를 유지하여, 선택된 메모리 셀 Q1에 형성된 극성에 따라 비트 라인 BL_1과 센싱라인 S/L 간의 전류의 흐름이 결정된다.
t3 구간에서 센스 앰프 인에이블 신호 S/A가 하이 레벨이 되어 센스앰프(46)가 동작하여 센싱 전압 VS이 비트 라인 BL_1에 인가될 경우 선택된 메모리 셀 Q1에 저장된 극성의 상태에 따라 비트 라인 BL_1의 전류 흐름이 결정된다.
즉, 도 3b에 도시된 바와 같이, 비트 라인 BL_1에 전류가 인가되지 않을 경우 선택된 메모리 셀 Q1에 데이터 "1"이 저장되어 있음을 알 수 있다.
반면에, 도 5b에 도시된 바와 같이, 비트라인 BL_1에 일정값 이상의 전류가 흐르면 선택된 메모리 셀 Q1에 데이터 "0"이 저장되어 있음을 알 수 있다.
t4 구간에서 센스앰프 인에이블 신호 S/A가 접지 전압 VSS이 되어 센스앰프(46)의 동작이 중지되면 비트라인 BL_1이 로우 레벨로 천이하여 센싱 동작을 완료한다.
t5 구간에서 선택된 메모리 셀 Q1이 연결된 하부 워드라인 BWL_1이 접지 전압으로 천이한다.
t6 구간에서 제 1 선택신호 SEL_1 및 제 2 SEL_2가 로우 레벨로 천이되어 스위칭 소자 N1, N2가 턴 오프 된다.
이상에서 설명한 바와 같이, 본 발명은 NDRO(Non Destructive Read Out) 방식을 사용하여 리드 동작시 셀의 데이타가 파괴되지 않는다.
이상에서 설명한 바와 같이, 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치는 나노 스케일 레벨의 차지 트랩 인슐레이터를 이용한 메모리 셀 구조에서 스케일 다운(Scale Down) 현상을 극복할 수 있는 효과가 있다.
또한, 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치는 다수의 셀 절연층을 이용하여 다수의 차지 트랩 인슐레이터 셀 어레이를 단면 방향으로 적층하여 셀의 집적 용량을 셀 어레이의 적층 수만큼 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    제 1 선택신호의 상태에 따라 비트 라인에 인가된 전압을 상기 메모리 셀 어레이에 선택적으로 인가하는 제 1 스위칭 소자; 및
    제 2 선택신호의 상태에 따라 센싱라인에 인가된 전압을 상기 메모리 셀 어레이에 선택적으로 인가하는 제 2 스위칭 소자를 포함하는데,
    상기 메모리 셀 각각은
    하부 워드라인;
    상기 하부 워드라인 상부에 형성된 제 1 절연층;
    상기 제 1 절연층 상부에 형성되어 상기 차지 트랩 인슐레이터의 극성에 따라 저항이 변하는 P 형 플로우트 채널;
    상기 P 형 플로우트 채널 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;
    상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층;
    상기 제 2 절연층 상부에 형성된 상기 차지 트랩 인슐레이터;
    상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 및
    상기 제 3 절연층 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인을 포함하고,
    상기 하부 워드라인 및 상기 상부 워드라인에 입력된 데이터에 대응하는 전압 레벨을 인가하여 상기 차지 트랩 인슐레이터에 데이터를 라이트하고,
    상기 하부 워드라인에 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 데이터의 극성 상태에 따라 상기 플로우트 채널 층의 채널에 서로 다른 채널 저항을 유도하여 리드 동작을 수행하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  2. 제 1항에 있어서,
    상기 선택된 메모리 셀에 하이 레벨 데이터를 라이트하는 경우,
    상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자가 턴 온 상태를 유지하고, 상기 상부 워드라인에 음의 전압을 인가하고, 상기 하부 워드라인, 상기 비트 라인 및 상기 센싱 라인을 접지전압에 연결하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  3. 제 2 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 상부 워드라인은 접지전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  4. 제 2 항에 있어서,
    상기 선택된 메모리 셀에 저장된 하이 레벨 데이터를 유지하는 경우,
    상기 제 1 스위칭 소자는 턴 온 상태를 유지하고, 상기 제 2 선택신호가 음의 전압이 되어 상기 제 2 스위칭 소자가 턴 오프 상태를 유지하고, 상기 선택된 하부 워드라인에 음의 전압을 인가하고, 상기 상부 워드라인 및 상기 비트 라인은 접지전압을 유지하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  5. 제 4 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인 은 음의 전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  6. 제 2 항에 있어서,
    상기 선택된 메모리 셀에 로우 레벨 데이터를 라이트하는 경우,
    상기 제 1 스위칭 소자는 턴 온 상태를 유지하고, 상기 제 2 선택신호가 음의 전압이 되어 상기 제 2 스위칭 소자가 턴 오프 상태를 유지하고, 상기 선택된 하부 워드라인에 음의 전압을 인가하고, 상기 상부 워드라인은 접지전압을 유지하고, 상기 비트 라인에 음의 전압이 인가되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  7. 제 6 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인은 음의 전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  8. 제 1 항에 있어서,
    상기 선택된 메모리 셀에 저장된 데이터를 센싱하는 경우,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 턴 온 상태를 유지하고, 상부 워드라인 및 상기 센싱 라인은 접지전압에 연결되고, 상기 선택된 메모리 셀이 연결된 상기 하부 워드라인에 하이 레벨의 리드 전압을 인가하고, 상기 비트 라인에 센싱전압이 인가되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인은 접지전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  10. 로오 방향으로 배열되고, 서로 평행한 다수의 상부 워드라인 및 다수의 하부 워드라인; 칼럼 방향으로 배열된 다수의 비트 라인; 상기 다수의 비트 라인과 수직 방향으로 배열된 다수의 센싱 라인; 상기 다수의 상부 워드라인 및 상기 다수의 하부 워드라인과 상기 다수의 비트 라인이 교차하는 영역에 배치되는 다수의 메모리 셀 어레이; 및 상기 다수의 비트 라인과 일대일 대응하여 상기 비트 라인에 실린 데이터를 센싱 및 증폭하는 다수의 센스 앰프를 포함하는 차지 트랩 인슐레이터 메모리 장치에 있어서,
    상기 다수의 메모리 셀 어레이 각각은
    다수의 메모리 셀을 포함하는 단위 메모리 셀 어레이;
    제 1 선택신호의 상태에 따라 비트 라인에 인가된 전압을 상기 단위 메모리 셀 어레이에 선택적으로 인가하는 제 1 스위칭 소자; 및
    제 2 선택신호의 상태에 따라 센싱라인에 인가된 전압을 상기 단위 메모리 셀 어레이에 선택적으로 인가하는 제 2 스위칭 소자를 포함하는데,
    상기 메모리 셀 각각은
    하부 워드라인;
    상기 하부 워드라인 상부에 형성된 제 1 절연층;
    상기 제 1 절연층 상부에 형성되어 상기 차지 트랩 인슐레이터의 극성에 따라 저항이 변하는 P 형 플로우트 채널;
    상기 P 형 플로우트 채널 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;
    상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층;
    상기 제 2 절연층 상부에 형성된 상기 차지 트랩 인슐레이터;
    상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 및
    상기 제 3 절연층 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인을 포함하고,
    상기 하부 워드라인 및 상기 상부 워드라인에 입력된 데이터에 대응하는 전압 레벨을 인가하여 상기 차지 트랩 인슐레이터에 데이터를 라이트하고,
    상기 하부 워드라인에 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 데이터의 극성 상태에 따라 상기 플로우트 채널 층의 채널에 서로 다른 채널 저항을 유도하여 리드 동작을 수행하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  11. 제 10 항에 있어서,
    상기 선택된 메모리 셀에 하이 레벨 데이터를 라이트하는 경우,
    상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자가 턴 온 상태를 유지하고, 상기 상부 워드라인에 음의 전압을 인가하고, 상기 하부 워드라인, 상기 비트 라인 및 상기 센싱 라인을 접지전압에 연결하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  12. 제 11 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 상부 워드라인 은 접지전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  13. 제 11 항에 있어서,
    상기 선택된 메모리 셀에 저장된 하이 레벨 데이터를 유지하는 경우,
    상기 제 1 스위칭 소자는 턴 온 상태를 유지하고, 상기 제 2 선택신호가 음의 전압이 되어 상기 제 2 스위칭 소자가 턴 오프 상태를 유지하고, 상기 선택된 하부 워드라인에 음의 전압을 인가하고, 상기 상부 워드라인 및 상기 비트 라인은 접지전압을 유지하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  14. 제 13 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인은 음의 전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  15. 제 11 항에 있어서,
    상기 선택된 메모리 셀에 로우 레벨 데이터를 라이트하는 경우,
    상기 제 1 스위칭 소자는 턴 온 상태를 유지하고, 상기 제 2 선택신호가 음의 전압이 되어 상기 제 2 스위칭 소자가 턴 오프 상태를 유지하고, 상기 선택된 하부 워드라인에 음의 전압을 인가하고, 상기 상부 워드라인은 접지전압을 유지하고, 상기 비트 라인에 음의 전압이 인가되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인은 음의 전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  17. 제 10 항에 있어서,
    상기 선택된 메모리 셀에 저장된 데이터를 센싱하는 경우,
    상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 턴 온 상태를 유지하고, 상부 워드라인 및 상기 센싱 라인은 접지전압에 연결되고, 상기 선택된 메모리 셀이 연결된 상기 하부 워드라인에 하이 레벨의 리드 전압을 인가하고, 상기 비트 라인에 센싱전압이 인가되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
  18. 제 17 항에 있어서,
    상기 선택된 메모리 셀을 제외한 다른 모든 메모리 셀의 상기 하부 워드라인은 접지전압에 연결되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.
KR1020040115425A 2004-12-29 2004-12-29 차지 트랩 인슐레이터 메모리 장치 KR100696768B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040115425A KR100696768B1 (ko) 2004-12-29 2004-12-29 차지 트랩 인슐레이터 메모리 장치
DE102005017072A DE102005017072A1 (de) 2004-12-29 2005-04-13 Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung
TW094113095A TWI261353B (en) 2004-12-29 2005-04-25 Charge trap insulator memory device
US11/115,135 US7126185B2 (en) 2004-12-29 2005-04-27 Charge trap insulator memory device
JP2005161116A JP5038599B2 (ja) 2004-12-29 2005-06-01 チャージトラップインシュレータメモリ装置
JP2012119068A JP2012191227A (ja) 2004-12-29 2012-05-24 チャージトラップインシュレータメモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115425A KR100696768B1 (ko) 2004-12-29 2004-12-29 차지 트랩 인슐레이터 메모리 장치

Publications (2)

Publication Number Publication Date
KR20060076662A KR20060076662A (ko) 2006-07-04
KR100696768B1 true KR100696768B1 (ko) 2007-03-19

Family

ID=37168914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115425A KR100696768B1 (ko) 2004-12-29 2004-12-29 차지 트랩 인슐레이터 메모리 장치

Country Status (1)

Country Link
KR (1) KR100696768B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8169467B2 (en) 2006-03-29 2012-05-01 Nvidia Corporation System, method, and computer program product for increasing an LCD display vertical blanking interval
US8872754B2 (en) 2006-03-29 2014-10-28 Nvidia Corporation System, method, and computer program product for controlling stereo glasses shutters

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
미국공개특허 제2004-0007734(2004.01.15)호 *
미국공개특허 제2004-0155234(2004.08.12)호 *

Also Published As

Publication number Publication date
KR20060076662A (ko) 2006-07-04

Similar Documents

Publication Publication Date Title
US7274593B2 (en) Nonvolatile ferroelectric memory device
US7728369B2 (en) Nonvolatile ferroelectric memory device
JP5038599B2 (ja) チャージトラップインシュレータメモリ装置
US7710759B2 (en) Nonvolatile ferroelectric memory device
US7733718B2 (en) One-transistor type DRAM
KR100800156B1 (ko) 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
KR100745902B1 (ko) 비휘발성 강유전체 메모리 장치
US7310268B2 (en) Float gate memory device
KR100696768B1 (ko) 차지 트랩 인슐레이터 메모리 장치
KR100682180B1 (ko) 불휘발성 강유전체 메모리 장치
US20060138528A1 (en) Charge trap insulator memory device
KR100800158B1 (ko) 1-트랜지스터형 디램 구동 방법
KR100636927B1 (ko) 플로우트 게이트 메모리 장치
KR100682212B1 (ko) 불휘발성 강유전체 메모리 장치
KR100696767B1 (ko) 차지 트랩 인슐레이터 메모리 장치
KR100892732B1 (ko) 1-트랜지스터형 디램 구동 방법
KR100800157B1 (ko) 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
KR100892731B1 (ko) 1-트랜지스터형 디램 구동 방법
KR100861191B1 (ko) 1-트랜지스터형 디램
KR100682204B1 (ko) 불휘발성 강유전체 메모리 장치
KR100605782B1 (ko) 플로우트 게이트 메모리 장치
KR100636925B1 (ko) 불휘발성 강유전체 메모리 장치
KR20090002796A (ko) 1-트랜지스터형 디램 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee