KR100904734B1 - 프리차지 전압공급회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

프리차지 전압공급회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 스텐바이모드에서 파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 비트라인 및 상보비트라인에 공급하는 제1 전압 공급부와; 상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 상기 비트라인 및 상보비트라인에 공급하는 제2 전압 공급부; 및 상기 소정 구간이 경과된 후 상기 프리차지 전압을 상기 비트라인 및 상보비트라인에 공급하는 제3 전압 공급부를 포함하는 프리차지 전압공급회로를 제공한다.
프리차지 전압, 파워다운모드

Description

프리차지 전압공급회로 및 이를 이용한 반도체 메모리 장치{Precharge Voltage Supplying Circuit and Semiconductor Memory Device using the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 파워다운모드(Power Down Mode)에서 비트라인과 워드라인 간의 브릿지를 통해 발생되는 누설전류의 양을 감소시키고, 파워다운 모드 종료 시 비트라인 프리차지 전압의 레벨을 빠르게 회복할 수 있도록 한 프리차지 전압 공급회로에 관한 것이다.
최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 특히, 디램(DRAM) 반도체 메모리 장치의 경우, 게이트의 피치(pitch) 사이즈가 감소함에 따라 반도체 메모리 장치의 제조공정 결과 워드라인과 비트라인 간에 브릿지(bridge) 현상이 발생할 가능성이 점점 더 높아지고 있다. 워드라인과 비트라인 간의 브릿지 현상은, 게이트를 형성하기 위해 폴리실리콘막을 식각했을 때 폴리실리콘의 일부가 식각되어 없어지지 않고 남아서 생기는 게이트 잔존물(gate residue)이나, 게이트 상층의 질화막이 화학기계 적 평탄화(CMP)에 의하여 유실되어 그 부위가 취약하게 되는 것에 주로 기인하여 발생하게 된다.
도 1은 반도체 메모리 장치에서 워드라인과 비트라인을 나타낸 단면도이다. 도시된 워드라인과 비트라인 사이에 브릿지 현상이 발생하게 되면 워드라인과 비트라인 간에는 전류 경로가 형성되게 되고, 이에 따라 반도체 메모리 장치의 스탠바이 모드에서 비트라인에 충전되어 있던 전하가 상기 전류경로를 통하여 유입됨으로써, 워드라인과 비트라인 간에는 스탠바이 모드에서 원하지 않는 누설전류가 발생하게 된다. 물론, 브릿지 현상이 발생한 불량셀을 대신하여 여분의 다른 셀로 대치할 수는 있으나, 이러한 경우에도 반도체 메모리 장치의 구조상에는 상기 불량셀이 여전히 존재하므로 상기 불량셀로는 누설전류가 계속 흐르게 된다.
실제 제품(예를 들어, 32M 가상에스램(Pseudo SRAM))에서는 브릿지를 통해 "R+C" 1개당 약 9μA 정도의 누설전류가 흐른다. 이와 같은 누설전류가 심한 경우에는 40% 정도의 수율(yield) 감소를 유발하는 경우도 있다.
워드라인과 비트라인 사이에 발생되는 브릿지는 게이트 패턴 불량 유형에 따라 다양한 저항값을 가지기 때문에, 전압강하 트랜지스터를 사용하거나 브리더 저항(bleeder)을 사용하여 상기 브릿지를 통한 누설 전류를 줄이는 데는 한계가 있다.
따라서, 본 발명은 파워다운모드에서 비트라인과 워드라인 간의 브릿지를 통 해 발생되는 누설전류의 양을 감소시키고, 파워다운 모드 종료 시 비트라인 프리차지 전압의 레벨을 빠르게 회복할 수 있도록 하는 프리차지 전압 공급회로를 개시한다.
이를 위해 본 발명은 스텐바이모드에서 파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 비트라인 및 상보비트라인에 공급하는 제1 전압 공급부와; 상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 상기 비트라인 및 상보비트라인에 공급하는 제2 전압 공급부; 및 상기 소정 구간이 경과된 후 상기 프리차지 전압을 상기 비트라인 및 상보비트라인에 공급하는 제3 전압 공급부를 포함하는 프리차지 전압공급회로를 제공한다.
본 발명에서, 상기 제1 전압 공급부는 프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 파워다운모드 신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치; 및 상기 제1 노드와 제2 노드 사이에 연결된 저항소자를 포함한다.
본 발명에서, 상기 스위치는 파워다운모드에 진입되는 구간부터 파워다운모드가 종료되는 구간까지 턴온되는 것이 바람직하다.
본 발명에서, 상기 제2 전압 공급부는 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 생성하는 논리부; 및 전원전압 공급단과 제1 노드 사이에 연결되어, 상기 파워다운모드 탈출신호에 응답하여 상기 전원전압을 상기 제1 노드로 공급하는 스위치를 포함한다.
본 발명에서, 상기 논리부는 상기 파워다운모드 신호를 반전시키는 인버터; 및 상기 파워다운모드 신호 및 상기 인버터의 출력신호를 입력받아 논리연산을 수행하여 상기 파워다운모드 탈출신호를 생성하는 논리소자를 포함한다.
본 발명에서, 상기 스위치는 상기 파워다운모드 탈출신호가 인에이블되는 구간동안 턴온되는 것이 바람직하다.
본 발명에서, 상기 제3 전압 공급부는 상기 파워다운모드와 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 입력받아 논리연산을 수행하는 논리소자; 및 프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 논리소자의 출력신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치를 포함한다.
본 발명에서, 상기 논리소자는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 스위치는 상기 파워다운모드 진입 전 또는 상기 소정 구간이 경과된 후 턴온되는 것이 바람직하다.
또한, 본 발명은 스텐바이 모드에서 파워다운모드 진입 시 제1 레벨의 전압을 공급하고, 상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 제2 레벨의 전압을 공급하며, 상기 소정 구간 경과 후 제3 레벨의 전압을 공급하는 프리차지 전압 공급부; 및 인에이블 신호에 응답하여 상기 프리차지 전압 공급부에서 공급되는 전압으로 비트라인 및 상보비트라인을 프리차지하는 프리차지부를 포함한다.
또한, 본 발명은 스텐바이 모드에서 파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 상기 제1 레벨의 전압으로 공급하는 제1 전압 공급부와; 상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 상기 제2 레벨의 전압으로 공급하는 제2 전압 공급부; 상기 소정 구간이 경과된 후 상기 프리차지 전압을 상기 제3 레벨의 전압으로 공급하는 제3 전압 공급부; 및 인에이블 신호에 응답하여 상기 제1 내지 제3 전압 공급부에서 공급되는 전압으로 비트라인 및 상보비트라인을 프리차지하는 프리차지부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일실시예에 따른 반도체 메모리 장치의 메모리 셀 영역의 구조를 도시한 것이고, 도 3은 본 발명에 의한 일실시예에 따른 프리차지 전압 공급회로의 회로도이다.
도 2 및 도 3에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 프리차지 전압 공급회로(200)는 제1 전압공급부(20), 논리부(22), 제2 전압공급부(24) 및 제3 전압공급부(26)로 구성된다.
제1 전압공급부(20)는 파워다운모드 진입 시 인에이블되는 파워다운모드 신호(PWDD)에 응답하여 제1 비트라인 프리차지 전압(VBLP)을 노드(nd1)로 공급하는 NMOS 트랜지스터(N0)와, 노드(nd1)과 노드(nd2) 사이에 연결된 저항소자(R0)로 구성된다.
논리부(22)는 파워다운모드 신호(PWDD)를 반전시키는 인버터(IV1)와, 파워다운모드 신호(PWDD) 및 인버터(IV1)의 출력신호를 입력받아 부정논리합 연산을 수행하여 파워다운모드 탈출 신호(PWDD_EXIT_P)를 생성하는 노어게이트(NR1)로 구성된다.
제2 전압공급부(24)는 파워다운모드 탈출 신호(PWDD_EXIT_P)에 응답하여 외부전압(VDD)을 노드(nd2)로 공급하는 NMOS 트랜지스터(N1)로 구성된다.
제3 전압공급부(26)는 파워다운모드 신호(PWDD)와 파워다운모드 탈출 신호(PWDD_EXIT_P)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR2) 및 노어게이트(NR2)의 출력신호에 응답하여 제1 비트라인 프리차지 전압(VBLP)을 노드(nd2)로 공급하는 NMOS 트랜지스터(N2)로 구성된다. 여기서, 저항소자(R0)의 저항값은 NMOS 트랜지스터(N0 내지 N2)의 턴온 저항값에 비해 상당히 큰 값을 갖는 것이 바람직하다.
본 실시예에서, 제1 비트라인 프리차지 전압(VBLP)은 일반적인 비트라인 프리차지 전압 생성회로를 통해 생성된 신호로 트랜지스터 또는 브리더 저항을 통해 감압되지 않은 신호인 것이 바람직하다. 또한, 본 실시예에서, 노드(nd2)를 통해서는 출력되는 제2 비트라인 프리차지 전압(VBLPD)은 파워다운 모드 진입 전후에 서로 다른 레벨을 갖는다.
그리고, 도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치의 프리차지 전압 공급회로(200)에서 생성된 제2 비트라인 프리차지 전압(VBLPD)은 프리차지 모드와 스탠바이 모드에서 턴-온되는 NMOS 트랜지스터(N17) 및 NMOS 트랜지스터(N18)를 통해 비트라인(BL)과 상보비트라인(/BL)에 공급된다.
이와 같이 구성된 본 실시예에 따른 반도체 메모리 장치의 프리차지 전압 공급회로(200)의 동작을 도 2 내지 도 5를 참조하여 반도체 메모리 장치의 동작 모드별로 나누어 설명한다. 반도체 메모리 장치의 동작 모드로는 액티브 모드, 프리 차지 모드 및 스탠바이 모드가 있다. 여기서, 액티브 모드란 반도체 메모리 장치에서 데이터의 입력 및 출력 등의 실질적인 동작이 수행되는 동작모드를 말하고, 프리차지 모드란 액티브 모드 이후 비트라인과 상보비트라인을 소정 전압, 특히 코어전압(VCORE)의 2분의 1 레벨(VBLP)로 프리차지시키는 모드를 말한다. 또한, 스탠바이 모드는 반도체 메모리 장치가 프리차지 모드 이후 저전력 소모 모드인 준비모드에 있는 경우를 말한다. 스탠바이 모드에서는 저전력 소모 모드를 수행하기 위해서 다양한 스펙들이 정해졌으며, 그 중 하나가 파워다운 모드(Power Down Mode)이다. 본 실시예에서는 스탠바이 모드에서 파워다운 모드가 실행되는 경우를 예를 들어 설명한다.
먼저, 액티브 모드에서의 동작을 살펴 본다. 반도체 메모리 장치가 액티브 모드에 진입하면, 신호(mwlb)는 하이레벨에서 로우레벨로 천이되고 신호(#PX)는 로우레벨로 천이된다. 이에 따라, PMOS 트랜지스터(P11)는 턴-온되고 NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N12)는 턴-오프되므로, 블럭(block1)의 워드라인(WL)은 고전압(VPP)레벨로 구동된다. 아울러, 신호(BLEQ1)는 하이레벨에서 로우레벨로 천이되므로, NMOS 트랜지스터(N14), NMOS 트랜지스터(N17) 및 NMOS 트랜지스터(N18)는 턴-오프되어 비트라인(BL)과 상보비트라인(/BL)은 서로 격리된다.
그리고, 신호(BISH1)는 하이레벨의 모드를 유지하므로 NMOS 트랜지스터(N15)와 NMOS 트랜지스터(N16)는 턴-온되는 반면, 신호(BISL1)는 로우레벨로 천이되므로 NMOS 트랜지스터(N19)와 NMOS 트랜지스터(N20)는 턴-오프된다. 이에 따라, 센스앰프(100)는 셀 트랜지스터인 NMOS 트랜지스터(N13)로부터의 데이터를 감지하여 증폭 하거나 상기 셀 트랜지스터(N13)에 데이터를 입력하는 등의 동작을 수행할 수 있게 된다.
다음으로, 프리차지 모드에서의 동작을 살펴 본다. 반도체 메모리 장치가 액티브 모드를 완료하고 프리차지 모드에 진입하면, 신호(mwlb)는 로우레벨에서 하이레벨로 천이되고 신호(#PX)는 로우레벨에서 하이레벨로 천이된다. 이에 따라, PMOS 트랜지스터(P11)는 턴-오프되고 NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N12)는 턴-온되므로, 블럭(block1)의 워드라인(WL)은 접지(VSS)레벨로 구동된다. 아울러, 신호(BLEQ1)는 로우레벨에서 하이레벨로 천이되므로, NMOS 트랜지스터(N14), NMOS 트랜지스터(N17) 및 NMOS 트랜지스터(N18)는 턴-온되어 비트라인(BL)과 상보비트라인(/BL)은 프리차지 전압공급회로(200)로부터 공급되는 제2 비트라인 프리차지 전압(VBLPD)에 의하여 프리차지된다. 이때, 신호(BISH1)는 하이레벨의 모드를 유지하고 신호(BISL1)는 하이레벨로 천이되어 NMOS 트랜지스터(N19)와 NMOS 트랜지스터(N20)를 턴-온시킴으로써, 프리차지 동작이 비트라인(BL)과 상보비트라인(BL)에 온전히 수행될 수 있도록 한다.
프리차지 모드에서 프리차지 전압공급회로(200)의 동작을 보다 구체적으로 살펴보면 다음과 같다. 앞서 가정한 바와 같이 프리차지 모드에서는 파워다운 모드(Power Down Mode)에 진입하지 않으므로 파워다운모드 신호(PWDD)는 로우레벨로 디스에이블되고, 논리부(22)에서 출력되는 파워다운모드 탈출 신호(PWDD_EXIT_P) 또한 로우레벨이 된다. 로우레벨의 파워다운모드 신호(PWDD)는 NMOS 트랜지스터(N0)를 턴오프시키고, 로우레벨의 파워다운모드 탈출 신호(PWDD_EXIT_P)는 NMOS 트랜지스터(N1)를 턴오프시킨다. 한편, 로우레벨의 파워다운모드 신호(PWDD) 및 파워다운모드 탈출 신호(PWDD_EXIT_P)를 입력받는 노어게이트(NR2)는 하이레벨을 출력하므로 NMOS 트랜지스터(N2)는 턴온된다. 따라서, 제1 비트라인 프리차지 전압(VBLP)이 턴온된 NMOS 트랜지스터(N2)를 통해 제2 비트라인 프리차지 전압(VBLPD)으로 공급된다.
다음으로, 스탠바이 모드에서의 동작을 살펴 본다. 반도체 메모리 장치가 프리차지 모드를 완료하고 스탠바이 모드에 진입하면, 신호(mwlb)는 하이레벨의 모드를, 신호(#PX)는 하이레벨의 모드를 유지하므로, 워드라인(WL)은 접지(VSS)레벨로 구동된 모드를 여전히 유지한다. 아울러, 신호(BLEQ1)는 하이레벨의 모드에 있으므로, 비트라인(BL)과 상보비트라인(/BL)은 프리차지 전압공급회로(200)로부터 공급되는 제2 비트라인 프리차지 전압(VBLPD)을 공급받고 있다.
그런데, NMOS(N13)의 셀이 워드라인과 비트라인 간 브릿지현상이 발생한 불량셀인 경우에는 비트라인(BL)에서 워드라인(WL)으로 누설전류가 발생하게 된다. 즉, 제2 비트라인 프리차지 전압(VBLPD)에 의하여 프리차지된 비트라인(BL)과 접지(VSS)레벨인 워드라인(WL) 간에는 브릿지에 의한 전류경로가 생기게 되므로, 비트라인(BL)에서 워드라인(WL)으로 누설전류가 흐르게 된다.
그러나, 본 실시예에 따르면, 비록 상기 누설전류는 발생한다 하더라도 그 양은 매우 적도록 제어할 수 있다. 즉, 본 실시예에 따른 프리차지 전압공급회로(200)는 스탠바이 모드에서 진입하는 파워다운모드에서 제2 비트라인 프리차지 전압(VBLPD)의 레벨을 조절하여 비트라인(BL)을 프리차지시킴으로써, 비트라인(BL) 에서 워드라인(WL)으로 흐르는 누설전류의 양을 감소시킨다. 이하, 본 실시예에 따른 프리차지 전압공급회로(200)의 동작을 보다 구체적으로 살펴본다.
도4에 도시된 바와 같이, 스탠바이 모드에서 파워다운모드에 진입하는 경우(B) 파워다운모드 신호(PWDD)는 하이레벨이 되고, 파워다운모드 탈출 신호(PWDD_EXIT_P)는 로우레벨이 된다. 하이레벨의 파워다운모드 신호(PWDD)에 의해 NMOS 트랜지스터(N0)는 턴온되고, 로우레벨의 파워다운모드 탈출 신호(PWDD_EXIT_P)에 의해 NMOS 트랜지스터(N1)는 턴오프된다. 또한, 노어게이트(NR2)는 로우레벨을 출력하므로 NMOS 트랜지(N2)는 턴오프된다. 이에 따라, 프리차지 전압공급회로(200)에서 공급하는 제2 비트라인 프리차지 전압(VBLPD)은 제1 비트라인 프리차지 전압(VBLP)이 높은 저항값을 갖는 저항소자(R0)를 통해 감압되어 생성된다. 이상 설명한 바와 같이, 본 실시예에 따른 프리차지 전압공급회로(200)는 파워다운모드에서는 비트라인(BL)을 프리차지시키는 제2 비트라인 프리차지 전압(VBLPD)의 레벨을 감소시킴으로써, 비트라인(BL)에서 워드라인(WL)으로 흐르는 누설전류의 양을 감소시킨다. 누설전류의 감소에 의해 수율은 증가한다.
다음으로, 파워다운모드가 종료되는 경우(C)에는 도4에 도시된 바와 같이, 파워다운모드 신호(PWDD)는 로우레벨이 되어 NMOS 트랜지스터(N0)를 턴오프시키고, 로우레벨의 파워다운모드 신호(PWDD)를 입력받는 노어게이트(NR1)는 인버터(IV1)의 지연구간동안 하이레벨로 인에이블되는 파워다운모드 탈출 신호(PWDD_EXIT_P)를 생성한다. 이때, 파워다운모드 탈출 신호(PWDD_EXIT_P)가 하이레벨로 유지되는 구간은 인버터(IV1)를 구성하는 MOS 트랜지스터의 사이즈를 조절하거나 인버터(IV1) 대 신 다수의 인버터로 구성된 인버터 체인을 사용하여 조절할 수 있다. 하이레벨의 파워다운모드 탈출 신호(PWDD_EXIT_P)에 의해 NMOS 트랜지스터(N2)는 턴오프되고 NMOS 트랜지스터(N1)만 턴온되므로 제1 비트라인 프리차지 전압(VBLP)보다 높은 레벨의 외부전압(VDD)이 턴온된 NMOS 트랜지스터(N1)를 통해 제2 비트라인 프리차지 전압(VBLPD)으로 공급된다. 이와 같이, 본 실시예에 따른 프리차지 전압공급회로(200)는 파워다운모드가 종료된 후 소정 구간 동안에는 높은 레벨의 외부전압(VDD)을 제2 비트라인 프리차지 전압(VBLPD)으로 공급하여 비트라인(BL)을 프리차지시킴으로써, 비트라인 프리차지 전압의 레벨을 빠르게 회복하고 있다. 이에 따라 프리차지 특성이 나빠지는 현상을 방지할 수 있다.
파워다운모드가 종료된 후 인버터(IV1)의 지연구간이 경과되고 난 후(D)에는 도 4에 도시된 바와 같이, 파워다운모드 신호(PWDD)가 로우레벨이 되고 파워다운모드 탈출 신호(PWDD_EXIT_P)가 하이레벨에서 로우레벨로 천이되므로, NMOS 트랜지스터(N0) 및 NMOS 트랜지스터(N1)는 턴오프되고, NMOS 트랜지스터(N2)가 턴온된다. 이에 따라 제1 비트라인 프리차지 전압(VBLP)이 턴온된 NMOS 트랜지스터(N2)를 통해 제2 비트라인 프리차지 전압(VBLPD)으로 공급된다.
이상 설명한 본 실시예에 따른 프리차지 전압공급회로(200)는 스탠바이 모드에서 파워다운모드에 진입하는 경우에는 비트라인에 공급되는 제2 비트라인 프리차지 전압(VBLPD)의 레벨을 감소시켜 비트라인(BL)에서 워드라인(WL)으로 흐르는 누설전류의 양을 감소시킨다. 또한, 파워다운모드가 종료되는 경우 비트라인에 공급되는 제2 비트라인 프리차지 전압(VBLPD)을 높은 레벨의 외부전압(VDD)으로 구동하 여 비트라인 프리차지 전압의 레벨을 빠르게 회복하여 프리차지 특성을 향상시킨다.
도 5를 참고하면 본 실시예에 따른 프리차지 전압공급회로(200)를 통해 공급되는 제2 비트라인 프리차지 전압(VBLPD)의 레벨(NEW)이 파워다운모드(B)에서는 종래(OLD)보다 낮고 파워다운모드가 종료되고 난 후(C, D)에는 종래(OLD) 보다 높게 형성되는 것을 확인할 수 있다.
도 1은 반도체 메모리 장치에서 워드라인과 비트라인을 나타낸 단면도이다.
도 2는 본 발명에 의한 일실시예에 따른 반도체 메모리 장치의 메모리 셀 영역의 구조를 도시한 것이다.
도 3은 본 발명에 의한 일실시예에 따른 프리차지 전압 공급회로의 회로도이다.
도 4는 도 3의 파워다운모드 신호(PWDD) 및 파워다운모드 탈출 신호(PWDD_EXIT_P)의 파형을 도시한 타이밍도이다.
도 5는 종래의 프리차지 전압 공급회로를 통해 공급되는 비트라인 프리차지 전압과 도 3을 통해 공급되는 비트라인 프리차지 전압의 파형을 동작 모드 별로 보여주는 도면이다.

Claims (23)

  1. 스텐바이모드에서 파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 비트라인 및 상보비트라인에 공급하는 제1 전압 공급부와;
    상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 상기 비트라인 및 상보비트라인에 공급하는 제2 전압 공급부; 및
    상기 소정 구간이 경과된 후 상기 프리차지 전압을 상기 비트라인 및 상보비트라인에 공급하는 제3 전압 공급부를 포함하는 프리차지 전압공급회로.
  2. 제 1 항에 있어서, 상기 제1 전압 공급부는
    프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 파워다운모드 신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치; 및
    상기 제1 노드와 제2 노드 사이에 연결된 저항소자를 포함하는 프리차지 전압공급회로.
  3. 제 2 항에 있어서, 상기 스위치는 파워다운모드에 진입되는 구간부터 파워다운모드가 종료되는 구간까지 턴온되는 프리차지 전압공급회로.
  4. 제 1항에 있어서, 상기 제2 전압 공급부는
    상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 생성하는 논리부; 및
    전원전압 공급단과 제1 노드 사이에 연결되고, 상기 파워다운모드 탈출신호에 응답하여 상기 전원전압을 상기 제1 노드로 공급하는 스위치를 포함하는 프리차지 전압공급회로.
  5. 제 4항에 있어서, 상기 논리부는
    상기 파워다운모드 신호를 반전시키는 인버터; 및
    상기 파워다운모드 신호 및 상기 인버터의 출력신호를 입력받아 논리연산을 수행하여 상기 파워다운모드 탈출신호를 생성하는 논리소자를 포함하는 프리차지 전압공급회로.
  6. 제 4 항에 있어서, 상기 스위치는 상기 파워다운모드 탈출신호가 인에이블되는 구간동안 턴온되는 프리차지 전압공급회로.
  7. 제 1 항에 있어서, 상기 제3 전압 공급부는
    상기 파워다운모드와 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 입력받아 논리연산을 수행하는 논리소자; 및
    프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 논리소자의 출력신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치를 포함하는 프리차지 전압공급회로.
  8. 제 7 항에 있어서, 상기 논리소자는 부정논리합 연산을 수행하는 프리차지 전압공급회로.
  9. 제 7 항에 있어서, 상기 스위치는 상기 파워다운모드 진입 전 또는 상기 소정 구간이 경과된 후 턴온되는 프리차지 전압공급회로.
  10. 스텐바이 모드에서 파워다운모드 진입 시 제1 레벨의 전압을 공급하고, 상기 스텐바이 모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 제2 레벨의 전압을 공급하며, 상기 소정 구간 경과 후 제3 레벨의 전압을 공급하는 프리차지 전압 공급부; 및
    인에이블 신호에 응답하여 상기 프리차지 전압 공급부에서 공급되는 전압으로 비트라인 및 상보비트라인을 프리차지하는 프리차지부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 인에이블 신호는 프리차지 모드 또는 스탠바이 모드에서 인에이블되는 반도체 메모리 장치.
  12. 제 10 항에 있어서, 상기 프리차지 전압 공급부는
    파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 상기 제1 레벨의 전압으로 공급하는 제1 전압 공급부와;
    상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 상기 제2 레벨의 전압으로 공급하는 제2 전압 공급부; 및
    상기 소정 구간이 경과된 후 상기 프리차지 전압을 상기 제3 레벨의 전압으로 공급하는 제3 전압 공급부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제1 전압 공급부는
    프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 파워다운모드 신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치; 및
    상기 제1 노드와 제2 노드 사이에 연결된 저항소자를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 스위치는 파워다운모드에 진입되는 구간부터 파워다운모드가 종료되는 구간까지 턴온되는 반도체 메모리 장치.
  15. 제 12 항에 있어서, 상기 제2 전압 공급부는
    상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 생성하는 논리부; 및
    전원전압 공급단과 제1 노드 사이에 연결되고, 상기 파워다운모드 탈출신호에 응답하여 상기 전원전압을 상기 제1 노드로 공급하는 스위치를 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 논리부는
    상기 파워다운모드 신호를 반전시키는 인버터; 및
    상기 파워다운모드 신호 및 상기 인버터의 출력신호를 입력받아 논리연산을 수행하여 상기 파워다운모드 탈출신호를 생성하는 논리소자를 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 스위치는 상기 파워다운모드 탈출신호가 인에이블되는 구간동안 턴온되는 반도체 메모리 장치.
  18. 제 12 항에 있어서, 상기 제3 전압 공급부는
    상기 파워다운모드와 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 입력받아 논리연산을 수행하는 논리소자; 및
    프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 논리소자의 출력신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 스위치는 상기 파워다운모드 진입 전 또는 상기 소정 구간이 경과된 후 턴온되는 반도체 메모리 장치.
  20. 스텐바이 모드에서 파워다운모드 진입 시 인에이블되는 파워다운모드 신호에 응답하여 프리차지 전압을 감압하여 제1 레벨의 전압으로 공급하는 제1 전압 공급부와;
    상기 스텐바이모드에서 상기 파워다운모드가 종료되는 구간부터 소정 구간 동안 전원전압을 제2 레벨의 전압으로 공급하는 제2 전압 공급부;
    상기 소정 구간이 경과된 후 상기 프리차지 전압을 제3 레벨의 전압으로 공급하는 제3 전압 공급부; 및
    인에이블 신호에 응답하여 상기 제1 내지 제3 전압 공급부에서 공급되는 전압으로 비트라인 및 상보비트라인을 프리차지하는 프리차지부를 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 제1 전압 공급부는
    프리차지 전압 공급단과 제1 노드 사이에 연결되어 상기 파워다운모드 신호에 응답하여 상기 프리차지 전압을 상기 제1 노드로 공급하는 스위치; 및
    상기 제1 노드와 제2 노드 사이에 연결된 저항소자를 포함하는 반도체 메모리 장치.
  22. 제 20 항에 있어서, 상기 제2 전압 공급부는
    상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 생성하는 논리부; 및
    전원전압 공급단과 제1 노드 사이에 연결되어, 상기 파워다운모드 탈출신호에 응답하여 상기 전원전압을 상기 제1 노드로 공급하는 스위치를 포함하는 반도체 메모리 장치.
  23. 제 20 항에 있어서, 상기 제3 전압 공급부는
    상기 파워다운모드와 상기 파워다운모드가 종료되는 구간부터 소정 구간동안 인에이블되는 파워다운모드 탈출신호를 입력받아 논리연산을 수행하는 논리소자; 및
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