CN109245755B - 一种高压逻辑电路 - Google Patents

一种高压逻辑电路 Download PDF

Info

Publication number
CN109245755B
CN109245755B CN201710558157.XA CN201710558157A CN109245755B CN 109245755 B CN109245755 B CN 109245755B CN 201710558157 A CN201710558157 A CN 201710558157A CN 109245755 B CN109245755 B CN 109245755B
Authority
CN
China
Prior art keywords
voltage
module
low
power supply
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710558157.XA
Other languages
English (en)
Other versions
CN109245755A (zh
Inventor
陈晓璐
张赛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhaoyi Innovation Technology Group Co ltd
Original Assignee
Zhaoyi Innovation Technology Group Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhaoyi Innovation Technology Group Co ltd filed Critical Zhaoyi Innovation Technology Group Co ltd
Priority to CN201710558157.XA priority Critical patent/CN109245755B/zh
Publication of CN109245755A publication Critical patent/CN109245755A/zh
Application granted granted Critical
Publication of CN109245755B publication Critical patent/CN109245755B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种高压逻辑电路，包括：高压预充模块，高压预充模块与高压电源相连，当高压预充模块工作时，高压预充模块的输出端电压预充至高压电源的电压；高压隔离模块，高压隔离模块与高压预充模块的输出端相连，高压隔离模块接收高压电源的电压，当高压隔离模块工作时，高压隔离模块输出预设低压；低压逻辑模块，低压逻辑模块的电源端与高压隔离模块的输出端相连，低压逻辑模块用于接收低压数据信号，并对低压数据信号进行逻辑处理；求值模块，求值模块与低压逻辑模块相连，当求值模块工作时，求值模块对低压逻辑模块逻辑处理后的结果进行求值。本发明可以有效减少高压MOS管的使用，和减小高压信号的负载电容。

Description

一种高压逻辑电路
技术领域
本发明涉及电路技术领域，特别是涉及一种高压逻辑电路。
背景技术
现有技术中，应用高压逻辑电路时，通常需要使用levelshift(电平移位)电路进行电压域转换，以及使用高压mos管构成的高压逻辑模块对输入信号进行逻辑运算。
现有技术中的高压逻辑电路存在以下缺陷：需要使用大量的高压mos管，既浪费芯片面积，又增加了高压信号的负载电容。
发明内容
鉴于上述问题，本发明实施例的目的在于提供一种高压逻辑电路，以解决现有技术中的高压逻辑电路需要使用大量的高压mos管的问题。
为了解决上述问题，本发明实施例公开了一种高压逻辑电路，包括：
高压预充模块，所述高压预充模块与高压电源相连，当所述高压预充模块工作时，所述高压预充模块的输出端电压预充至所述高压电源的电压；
高压隔离模块，所述高压隔离模块与所述高压预充模块的输出端相连，所述高压隔离模块接收所述高压电源的电压，当所述高压隔离模块工作时，所述高压隔离模块输出预设低压；
低压逻辑模块，所述低压逻辑模块的电源端与所述高压隔离模块的输出端相连，所述低压逻辑模块用于接收低压数据信号，并对所述低压数据信号进行逻辑处理；
求值模块，所述求值模块与所述低压逻辑模块相连，当所述求值模块工作时，所述求值模块对所述低压逻辑模块逻辑处理后的结果进行求值。
可选地，所述高压电源的电压为正电压，所述低压逻辑模块为低压NMOS逻辑电路，所述求值模块的输出端接地。
可选地，所述求值模块包括：
低压NMOS管，所述低压NMOS管的栅端接收求值使能信号，所述低压NMOS管的漏端与所述低压逻辑模块相连，所述低压NMOS管的源端接地。
可选地，所述高压预充模块包括：
第一高压PMOS管，所述第一高压PMOS管的栅端接收预充使能信号，所述第一高压PMOS管的源端与所述高压电源相连，所述第一高压PMOS管的漏端与所述高压隔离模块相连。
可选地，所述高压隔离模块包括：
第一高压NMOS管，所述第一高压NMOS管的栅端接收隔离使能信号，所述第一高压NMOS管的漏端与所述高压预充模块的输出端相连，所述第一高压NMOS管的源端与所述低压逻辑模块的电源端相连。
可选地，所述高压电源的电压为负电压，所述低压逻辑模块为低压PMOS逻辑电路，所述求值模块的输出端与低压电源相连。
可选地，所述求值模块包括：
低压PMOS管，所述低压PMOS管的栅端接收求值使能信号，所述低压PMOS管的漏端与所述低压逻辑模块相连，所述低压PMOS管的源端与所述低压电源相连。
可选地，所述高压预充模块包括：
第二高压NMOS管，所述第二高压NMOS管的栅端接收预充使能信号，所述第二高压NMOS管的源端与所述高压电源相连，所述第二高压NMOS管的漏端与所述高压隔离模块相连。
可选地，所述高压隔离模块包括：
第二高压PMOS管，所述第二高压PMOS管的栅端接收隔离使能信号，所述第二高压PMOS管的漏端与所述高压预充模块的输出端相连，所述第二高压PMOS管的源端与所述低压逻辑模块的电源端相连。
可选地，所述高压逻辑电路还包括：
电压保持模块，所述电压保持模块分别与所述高压电源和所述高压预充模块的输出端相连，所述电压保持模块用于将所述高压预充模块的输出端电压保持在所述高压电源的电压。
本发明实施例包括以下优点：设置高压逻辑电路包括高压预充模块、高压隔离模块、低压逻辑模块和求值模块，其中，高压预充模块与高压电源相连，当高压预充模块工作时，高压预充模块的输出端电压预充至高压电源的电压；高压隔离模块与高压预充模块的输出端相连，高压隔离模块接收高压电源的电压，当高压隔离模块工作时，高压隔离模块输出预设低压；低压逻辑模块的电源端与高压隔离模块的输出端相连，低压逻辑模块用于接收低压数据信号，并对低压数据信号进行逻辑处理；求值模块与低压逻辑模块相连，当求值模块工作时，求值模块对低压逻辑模块逻辑处理后的结果进行求值。这样，本发明实施例通过增加高压隔离模块，将输入低压逻辑模块的高压信号进行隔离，不仅使得低压数据信号无需进行电压域转换，即节省了levelshift电路，而且采用低压逻辑模块对低压数据信号进行逻辑运算，即节省了高压逻辑模块，因此，有效减少了高压MOS管的使用，和减小了高压信号的负载电容。
附图说明
图1是本发明的一种高压逻辑电路实施例的结构框图；
图2是本发明的一种高压逻辑电路实施例的结构示意图；
图3是本发明的另一种高压逻辑电路实施例的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图1，其示出了本发明的一种高压逻辑电路10实施例的结构框图，具体可以包括如下模块：高压预充模块1，高压预充模块1与高压电源20相连，当高压预充模块1工作时，高压预充模块1的输出端电压预充至高压电源20的电压；高压隔离模块2，高压隔离模块2与高压预充模块1的输出端相连，高压隔离模块2接收高压电源20的电压，当高压隔离模块2工作时，高压隔离模块2输出预设低压；低压逻辑模块3，低压逻辑模块3的电源端与高压隔离模块2的输出端相连，低压逻辑模块3用于接收低压数据信号VIN，并对低压数据信号VIN进行逻辑处理；求值模块4，求值模块4与低压逻辑模块3相连，当求值模块4工作时，求值模块4对低压逻辑模块3逻辑处理后的结果进行求值。
这样，本发明实施例通过增加高压隔离模块2，将输入低压逻辑模块3的高压信号进行隔离，不仅使得低压数据信号VIN无需进行电压域转换，即节省了levelshift电路，而且采用低压逻辑模块3对低压数据信号VIN进行逻辑运算，即节省了现有的高压逻辑模块，因此，有效减少了高压MOS管的使用，和减小了高压信号的负载电容。
可选地，参照图2，在本发明的一个实施例中，高压电源20的电压可以为正电压HV1，此时，低压逻辑模块3可以为低压NMOS逻辑电路，求值模块4的输出端接地。低压NMOS逻辑电路由至少一个低压NMOS管构成。
可选地，参照图2，在本发明的一个实施例中，求值模块4可以包括：低压NMOS管MN0，低压NMOS管MN0的栅端接收求值使能信号VEVA，低压NMOS管MN0的漏端与低压逻辑模块3相连，低压NMOS管MN0的源端接地。其中，当求值使能信号VEVA为高电平时，低压NMOS管MN0导通，即求值模块4工作。
可选地，参照图2，在本发明的一个实施例中，高压预充模块1可以包括：第一高压PMOS管MP1，第一高压PMOS管MP1的栅端接收预充使能信号VPRE，第一高压PMOS管MP1的源端与高压电源20相连，第一高压PMOS管MP1的漏端与高压隔离模块2相连。其中，当预充使能信号VPRE为低电平时，第一高压PMOS管MP1导通，即高压预充模块1工作。
可选地，参照图2，在本发明的一个实施例中，高压隔离模块2可以包括：第一高压NMOS管MN1，第一高压NMOS管MN1的栅端接收隔离使能信号VSHD，第一高压NMOS管MN1的漏端与高压预充模块1的输出端相连，第一高压NMOS管MN1的源端与低压逻辑模块3的电源端相连。其中，当隔离使能信号VSHD为高电平时，第一高压NMOS管MN1导通，即高压预充模块1工作。
具体地，由于第一高压NMOS管MN1的源端电压D0即预设低压不高于VSHD-VTHN，VTHN为第一高压NMOS管MN1的导通阈值电压，因此，只需合理设置隔离使能信号VSHD的大小，即可使得低压逻辑模块3和求值模块4只需采用低压NMOS即可，从而节省了现有的高压逻辑模块。
可选地，参照图3，在本发明的另一个实施例中，高压电源20的电压可以为负电压HV0，此时，低压逻辑模块3为低压PMOS逻辑电路，求值模块4的输出端与低压电源30相连。
可选地，参照图3，在本发明的另一个实施例中，求值模块4可以包括：低压PMOS管MP0，低压PMOS管MP0的栅端接收求值使能信号VEVA，低压PMOS管MP0的漏端与低压逻辑模块3相连，低压PMOS管MP0的源端与低压电源30相连。其中，当求值使能信号VEVA为低电平时，低压PMOS管MP0导通，即求值模块4工作。
可选地，参照图3，在本发明的另一个实施例中，高压预充模块1可以包括：第二高压NMOS管MN2，第二高压NMOS管MN2的栅端接收预充使能信号VPRE，第二高压NMOS管MN2的源端与高压电源20相连，第二高压NMOS管MN2的漏端与高压隔离模块2相连。其中，当预充使能信号VPRE为高电平时，第二高压NMOS管MN2导通，即高压预充模块1工作。
可选地，参照图3，在本发明的另一个实施例中，高压隔离模块2可以包括：第二高压PMOS管MP2，第二高压PMOS管MP2的栅端接收隔离使能信号VSHD，第二高压PMOS管MP2的漏端与高压预充模块1的输出端相连，第二高压PMOS管MP2的源端与低压逻辑模块3的电源端相连。其中，当隔离使能信号VSHD为低电平时，第二高压PMOS管MP2导通，即高压隔离模块2工作。
具体地，由于第二高压PMOS管MP2的源端电压D1即预设低压不低于VSHD+|VTHP|，VTHP为第二高压PMOS管MP2的导通阈值电压，因此，只需合理设置VSHD的大小，即可使得低压逻辑模块3和求值模块4只需采用低压PMOS即可，从而节省了现有的高压逻辑模块。
可选地，参照图2和图3，高压逻辑电路10还可以包括：电压保持模块5，电压保持模块5分别与高压电源20和高压预充模块1的输出端相连，电压保持模块5用于将高压预充模块1的输出端电压保持在高压电源20的电压，以提高高压逻辑电路10的可靠性。
可选地，电压保持模块5可以具有任意使高压预充模块1的输出端电压保持在高压电源20的电压的电路结构。
本发明实施例包括以下优点：设置高压逻辑电路包括高压预充模块、高压隔离模块、低压逻辑模块和求值模块，其中，高压预充模块与高压电源相连，当高压预充模块工作时，高压预充模块的输出端电压预充至高压电源的电压；高压隔离模块与高压预充模块的输出端相连，高压隔离模块接收高压电源的电压，当高压隔离模块工作时，高压隔离模块输出预设低压；低压逻辑模块的电源端与高压隔离模块的输出端相连，低压逻辑模块用于接收低压数据信号，并对低压数据信号进行逻辑处理；求值模块与低压逻辑模块相连，当求值模块工作时，求值模块对低压逻辑模块逻辑处理后的结果进行求值。这样，本发明实施例通过增加高压隔离模块，将输入低压逻辑模块的高压信号进行隔离，不仅使得低压数据信号无需进行电压域转换，即节省了levelshift电路，而且采用低压逻辑模块对低压数据信号进行逻辑运算，即节省了高压逻辑模块，因此，有效减少了高压MOS管的使用，和减小了高压信号的负载电容。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种高压逻辑电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种高压逻辑电路，其特征在于，包括：
高压预充模块，所述高压预充模块与高压电源相连，当所述高压预充模块工作时，所述高压预充模块的输出端电压预充至所述高压电源的电压；
高压隔离模块，所述高压隔离模块与所述高压预充模块的输出端相连，所述高压隔离模块接收所述高压电源的电压，当所述高压隔离模块工作时，所述高压隔离模块输出预设低压；
低压逻辑模块，所述低压逻辑模块的电源端与所述高压隔离模块的输出端相连，所述低压逻辑模块用于接收低压数据信号，并对所述低压数据信号进行逻辑处理；
求值模块，所述求值模块与所述低压逻辑模块相连，当所述求值模块工作时，所述求值模块对所述低压逻辑模块逻辑处理后的结果进行求值；
当所述高压电源的电压为正电压时，所述低压逻辑模块为低压NMOS逻辑电路，所述求值模块包括低压NMOS管，所述高压预充模块包括第一高压PMOS管，所述高压隔离模块包括第一高压NMOS管；
当所述高压电源的电压为负电压时，所述低压逻辑模块为低压PMOS逻辑电路，所述求值模块包括低压PMOS管，所述高压预充模块包括第二高压NMOS管，所述高压隔离模块包括第二高压PMOS管。
2.根据权利要求1所述的高压逻辑电路，其特征在于，所述高压电源的电压为正电压，所述求值模块的输出端接地。
3.根据权利要求2所述的高压逻辑电路，其特征在于，所述低压NMOS管的栅端接收求值使能信号，所述低压NMOS管的漏端与所述低压逻辑模块相连，所述低压NMOS管的源端接地。
4.根据权利要求2所述的高压逻辑电路，其特征在于，所述第一高压PMOS管的栅端接收预充使能信号，所述第一高压PMOS管的源端与所述高压电源相连，所述第一高压PMOS管的漏端与所述高压隔离模块相连。
5.根据权利要求2所述的高压逻辑电路，其特征在于，所述第一高压NMOS管的栅端接收隔离使能信号，所述第一高压NMOS管的漏端与所述高压预充模块的输出端相连，所述第一高压NMOS管的源端与所述低压逻辑模块的电源端相连。
6.根据权利要求1所述的高压逻辑电路，其特征在于，所述高压电源的电压为负电压，所述求值模块的输出端与低压电源相连。
7.根据权利要求6所述的高压逻辑电路，其特征在于，所述低压PMOS管的栅端接收求值使能信号，所述低压PMOS管的漏端与所述低压逻辑模块相连，所述低压PMOS管的源端与所述低压电源相连。
8.根据权利要求6所述的高压逻辑电路，其特征在于，所述第二高压NMOS管的栅端接收预充使能信号，所述第二高压NMOS管的源端与所述高压电源相连，所述第二高压NMOS管的漏端与所述高压隔离模块相连。
9.根据权利要求6所述的高压逻辑电路，其特征在于，所述第二高压PMOS管的栅端接收隔离使能信号，所述第二高压PMOS管的漏端与所述高压预充模块的输出端相连，所述第二高压PMOS管的源端与所述低压逻辑模块的电源端相连。
10.根据权利要求1所述的高压逻辑电路，其特征在于，还包括：
电压保持模块，所述电压保持模块分别与所述高压电源和所述高压预充模块的输出端相连，所述电压保持模块用于将所述高压预充模块的输出端电压保持在所述高压电源的电压。
CN201710558157.XA 2017-07-10 2017-07-10 一种高压逻辑电路 Active CN109245755B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710558157.XA CN109245755B (zh) 2017-07-10 2017-07-10 一种高压逻辑电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710558157.XA CN109245755B (zh) 2017-07-10 2017-07-10 一种高压逻辑电路

Publications (2)

Publication Number Publication Date
CN109245755A CN109245755A (zh) 2019-01-18
CN109245755B true CN109245755B (zh) 2024-04-09

Family

ID=65083053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710558157.XA Active CN109245755B (zh) 2017-07-10 2017-07-10 一种高压逻辑电路

Country Status (1)

Country Link
CN (1) CN109245755B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4194214A (en) * 1976-08-26 1980-03-18 Sharp Kabushiki Kaisha Integration of high voltage driver and low voltage logic in a semiconductor device
JP2003243613A (ja) * 2002-02-20 2003-08-29 Hitachi Ltd 高耐圧アナログスイッチ集積回路
KR20040002138A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 로직부가 격리되는 고전압 트랜지스터
CN101777905A (zh) * 2009-01-12 2010-07-14 辉芒微电子（深圳）有限公司 一种逻辑电平转换电路
CN103401541A (zh) * 2013-07-05 2013-11-20 西安启芯微电子有限公司 用于开关型充电管理芯片中驱动管与电感的短路保护电路
CN103856071A (zh) * 2012-12-07 2014-06-11 上海亿思特电气股份有限公司 高压变频器的功率单元控制电路
CN207265998U (zh) * 2017-07-10 2018-04-20 北京兆易创新科技股份有限公司 一种高压逻辑电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100340866B1 (ko) * 1999-12-02 2002-06-20 박종섭 고전위 발생 장치
KR100904734B1 (ko) * 2007-10-29 2009-06-26 주식회사 하이닉스반도체 프리차지 전압공급회로 및 이를 이용한 반도체 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4194214A (en) * 1976-08-26 1980-03-18 Sharp Kabushiki Kaisha Integration of high voltage driver and low voltage logic in a semiconductor device
JP2003243613A (ja) * 2002-02-20 2003-08-29 Hitachi Ltd 高耐圧アナログスイッチ集積回路
KR20040002138A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 로직부가 격리되는 고전압 트랜지스터
CN101777905A (zh) * 2009-01-12 2010-07-14 辉芒微电子（深圳）有限公司 一种逻辑电平转换电路
CN103856071A (zh) * 2012-12-07 2014-06-11 上海亿思特电气股份有限公司 高压变频器的功率单元控制电路
CN103401541A (zh) * 2013-07-05 2013-11-20 西安启芯微电子有限公司 用于开关型充电管理芯片中驱动管与电感的短路保护电路
CN207265998U (zh) * 2017-07-10 2018-04-20 北京兆易创新科技股份有限公司 一种高压逻辑电路

Also Published As

Publication number Publication date
CN109245755A (zh) 2019-01-18

Similar Documents

Publication Publication Date Title
US10673437B2 (en) Level shifting circuit and method
US9305611B2 (en) Sense amplifier for a memory cell with a fast sensing speed
US10347325B1 (en) DDR4 memory I/O driver
CN103762986A (zh) 采样保持开关电路
US9191007B1 (en) Latching level shifter and method of operation
US20170085265A1 (en) Level shifter applicable to low voltage domain to high voltage domain conversion
EP3435544B1 (en) Level conversion circuit and fingerprint recognition device
US7755392B1 (en) Level shift circuit without high voltage stress of transistors and operating at low voltages
CN104158516A (zh) 电压比较器
GB2528717A (en) Receiver circuitry and method for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
US20080001628A1 (en) Level conversion circuit
KR101341734B1 (ko) 전압 부스팅 기법을 이용한 cmos 차동 로직 회로
CN107516542B (zh) 一种io电路及存储器
CN109245755B (zh) 一种高压逻辑电路
CN204376867U (zh) 低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器
CN106953618B (zh) 一种增强型cmos施密特电路
CN107306128B (zh) 传输门电路
US20130002332A1 (en) Bus switch circuit
CN114994391A (zh) Rs232信号检测电路
CN104518775A (zh) 具有防短路功能的输出级
CN110164495B (zh) 减小深度休眠模式下lpdram的静态功耗电路
US20150236699A1 (en) Input buffer circuit, method, and integrated circuit
CN108986866B (zh) 一种读高压传输电路
CN207265998U (zh) 一种高压逻辑电路
CN111682870A (zh) 一种接收器架构及接收器集成芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094

Applicant after: Zhaoyi Innovation Technology Group Co.,Ltd.

Address before: 12th Floor, Block A, Tiangong Building, Science and Technology University, No. 30 Xueyuan Road, Haidian District, Beijing, 100083

Applicant before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.

GR01 Patent grant
GR01 Patent grant