JP2003243613A - 高耐圧アナログスイッチ集積回路 - Google Patents
高耐圧アナログスイッチ集積回路Info
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- JP2003243613A JP2003243613A JP2002043696A JP2002043696A JP2003243613A JP 2003243613 A JP2003243613 A JP 2003243613A JP 2002043696 A JP2002043696 A JP 2002043696A JP 2002043696 A JP2002043696 A JP 2002043696A JP 2003243613 A JP2003243613 A JP 2003243613A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】スイッチ出力の電位が、負の高圧電源Ｖｎｎ電
位よりも低くなった場合でもラッチアップによる破壊を
防止できる高耐圧アナログスイッチ集積回路を提供す
る。 【解決手段】本発明のアナログスイッチ集積回路では、
ソースが共通でそれぞれのドレイン側を出力端子とする
２個のＭＯＳゲートスイッチペアとそれをドライブする
回路と、外部からの論理信号をドライブ回路に伝達する
論理回路部を備え、出力スイッチ用のＭＯＳデバイスと
ドライブ回路と論理回路部とをシリコン酸化膜で分離し
た誘電体分離で構成した。
位よりも低くなった場合でもラッチアップによる破壊を
防止できる高耐圧アナログスイッチ集積回路を提供す
る。 【解決手段】本発明のアナログスイッチ集積回路では、
ソースが共通でそれぞれのドレイン側を出力端子とする
２個のＭＯＳゲートスイッチペアとそれをドライブする
回路と、外部からの論理信号をドライブ回路に伝達する
論理回路部を備え、出力スイッチ用のＭＯＳデバイスと
ドライブ回路と論理回路部とをシリコン酸化膜で分離し
た誘電体分離で構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートアナ
ログスイッチ集積回路に関するもので、特にラッチアッ
プによる破壊の生じないパワー集積回路に関する。
ログスイッチ集積回路に関するもので、特にラッチアッ
プによる破壊の生じないパワー集積回路に関する。
【０００２】
【従来の技術】図２（ａ）は、従来技術の高耐圧の素子
を内蔵するパワー集積回路で、ＭＯＳゲートアナログス
イッチ集積回路の構成を示す回路ブロック図である。ま
た、図２（ｂ）は図２(ａ）の該当部分の断面構造図で
ある。図２(ａ）で高耐圧ＭＯＳスイッチ１ａのドレイ
ン側スイッチと、高耐圧ＭＯＳスイッチ１ｂのドレイン
側スイッチ端子を高圧パルス信号５がＭＯＳスイッチオ
ンの時に通過し、オフ時に通過しないように動作する。
ドライブ電源として正の高圧電源Ｖｐｐと負の高圧電源
Ｖｎｎとにより高耐圧ＰＭＯＳ２と高耐圧ＮＭＯＳ３と
で構成されるドライブ回路の高耐圧ＭＯＳインバータが
出力の高耐圧ＭＯＳスイッチ１ａ，１ｂのペアをオンオ
フさせる。
を内蔵するパワー集積回路で、ＭＯＳゲートアナログス
イッチ集積回路の構成を示す回路ブロック図である。ま
た、図２（ｂ）は図２(ａ）の該当部分の断面構造図で
ある。図２(ａ）で高耐圧ＭＯＳスイッチ１ａのドレイ
ン側スイッチと、高耐圧ＭＯＳスイッチ１ｂのドレイン
側スイッチ端子を高圧パルス信号５がＭＯＳスイッチオ
ンの時に通過し、オフ時に通過しないように動作する。
ドライブ電源として正の高圧電源Ｖｐｐと負の高圧電源
Ｖｎｎとにより高耐圧ＰＭＯＳ２と高耐圧ＮＭＯＳ３と
で構成されるドライブ回路の高耐圧ＭＯＳインバータが
出力の高耐圧ＭＯＳスイッチ１ａ，１ｂのペアをオンオ
フさせる。
【０００３】
【発明が解決しようとする課題】前記従来技術では図２
（ｂ）に示す様に各素子を、ｐ型シリコン基板７でｐ型
の分離層４で分離したｐｎ接合分離を用いる。そのた
め、ドライブ回路の高耐圧ＰＭＯＳ２と、分離層４と、
出力の高耐圧ＭＯＳ１ｂのドレイン出力側との間に、図
２（ｂ），図２（ｃ）に示すｐｎｐｎ構造の寄生サイリ
スタ６が存在し、高耐圧ＭＯＳスイッチ１ｂ出力の電位
が、負の高圧電源Ｖｎｎの電位より低くなった場合に寄
生サイリスタ６がターンオンしてラッチアップ破壊する
可能性があった。
（ｂ）に示す様に各素子を、ｐ型シリコン基板７でｐ型
の分離層４で分離したｐｎ接合分離を用いる。そのた
め、ドライブ回路の高耐圧ＰＭＯＳ２と、分離層４と、
出力の高耐圧ＭＯＳ１ｂのドレイン出力側との間に、図
２（ｂ），図２（ｃ）に示すｐｎｐｎ構造の寄生サイリ
スタ６が存在し、高耐圧ＭＯＳスイッチ１ｂ出力の電位
が、負の高圧電源Ｖｎｎの電位より低くなった場合に寄
生サイリスタ６がターンオンしてラッチアップ破壊する
可能性があった。
【０００４】本発明は、このような問題を解決するた
め、スイッチ出力の電位が、負の高圧電源Ｖｎｎ電位よ
りも低くなった場合でもラッチアップによる破壊を防止
できる高耐圧アナログスイッチ集積回路を提供すること
を目的とする。
め、スイッチ出力の電位が、負の高圧電源Ｖｎｎ電位よ
りも低くなった場合でもラッチアップによる破壊を防止
できる高耐圧アナログスイッチ集積回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、従来の高耐圧
アナログスイッチ集積回路の構造が寄生のサイリスタを
含む点に着目し、誘電体分離による構造を採用すること
によりいかなる場合においても原理的にラッチアップの
生じない構造とする。
アナログスイッチ集積回路の構造が寄生のサイリスタを
含む点に着目し、誘電体分離による構造を採用すること
によりいかなる場合においても原理的にラッチアップの
生じない構造とする。
【０００６】本発明のアナログスイッチ集積回路では、
ソースが共通でそれぞれのドレイン側を出力端子とする
２個のＭＯＳゲートスイッチペアとそれをドライブする
回路と、外部からの論理信号をドライブ回路に伝達する
論理回路部から構成され、正の高圧電源と負の高圧電源
１つずつまたは正の高圧電源１つをＭＯＳゲートスイッ
チペアのドライブ電源とし、出力スイッチ用のＭＯＳデ
バイスとドライブ回路と論理回路部とをシリコン酸化膜
で分離した誘電体分離で構成した。
ソースが共通でそれぞれのドレイン側を出力端子とする
２個のＭＯＳゲートスイッチペアとそれをドライブする
回路と、外部からの論理信号をドライブ回路に伝達する
論理回路部から構成され、正の高圧電源と負の高圧電源
１つずつまたは正の高圧電源１つをＭＯＳゲートスイッ
チペアのドライブ電源とし、出力スイッチ用のＭＯＳデ
バイスとドライブ回路と論理回路部とをシリコン酸化膜
で分離した誘電体分離で構成した。
【０００７】また、本発明のアナログスイッチ集積回路
では、前記出力スイッチ部は２個のＮチャネルＭＯＳス
イッチペアを１出力として、複数のスイッチペアを集積
している。
では、前記出力スイッチ部は２個のＮチャネルＭＯＳス
イッチペアを１出力として、複数のスイッチペアを集積
している。
【０００８】
【発明の実施の形態】以下本発明のアナログスイッチ集
積回路の詳細を図面を用いて説明する。
積回路の詳細を図面を用いて説明する。
【０００９】図１は、本発明のアナログスイッチ集積回
路実施例の出力部とドライブ回路とを示す断面構造図で
ある。図１で、図２（ａ）〜（ｃ）と同じ符号は同じ構
成要素を示す。図１で、１１ａ，１１ｂは高耐圧Ｎチャ
ネルＭＯＳ、１２はＰチャネル高耐圧ＭＯＳ、１３はＮ
チャネル高耐圧ＭＯＳ、１４はシリコン酸化膜、１５は
ポリシリコン層、１６はシリコン支持体基板である。
路実施例の出力部とドライブ回路とを示す断面構造図で
ある。図１で、図２（ａ）〜（ｃ）と同じ符号は同じ構
成要素を示す。図１で、１１ａ，１１ｂは高耐圧Ｎチャ
ネルＭＯＳ、１２はＰチャネル高耐圧ＭＯＳ、１３はＮ
チャネル高耐圧ＭＯＳ、１４はシリコン酸化膜、１５は
ポリシリコン層、１６はシリコン支持体基板である。
【００１０】本実施例では、シリコンの支持体基板１６
上に各素子がシリコン酸化膜１４とポリシリコン層１５
とにより分離された誘電体分離構造になっている。この
ため、出力の高耐圧ＮチャネルＭＯＳ１１ａ，１１ｂの
ペアと、それをドライブするＰチャネル高耐圧ＭＯＳ１
２、及び、Ｎチャネル高耐圧ＭＯＳ１３とが絶縁体であ
るシリコン酸化膜１４でそれぞれ分離されている。その
ため、図２（ｂ），図２（ｃ）で示したｐｎｐｎ構造の
寄生サイリスタ６が本実施例では存在しない。従って高
耐圧ＭＯＳスイッチ１ｂの電位が負の高圧電源Ｖｎｎの
電位よりも低くなった場合でも本実施例のアナログスイ
ッチ集積回路では原理的にラッチアップが生じ得ない。
上に各素子がシリコン酸化膜１４とポリシリコン層１５
とにより分離された誘電体分離構造になっている。この
ため、出力の高耐圧ＮチャネルＭＯＳ１１ａ，１１ｂの
ペアと、それをドライブするＰチャネル高耐圧ＭＯＳ１
２、及び、Ｎチャネル高耐圧ＭＯＳ１３とが絶縁体であ
るシリコン酸化膜１４でそれぞれ分離されている。その
ため、図２（ｂ），図２（ｃ）で示したｐｎｐｎ構造の
寄生サイリスタ６が本実施例では存在しない。従って高
耐圧ＭＯＳスイッチ１ｂの電位が負の高圧電源Ｖｎｎの
電位よりも低くなった場合でも本実施例のアナログスイ
ッチ集積回路では原理的にラッチアップが生じ得ない。
【００１１】図３に本実施例のアナログスイッチ集積回
路の全体の回路ブロック図を示す。図３において、２１
は高圧ドライブ回路部、２２は論理回路部、２３はＤａ
ｔａ入力信号、２４はクロック信号、２５はシフトレジ
スタ、２６はラッチ入力、２７，２８はスイッチ出力端
子、２９は負荷である。高耐圧ＮチャネルＭＯＳ１１
ａ，１１ｂのペアが本実施例ではｓｗ０からｓｗ７の８
ｃｈ分、すなわち８ペアが配置され、それぞれ高圧ドラ
イブ回路部２１と入力の論理信号をドライブ回路に伝達
する論理回路部２２とから構成されていて、これらが１
チップの基板に集積されている。
路の全体の回路ブロック図を示す。図３において、２１
は高圧ドライブ回路部、２２は論理回路部、２３はＤａ
ｔａ入力信号、２４はクロック信号、２５はシフトレジ
スタ、２６はラッチ入力、２７，２８はスイッチ出力端
子、２９は負荷である。高耐圧ＮチャネルＭＯＳ１１
ａ，１１ｂのペアが本実施例ではｓｗ０からｓｗ７の８
ｃｈ分、すなわち８ペアが配置され、それぞれ高圧ドラ
イブ回路部２１と入力の論理信号をドライブ回路に伝達
する論理回路部２２とから構成されていて、これらが１
チップの基板に集積されている。
【００１２】Ｄａｔａ入力信号２３がクロック信号２４
とシフトレジスタ２５によりシリアル入力され、ラッチ
入力２６により保持され、所定のチャネルのドライブ回
路に伝達されて、出力のオンオフ状態が保持される。そ
の状態で、スイッチ出力端子２７に高圧パルス信号５が
印加されて、オン状態のスイッチ出力端子２８に接続し
た負荷２９に伝達される。
とシフトレジスタ２５によりシリアル入力され、ラッチ
入力２６により保持され、所定のチャネルのドライブ回
路に伝達されて、出力のオンオフ状態が保持される。そ
の状態で、スイッチ出力端子２７に高圧パルス信号５が
印加されて、オン状態のスイッチ出力端子２８に接続し
た負荷２９に伝達される。
【００１３】その際、配線の寄生インダクタンスのＬ成
分や、浮遊容量等によりパルス立ち上がりまたは立下り
時にスパイク電圧が発生した場合、従来技術のアナログ
スイッチ集積回路では、寄生素子のラッチアップを防止
するために、高圧パルス信号５の振幅を電源電圧の振幅
より狭める必要があった。しかし、本実施例のアナログ
スイッチ集積回路では、寄生サイリスタ６が存在しない
ので、高圧パルス信号の振幅に制限を設ける必要はな
い。
分や、浮遊容量等によりパルス立ち上がりまたは立下り
時にスパイク電圧が発生した場合、従来技術のアナログ
スイッチ集積回路では、寄生素子のラッチアップを防止
するために、高圧パルス信号５の振幅を電源電圧の振幅
より狭める必要があった。しかし、本実施例のアナログ
スイッチ集積回路では、寄生サイリスタ６が存在しない
ので、高圧パルス信号の振幅に制限を設ける必要はな
い。
【００１４】本実施例では８ｃｈの出力スイッチを集積
したが、４ｃｈでも良いし、また８ｃｈ以上の例えば１
６ｃｈの出力スイッチを１つの半導体チップに集積して
も良い。なお、本実施例のアナログスイッチ集積回路
は、特に医療分野の超音波画像装置の高圧パルス信号を
このアナログスイッチ集積回路を通して圧電素子に印加
して、超音波信号を発生させる集積回路に好適である。
したが、４ｃｈでも良いし、また８ｃｈ以上の例えば１
６ｃｈの出力スイッチを１つの半導体チップに集積して
も良い。なお、本実施例のアナログスイッチ集積回路
は、特に医療分野の超音波画像装置の高圧パルス信号を
このアナログスイッチ集積回路を通して圧電素子に印加
して、超音波信号を発生させる集積回路に好適である。
【００１５】
【発明の効果】本発明によれば、スイッチの一方への高
圧パルス信号の電位が電源電圧よりも低くなった場合に
おいてもラッチアップの起らない安定した高圧アナログ
スイッチ集積回路を提供できる。
圧パルス信号の電位が電源電圧よりも低くなった場合に
おいてもラッチアップの起らない安定した高圧アナログ
スイッチ集積回路を提供できる。
【図１】実施例の集積回路の出力部とドライブ回路を示
す断面構造図である。
す断面構造図である。
【図２】従来技術の高圧アナログスイッチ集積回路の出
力部とドライブ回路とを示す断面構造図であり、（ａ）
は回路ブロック図、（ｂ）は断面構造図、（ｃ）は寄生
サイリスタの説明図である。
力部とドライブ回路とを示す断面構造図であり、（ａ）
は回路ブロック図、（ｂ）は断面構造図、（ｃ）は寄生
サイリスタの説明図である。
【図３】実施例の集積回路の全体回路ブロック図であ
る。
る。
１ａ，１ｂ…高耐圧ＭＯＳスイッチ、２…高耐圧ＰＭＯ
Ｓ、３…高耐圧NMOS、４…分離層、５…高圧パルス信
号、６…寄生サイリスタ、７…ｐ型シリコン基板、１１
ａ，１１ｂ…高耐圧ＮチャネルＭＯＳ、１２…Ｐチャネ
ル高耐圧ＭＯＳ、１３…Ｎチャネル高耐圧ＭＯＳ、１４
…シリコン酸化膜、１５…ポリシリコン層、１６…シリ
コン支持体基板、２１…高圧ドライブ回路部、２２…論
理回路部、２３…Ｄａｔａ入力信号、２４…クロック信
号、２５…シフトレジスタ、２６…ラッチ入力、２７，
２８…スイッチ出力端子、２９…負荷。
Ｓ、３…高耐圧NMOS、４…分離層、５…高圧パルス信
号、６…寄生サイリスタ、７…ｐ型シリコン基板、１１
ａ，１１ｂ…高耐圧ＮチャネルＭＯＳ、１２…Ｐチャネ
ル高耐圧ＭＯＳ、１３…Ｎチャネル高耐圧ＭＯＳ、１４
…シリコン酸化膜、１５…ポリシリコン層、１６…シリ
コン支持体基板、２１…高圧ドライブ回路部、２２…論
理回路部、２３…Ｄａｔａ入力信号、２４…クロック信
号、２５…シフトレジスタ、２６…ラッチ入力、２７，
２８…スイッチ出力端子、２９…負荷。
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フロントページの続き
(72)発明者 森 博志
茨城県日立市幸町三丁目１番１号 株式会
社日立製作所日立事業所内
Ｆターム(参考） 5F048 AA05 AB07 AC03 AC06 BA02
BC07 BG07
5J055 AX35 BX17 CX27 DX22 EX07
EY21 GX07
Claims (2)
- 【請求項１】ソースが共通でそれぞれのドレイン側を出
力端子とする２個のＭＯＳゲートスイッチペアとそれを
ドライブする回路と、外部からの論理信号をドライブ回
路に伝達する論理回路部から構成され、正の高圧電源と
負の高圧電源１つずつまたは正の高圧電源１つをＭＯＳ
ゲートスイッチペアのドライブ電源とするアナログスイ
ッチ集積回路において、 出力スイッチ用のＭＯＳデバイスとドライブ回路と論理
回路部とをシリコン酸化膜で分離した誘電体分離で構成
したことを特徴とするアナログスイッチ集積回路。 - 【請求項２】前記請求項１において、前記出力スイッチ
部は２個のＮチャネルＭＯＳスイッチペアを１出力とし
て、前記スイッチペアを複数個集積したことを特徴とす
るアナログスイッチ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002043696A JP2003243613A (ja) | 2002-02-20 | 2002-02-20 | 高耐圧アナログスイッチ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002043696A JP2003243613A (ja) | 2002-02-20 | 2002-02-20 | 高耐圧アナログスイッチ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243613A true JP2003243613A (ja) | 2003-08-29 |
Family
ID=27783388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002043696A Pending JP2003243613A (ja) | 2002-02-20 | 2002-02-20 | 高耐圧アナログスイッチ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003243613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101334977B (zh) * | 2007-06-29 | 2011-07-27 | 美格纳半导体有限公司 | 显示器驱动电路 |
| CN109245755A (zh) * | 2017-07-10 | 2019-01-18 | 北京兆易创新科技股份有限公司 | 一种高压逻辑电路 |
-
2002
- 2002-02-20 JP JP2002043696A patent/JP2003243613A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101334977B (zh) * | 2007-06-29 | 2011-07-27 | 美格纳半导体有限公司 | 显示器驱动电路 |
| CN109245755A (zh) * | 2017-07-10 | 2019-01-18 | 北京兆易创新科技股份有限公司 | 一种高压逻辑电路 |
| CN109245755B (zh) * | 2017-07-10 | 2024-04-09 | 兆易创新科技集团股份有限公司 | 一种高压逻辑电路 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040816 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080826 |