TWI584301B - 記憶體電路及其操作方法 - Google Patents

記憶體電路及其操作方法 Download PDF

Info

Publication number
TWI584301B
TWI584301B TW104143027A TW104143027A TWI584301B TW I584301 B TWI584301 B TW I584301B TW 104143027 A TW104143027 A TW 104143027A TW 104143027 A TW104143027 A TW 104143027A TW I584301 B TWI584301 B TW I584301B
Authority
TW
Taiwan
Prior art keywords
unit
charging
bit line
voltage
coupled
Prior art date
Application number
TW104143027A
Other languages
English (en)
Other versions
TW201711024A (zh
Inventor
陳重光
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201711024A publication Critical patent/TW201711024A/zh
Application granted granted Critical
Publication of TWI584301B publication Critical patent/TWI584301B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Landscapes

  • Read Only Memory (AREA)

Description

記憶體電路及其操作方法
本發明是有關於一種記憶體電路及其操作方法，且特別是有關於一種具有金屬位元線之預充電之記憶體電路及其操作方法。
記憶體裝置於各種電子元件中已逐漸普及。在記憶體裝置中，多個群組的記憶胞(例如是記憶體串列)耦接於預充電至一預定電壓準位之多個金屬位元線中所對應的金屬位元線。可藉由施加一選擇電壓於記憶胞並感測對應的金屬位元線上之電流，以感測在記憶體串列中的記憶胞的儲存資料。然而，由於記憶胞之密度逐漸增加、較小的記憶胞電流及金屬位元線之大量負荷，預充電金屬位元線所需的時間變得更長。
根據本揭露之一實施例，記憶體電路包括一預充電單元以及一感測單元。預充電單元用於在一預充電時期之期間，充電金屬位元線。感測單元用於在預充電時期之期間，感測一記憶胞之一狀態，記憶胞耦接於金屬位元線。
根據本揭露之另一實施例，操作一記憶體電路之方法包括：在一預充電時期之期間，藉由一預充電單元對一金屬位元線進行充電；以及在預充電時期之期間，藉由一感測單元對耦接於該金屬位元線之一記憶體之一狀態進行感測。
根據本揭露之又一實施例，記憶體系統包括一記憶體陣列以及一記憶體控制器。記憶體陣列包括複數個金屬位元線，金屬位元線分別耦接於對應的複數個記憶胞串列。記憶體控制器耦接於記憶體陣列，提供信號於記憶體陣列，用於：在一預充電時期之期間，對一金屬位元線進行充電；及在該預充電時期之期間，對耦接於該金屬位元線之記憶胞之一狀態進行感測。
所附圖式合併於本申請中並構成本申請之一部分。所附圖式繪示所揭露之實施例，並與實施方式共同說明所揭露之實施例。
100‧‧‧記憶體晶片
110‧‧‧記憶體陣列
120‧‧‧Y-選擇解碼器
130‧‧‧頁緩衝器
140‧‧‧字元線驅動器
150‧‧‧記憶體控制器
300‧‧‧記憶體電路
310‧‧‧記憶體串列
320‧‧‧Y-選擇單元
330‧‧‧流入單元
340‧‧‧預充電單元
350‧‧‧感測單元
352‧‧‧閂鎖器
400‧‧‧電路
410‧‧‧電流源
BL1、DL、DLB、INV、SEN‧‧‧節點
BLC‧‧‧位元線夾止信號
BLOCK_0、BLOCK_1、...、BLOCK_N-1、BLOCK_N‧‧‧區塊
BLS‧‧‧位元線選擇信號
CSL‧‧‧共同源極線
D‧‧‧輸出緩衝器
GSL‧‧‧接地選擇線信號
hvt‧‧‧高臨界電壓
Icell‧‧‧理想感測電流
INV1、INV2‧‧‧反向器
Isense‧‧‧感測電流
Isink‧‧‧源電流
lvt‧‧‧低臨界電壓
MBL、MBL_0、MBL_1、MBL_2、MBL_3、MBL_4、MBL_5、…、MBL_M-5、MBL_M-4、MBL_M-3、MBL_M-2、MBL_M-1、MBL_M‧‧‧金屬位元線
MC0、MC1、MC2、MC3、MC4、MC5‧‧‧記憶胞
MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8‧‧‧NMOS電晶體
MP1、MP2、MP3、MP4、MP5‧‧‧PMOS電晶體
PDL、PDLB、SPOS、STB、STBS‧‧‧控制信號
PB_0、PB_1、PB_2、PB_3、PB_4、PB_5...、PM_M-5、PM_M-4、PM_M-3、PM_M-2、PM_M-1、PM_M‧‧‧頁緩衝器單元
pass‧‧‧通信號
Power‧‧‧預充電控制信號
SSL‧‧‧串列選擇線信號
SW‧‧‧串列選擇開關
SWG‧‧‧接地選擇開關
t1、t2、t3、t21、t22、t23、t24‧‧‧時間
WL、WL0、WL1、WL2、WL3、WL4、WL5‧‧‧字元線信號
WL[a：b]、WL[c：d]、WL[m：n]、字元線WL[p：q]‧‧‧字元線
WL_unit_0、WL_unit_1、...、WL_unit_N-1、WL_unit_N‧‧‧字元線驅動單元
Vdd‧‧‧電源電壓
VDL、VDLB、VMBL、VSEN‧‧‧電壓
Vsink‧‧‧流入電壓
Y_sel_0、Y_sel_1、Y_sel_2、Y_sel_3、Y_sel_4、Y_sel_5、...、Y_sel_M-5、Y_sel_M-4、Y_sel_M-3、Y_sel_M-2、 Y_sel_M-1、Y_sel_M‧‧‧Y選擇單元
第1圖繪示根據一所示實施例之記憶體晶片的框圖。
第2圖繪示根據一所示實施例之第1圖所示之記憶體晶片的多個部分的簡化電路圖。
第3圖繪示根據一所示實施例之記憶體電路之電路圖。
第4圖繪示根據一所示實施例之用於產生一流入電壓(sink voltage)之流入電流鏡電路(sink current mirror circuit)之電路圖。
第5圖繪示根據一比較例之於第3圖所示之多個節點之多個 信號與電壓之時間圖。
第6圖繪示根據一所示實施例之於第3圖所示之多個節點之多個信號與電壓之時序圖。
第7圖繪示根據一所示實施例之金屬位元線的預充電時期之長度與感測電流之間之關係圖。
第8圖繪示比較例以及第3圖所示之記憶體電路之預充電特性之圖。
元件符號將用以詳細描述本案實施例，作為範例繪示於所附圖式中。所有圖式中將儘可能使用相同的元件符號表示相同或類似的部分。
第1圖繪示根據一所示實施例之記憶體晶片100的方塊圖。記憶體晶片100包括一記憶體陣列110、一Y-選擇解碼器120、一頁緩衝器130、一字元線驅動器140及一記憶體控制器150。記憶體陣列110包括成列(row)及成排(column)所配置的複數個記憶胞。Y-選擇解碼器120存取(access)記憶胞陣列110中所選的成排的記憶胞。頁緩衝器130儲存欲程式化至記憶體陣列110的資料、或由記憶胞陣列110所讀取的資料。字元線驅動器140存取記憶胞陣列110中所選的成列的記憶胞。記憶體控制器150產生並施加多種控制信號至記憶體陣列110、Y-選擇解碼器120、頁緩衝器130及字元線驅動器140。
第2圖繪示根據一所示實施例之第1圖所示之記憶 體晶片100的多個部分的簡化電路圖。記憶體陣列110包括N+1個區塊BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N之記憶胞，其中N係等於或大於1之自然數。各個區塊BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N包括結構實質上相同的一列記憶胞。記憶體陣列110亦包括M條金屬位元線MBL_0、MBL_1、...、MBL_M-1、及MBL_M，其中M係大於1之自然數。各條金屬位元線MBL_0、MBL_1、...、MBL_M-1、及MBL_M耦接於一排記憶胞。共同源極線CSL在各個區塊BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N中耦接於記憶胞。
Y-選擇解碼器120包括M+1個Y選擇單元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M，其中M係等於或大於1之自然數。各個Y選擇單元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M耦接於其中一條對應的金屬位元線MBL_0、MBL_1、...、MBL_M-1、及MBL_M。Y選擇單元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M具有實質上相同的電路結構。頁緩衝器130包括M+1個頁緩衝器單元PB_0、PB_1、...、PM_M-1、及PM_M，各個頁緩衝器單元耦接於其中一個對應的Y選擇單元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M。頁緩衝器單元PB_0、PB_1、...、PM_M-1、及PM_M具有實質上相同的電路結構。字元線驅動器140包括字元線驅動單元WL_unit_0、WL_unit_1、...、WL_unit_N-1、及WL_unit_N，各 個字元線驅動單元分別在對應的區塊BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N中耦接於複數條字元線。例如，在區塊BLOCK_0中，字元線驅動單元WL_unit_0係耦接於字元線WL[a：b]。在區塊BLOCK_1中，字元線驅動單元WL_unit_1係耦接於字元線WL[c：d]。在區塊BLOCK_N-1中，字元線驅動單元WL_unit_N-1係耦接於字元線WL[m：n]。在區塊BLOCK_N中，字元線驅動單元WL_unit_N係耦接於字元線WL[p：q]。
第3圖繪示根據一所示實施例之記憶體電路300之電路圖。如第3圖所示，記憶體電路300包括一記憶體串列310、一Y-選擇單元320、一流入單元330、一預充電單元340及一感測單元350。記憶體串列310對應於第2圖所示之記憶胞陣列110中之一排記憶胞。Y-選擇單元320對應於第2圖所示之其中一個Y-選擇單元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M。流入單元330、預充電單元340及感測單元350構成其中一個第2圖所示的頁緩衝器單元PB_0、PB_1、...、PM_M-1、及PM_M。字元線連接於字元線驅動器140。
如第3圖所示，記憶體串列310包括耦接於金屬位元線MBL與共同源極線CSL之間之複數個(例如是第3圖所示的6個)記憶胞MC0、MC1、...、MC5、一串列選擇開關SW、及一接地選擇開關SWG。第3圖之金屬位元線MBL對應於第2圖所示之其中一條金屬位元線MBL_0、MBL_1、...、MBL_M-1、及MBL_M。第3圖所示之字元線(亦即字元線信號WL0、WL1、...、 WL5所分別對應的字元線)對應於其中一些第2圖所示之字元線WL[a：q]。複數個記憶胞MC0、MC1、...、MC5串聯耦接於串列選擇開關SW及接地選擇開關SWG之間。複數個記憶胞MC0、MC1、...、MC5係作為個別具有可程式化之臨界電壓的金屬氧化物半導體電晶體(MOS transistor)。各個記憶胞MC0、MC1、...、MC5包括一閘極電極，耦接於對應的其中一條字元線，以分別接收對應的字元線信號WL0、WL1、...、WL5。串列選擇開關SW係作為N型金屬氧化物半導體電晶體(NMOS transistor)，包括一汲極電極、一源極電極及一閘極電極，其中汲極電極耦接於金屬位元線MBL，源極電極耦接於記憶胞MC0，閘極電極耦接以接收串列選擇線信號SSL。接地選擇線SWG係作為N型金屬氧化物半導體電晶體，包括一汲極電極、一源極電極及一閘極電極，其中汲極電極耦接於記憶胞MC5，源極電極耦接於共同源極線CSL，以接收共同源極線CSL之信號，閘極電極耦接以接收接地選擇線信號GSL。
Y-選擇單元320包括一第一NMOS電晶體MN1。第一NMOS電晶體MN1包括一汲極電極，一源極電極及一閘極電極，其中汲極電極耦接於一節點BL1，源極電極耦接於一金屬位元線MBL，閘極電極耦接以接收一位元線選擇信號BLS。位元線選擇信號BLS係用以控制金屬位元線MBL是否電性絕緣於流入單元330、預充電單元340及感測單元350。
流入單元330包括第二NMOS電晶體MN2及第三 NMOS電晶體MN3，第二NMOS電晶體MN2及第三NMOS電晶體MN3係串聯耦接於節點BL1及參考電壓(例如是接地)之間。第二NMOS電晶體MN2包括一汲極電極、一源極電極及一閘極電極，其中汲極電及耦接於節點BL1，源極電極耦接於第三NMOS電晶體MN3之汲極電極，閘極電極耦接以接收於感測單元350中之節點DLB的電壓VDLB。第三NMOS電晶體MN3包括一汲極電極、一源極電極及一閘極電極，其中汲極電極耦接於第二NMOS電晶體MN2之源極電極，源極電極接地，閘極電極耦接以接收一流入電壓Vsink，Vsink具有一預定的電壓準位。
預充電單元340包括一第一P型MOS(PMOS)電晶體MP1及一第四NMOS電晶體MN4。第一PMOS電晶體MP1包括一源極電極，一汲極電極及一閘極電極，其中源極電極耦接以接收一電源電壓Vdd，汲極電極耦接於一感測節點SEN，閘極電極耦接以接收一預充電控制信號Power。第四NMOS電晶體MN4包括一汲極電極、一源極電極及一閘極電極，其中汲極電極耦接於一感測節點SEN，源極電極耦接於節點BL1，閘極電極耦接以接收一位元線夾止信號(bit line clamp signal)BLC。
感測單元350包括第五NMOS電晶體MN5、第六NMOS電晶體MN6與第七NMOS電晶體MN7，第二PMOS電晶體MP2與第三PMOS電晶體MP3，以及閂鎖器(latch)352。第五NMOS電晶體MN5包括一汲極電極、一源極電極、及一閘極電極，其中汲極電極耦接於感測節點SEN，源極電極耦接於反向器 節點(inverter node)，閘極電極耦接以接收一通信號pass。閂鎖器352包括第一反向器INV1與第二反向器INV2，第一反向器INV1及第二反向器INV2交叉耦接於節點DL與節點DLB之間。第一反向器INV1包括輸入節點、輸出節點、及控制節點，其中輸入節點耦接於節點DL，輸出節點耦接於節點DLB，控制節點耦接以接收一控制信號SPOS。第二反向器INV2包括一輸入節點、一輸出節點及一控制節點，其中輸入節點耦接於節點DLB，輸出節點耦接於節點DL，控制節點耦接以接收一控制信號STBS。第六NMOS電晶體MN6耦接於節點DLB及反向器節點INV之間，且包括耦接以接收一控制信號PDLB之閘極電極。第七NMOS電晶體MN7耦接於節點DL及反向器節點INV之間，且包括耦接以接收一控制信號PDL之閘極電極。第二PMOS電晶體MP2包括一源極電極、一汲極電極、及一閘極電極，其中源極電極係耦接以接收電源電壓Vdd，汲極電極耦接於第三PMOS電晶體MP3之源極電極，閘極電極耦接以接收一感測控制信號STB。第三PMOS電晶體MP3包括一源極電極、一汲極電極及一閘極電極，其中源極電極耦接於第二PMOS電晶體MP2之汲極電極，汲極電極耦接於反向器節點INV，閘極電極耦接於感測節點SEN。
第4圖繪示根據一所示實施例之用於產生第3圖所示之一流入電壓(sink voltage)之流入電流鏡電路(sink current mirror circuit)(下文中以「電路400」表示)之電路圖。如第4圖所示，電路400包括一電流源410、第四PMOS電晶體MP4與第五 PMOS電晶體MP5、第八NMOS電晶體MN8、及輸出緩衝器D。
電流源410耦接於PMOS電晶體MP4及參考電壓(例如是接地)之間。電流源410產生可調整電流準位之一源電流Isink。第四PMOS電晶體MP4包括一源極電極、一汲極電極、及一閘極電極，其中源極電極耦接以接收電源電壓Vdd，汲極電極耦接於電流源410，閘極電極耦接於其汲極電極。第五PMOS電晶體MP5包括一源極電極、一汲極電極、及一閘極電極，其中源極電極耦接以接收電源電壓Vdd，汲極電極耦接於第八NMOS電晶體MN8，閘極電極耦接於第四PMOS電晶體MP4之閘極電極。第八NMOS電晶體MN8包括一汲極電極、一源極電極、及一閘極電極，汲極電極耦接於第五PMOS電晶體MP5之汲極電極，源極電極接地，閘極電極耦接於其之汲極電極。輸出緩衝器D包括第一終端及第二終端，第一終端耦接於第八NMOS電晶體MN8之閘極電極，第二終端耦接於輸出之流入電壓Vsink。流入電壓Vsink係施加至電路300之第三NMOS電晶體MN3之閘極電極，如第3圖所示。
第5圖繪示根據一比較例之於第3圖所示之多個節點之多個信號與電壓之時間圖。記憶體控制器150產生並控制多個控制信號之施加。
如第5圖所示，時間t1之前，位元線選擇信號BLS係被設定為低電壓，以關閉第一NMOS電晶體MN1。因此，Y-選擇單元320無法作用，且金屬位元線MBL係與流入單元330、 預充電單元340、及感測單元350絕緣(isolate)。在MBL預充電之前，金屬位元線MBL係被設定一參考電壓(例如是接地)，且金屬位元線MBL上之電壓VMBL係0伏特(V)。預充電控制信號Power係設定為高電壓，以關閉第一PMOS電晶體MP1。位元線夾止信號BLC係設定為低電壓，以關閉第四NMOS電晶體MN4。因此，預充電單元340係無法作用，且電源電壓Vdd不會施加至預充電單元340之感測節點SEN。因此，於感測節點SEN之電壓VSEN以及於節點BLI之電壓VBLI係為0V。流入電壓Vsink係被設定為低電壓。因此，流入單元330係無法作用。感測控制信號STB係設定為高電壓，以關閉第二PMOS電晶體MP2，且通信號pass係設定為低電壓，以關閉第五NMOS電晶體MN5。因此，感測單元350係無法作用。
在時間t1，串列選擇線信號SSL係配置為由低電壓至高電壓之轉態(transition)，以開啟串列選擇開關SW。接地選擇線信號GSL係配置為由低電壓至高電壓之轉態，以開啟接地選擇開關SWG。各個字元線信號WL0、WL1、...、WL5係配置為由低電壓至高電壓之轉態。雖然第5圖所示之字元線信號WL0、WL1、...、WL5具有相同的低及高電壓準位，但字元線信號WL0、WL1、...、WL5的電壓準位也可彼此不同。例如，對應於所選的記憶胞(例如是MC3)之字元線之信號係配置為所選擇字元線電壓Vselect之轉態，而對應於剩餘的記憶胞(例如是MC0、MC1、MC2、MC4、MC5)之字元線之信號係配置為導通字元線電壓Vpass之轉 態，以開啟剩餘的記憶胞。
此外，在時間t1，預充電控制信號Power係配置為由高電壓至低電壓之轉態，以開啟第一PMOS電晶體MP1。位元線夾止信號BLC係配置為由低電壓至高電壓之轉態，以開啟第四NMOS電晶體MN4。位元線選擇信號BLS係配置為維持在低電壓，以關閉第一NMOS電晶體MN1。因此，預充電單元340係能夠作用。由於第一NMOS電晶體MN1係關閉，金屬位元線MBL係絕緣於預充電單元340。由於來自電源電壓Vdd之充電，因此，在感測節電SEN之電壓VSEN增加至高電壓。
在時間t2，位元線選擇信號BLS係配置為由低電壓至高電壓之轉態，以開啟第一NMOS電晶體MN1。預充電控制信號Power維持在低電壓，且位元線夾止信號BLC維持在高電壓。因此，預充電電流沿著由電源電壓Vdd、第一PMOS電晶體MP1、第四NMOS電晶體MN4、及第一NMOS電晶體MN1之路徑流動，以充電金屬位元線MBL。因此，在金屬位元線MBL之電壓VMBL係逐漸增加。
在時間t3，於金屬位元線MBL之電壓VMBL係達到一準位，使得胞(cell)電流係設定(set to)至一預設目標。此胞電流表示在感測期間流過所選之記憶胞的感測電流。
MBL預充電時期之持續時間係有關於金屬位元線之負載(亦即是電阻及電容)，以及流過金屬位元線MBL之感測電流。較小的感測電流及較大的金屬位元線負載增加MBL預充電 時期之持續時間。此外，請參照第2圖，當耦接於其中一些金屬位元線MBL_0、MBL_1、...、MBL_M之所選的記憶胞具有低臨界電壓，而耦接於其他金屬位元線MBL_0、MBL_1、...、MBL_M之所選的記憶胞具有高臨界電壓時，金屬位元線MBL_0、MBL_1、...、MBL_M之充電電流係不同。因此，金屬位元線MBL_0、MBL_1、...、MBL_M之MBL預充電時期之持續時間係不同。不合意地，由於金屬位元線之間之寄生電容，其中一條金屬位元線MBL_0、MBL_1、...、MBL_M可能受到鄰近的金屬位元線之充電電流的影響。
第6圖繪示根據本揭露之一所示實施例之於第3圖所示之多個節點之多個信號與電壓之時序圖。記憶體控制器150產生並控制多個控制信號的施加。在所示實施例時間t2之前及當時的信號及電壓係與第5圖所示之比較例相同。因此，其之詳細描述係不提供。
在所示實施例中，MBL預充電時期之期間(亦即是當金屬位元線MBL之電壓VMBL逐漸增加時)，預充電控制信號Power係配置為由低電壓至高電壓之轉態，以在時間t21關閉第一PMOS電晶體MP1。位元線夾止信號BLC係配置為維持在高電壓，以開啟第四NMOS電晶體MN4。在此時，於感測節點SEN之電壓VSEN係有關於在時間t21流過金屬位元線及所選之記憶胞(例如是MC3)之電流，此表示記憶胞MC3在MBL預充電時期之期間的狀態。若電流高於臨界電流的準位，記憶胞MC3之臨界電 壓在時間t22呈現為低臨界電壓(lvt)。亦即，在MBL預充電時期之期間，記憶胞MC3呈現為lvt胞。流過MBL寄生電容以及記憶胞MC3之電流係流過由感測節點SEN、第四NMOS電晶體MN4、第一NMOS電晶體MN1所定義之電流路徑。因此，於感測節點之電壓VSEN逐漸降低，於第6圖中標記為「lvt」。另一方面，若流過記憶胞MC3之電流係低於臨界電流準位，記憶胞MC3之臨界電壓在時間t22係呈現為高臨界電壓(hvt)。亦即，在MBL預充電時期之期間，記憶胞MC3呈現為hvt胞。因此，在感測節點SEN之電壓VSEN在高電壓之下維持實質上相同，在第6圖中標記為「hvt」。
在時間t22，預充電控制信號Power維持在高電壓。感測控制信號STB係配置為由高電壓至低電壓之轉態，以開啟第二PMOS電晶體MP2。控制信號PDL係配置為由低電壓至高電壓之轉態，以開啟第七NMOS電晶體MN7。控制信號STBS係配置為由高電壓至低電壓之轉態，以關閉第二反向器INV2之接地路徑，可能另外使用MP2及MP3創造一DC電流路徑。因此，感測單元350能夠部分在感測節點SEN感測電壓VSEN。此時，節點DL之電壓VDL及節點DLB之電壓VDLB係有關於感測節點SEN之電壓VSEN，依序有關於流過所選之記憶胞的電流，亦即，所選之記憶胞之狀態。若記憶胞MC3之臨界電壓在MBL預充電時間的期間成為「lvt」，電壓VSEN之電壓準位下降至足以開啟第三PMOS電晶體MP3，因而使反向器節點INV之電壓VINV轉態至一 高電壓。因此，在時間t23，節點DL之電壓VDL轉態至一高電壓(於第6圖中標記為「lvt」)，且在節點DLB之電壓VDLB轉態至一低電壓(於第6圖中標記為「lvt」)。另一方面，若在MBL預充電時間的期間，記憶憶胞MC3之臨界電壓成為「hvt」，電壓VSEN維持在高電壓，第三PMOS電晶體MP3維持在關閉，因此在反向器節點INV之電壓VINV維持在低電壓。因此，在時間t23，節點DL之電壓VDL維持在一低電壓(於第6圖中標記為「hvt」)，且在節點DLB之電壓VDLB維持在一高電壓(於第6圖中標記為「hvt」)。
在時間t24，預充電控制信號Power係配置為由高電壓至低電壓之轉態，以開啟PMOS電晶體MP1。位元線夾止信號BLC係配置以維持在高電壓，以開啟第四NMOS電晶體MN4。因此，預充電單元340開啟，且金屬位元線MBL之預充電重新開始。感測控制信號STB係配置為由低電壓至高電壓之轉態，以關閉第二PMOS電晶體MP2。控制信號PDL係配置為由高電壓至低電壓之轉態，以關閉第七NMOS電晶體MN7。控制信號STBS係配置為由低電壓至高電壓之轉態。因此，感測單元350係無法作用。此時，流入電壓Vsink係配置為由低電壓至高電壓之轉態。例如，藉由開啟電路400之電流源410，流入電壓Vsink可由低電壓轉態至高電壓。因此，流入單元330能夠作用或無法作用係取決於節點DLB之電壓VDLB(施加至流入單元330之第二NMOS電晶體MN2)。若於節點DLB之電壓VDLB係低電壓(亦即記憶胞MC3 之臨界電壓成為「lvt」)，第二NMOS電晶體MN2係關閉。因此，流入單元330係無法作用且無法傳導任何的流入電流。另一方面，若節點DLB之電壓係高電壓(VDLB)(亦即，記憶胞MC3之臨界電壓成為「hvt」)，第二NMOS電晶體MN2係開啟。因此，流入單元330係開啟，以傳導一流入電流。流入電流幫助縮短金屬位元線MBL之預充電時間。
在預充電時期之期間以及當預充電單元340開啟時，若所選的記憶胞(例如是MC3)之臨界電壓呈現為高臨界電壓，沒有電流或者是小電流流動於第四NMOS電晶體之源極電極與金屬位元線MBL之間。因此，相較於所選之記憶胞MC3之臨界電壓呈現為低臨界電壓，且其中第四NMOS電晶體MN4係大幅被開啟的情況而言，第四NMOS電晶體被微弱地開啟。因此，由於第四NMOS電晶體MN4係被微弱地開啟，金屬位元線MLB之充電率係相對低。在本揭露之實施例中，當感測單元350偵測到所選記憶胞(例如是MC3)之臨界電壓呈現為高臨界電壓，流入單元330係被開啟，以將流入電流由第四NMOS電晶體MN4之源極電極傳導至接地。因此，第四NMOS電晶體MN4被大幅地開啟。因此，由於第四NMOS電晶體MN4被大幅開啟，金屬位元線MBL之充電率變為相對快速。
在一些實施例中，一感測時期(未繪示)接續在MBL預充電時期之後。在感測時期的期間，流入單元330仍無法作用，預充電單元340之第一PMOS電晶體MP1係關閉，預充電單元 340之第四NMOS電晶體MN4維持開啟，且感測單元350能夠作用，以根據感測節點SEN之電壓VSEN感測儲存於所選記憶胞(例如是MC3)之資料。若所選之記憶胞(例如是MC3)在MBL預充電時期之期間係判斷為hvt胞，在感測時期的期間，流入電流將不會影響感測結果。此時，若所選記憶胞(例如是MC3)具有低臨界電壓，記憶胞MC3係被開啟，且產生感測電流Isense。感測電流Isense係由金屬位元線MBL穿過記憶胞MC3流至共同源極線CSL。因此，在感測節點SEN之電壓VSEN係逐漸下降至一低電壓。另一方面，在感測時期的期間，若記憶胞MC3具有高臨界電壓，記憶胞MC3係被關閉，且無法產生感測電流。因此，感測節點SEN之電壓VSEN維持在高電壓。在此方式中，藉由感測節點SEN之電壓VSEN，感測單元350能夠在感測時期決定儲存於所選記憶胞中之資料。
第7圖繪示根據一所示實施例之MBL的預充電時期(下文中表示為「MBL預充電時間」)之長度與流過所選之記憶胞(例如是MC3)之感測電流Isense之間之關係圖。在第7圖中，橫座標710代表MBL預充電時間，縱坐標720代表感測電流Isense。如第7圖所示，當MBL預充電時間由0逐漸增加，感測電流Isense係逐漸朝向流過記憶胞MC3之一理想感測電流Icell增加。當記憶胞MC3之閘極、源極及汲極偏壓已在設定時間之內設定時，理想感測電流Icell表示流過記憶胞MC3之感測電流。預充電時間愈長，理想感測電流Icell與感測電流Isense之間之差 異愈小。
第8圖繪示比較例之記憶體電路以及記憶體電路300之預充電特性之圖。除了比較例之記憶體電路不包括流入單元330，且在預充電時期之期間，其感測單元沒有感測所選之記憶胞之狀態之外，比較例之記憶胞類似於記憶體電路300。除了由於比較例之記憶體電路不包括流入單元330故沒有施加流入電壓Vsink之外，施加至比較例之記憶體電路的控制信號係類似於第5圖所示。
在第8圖中，橫坐標810代表以奈安培(nA)為單位之理想感測電流Icell及感測電流Isense之間的差異Icell-Isense，且縱座標820代表任意單位(arbitrary unit,a.u.)之MBL預充電時間。曲線830代表比較例之記憶體電路之差異Icell-Isense。曲線840代表記憶體電路300之差異Icell-Isense。如第8圖所示，差異Icell-Isense愈小，所需的MBL預充電時間愈長。此外，為了獲得相同的差異Icell-Isense，相較於比較例之記憶胞，記憶體電路300需要較短的MBL預充電時間。
如同上述，根據本揭露之所示實施例之記憶體電路300包括感測單元350及流入單元330，感測單元350用於在預充電時期的期間感測所選之記憶胞的狀態，流入單元330用於在基於所選之記憶胞之感測狀態之下提供一流入電流。因此，MBL預充電時間可被縮短，且記憶體晶片可被更快速地操作。
此外，在預充電時期的期間，當複數條金屬位元線 係被同時充電時，可藉由其個別的感測單元辨識出(亦即是篩選出)具有較小充電電流的金屬位元線，且在預充電時期的期間，流入電流係提供至具有較小充電電流之各條金屬位元線。在此情況下，由儲存於記憶體中之資料的差異所造成之複數條金屬位元線之間的預充電時間差異可受到補償，因此能夠維持預充電時間之一致性，且儲存於記憶胞中的資料能夠更準確地受到感測。
本發明所屬技術領域中具有通常知識者，參考本發明所揭露的說明書及實例，能夠理解本發明之其他實施例。說明書及範例僅為示範，本發明之實際的保護範圍及精神當視後附之申請專利範圍所界定者為準。
300‧‧‧記憶體電路
310‧‧‧記憶體串列
320‧‧‧Y-選擇單元
330‧‧‧流入單元
340‧‧‧預充電單元
350‧‧‧感測單元
352‧‧‧閂鎖器
BL1、DL、DLB、INV、SEN‧‧‧節點
BLC‧‧‧位元線夾止信號
BLS‧‧‧位元線選擇信號
CSL‧‧‧共同源極線
GSL‧‧‧接地選擇線信號
INV1、INV2‧‧‧反向器
MBL‧‧‧金屬位元線
MC0、MC1、MC2、MC3、MC4、MC5‧‧‧記憶胞
MN1、MN2、MN3、MN4、MN5、MN6、MN7‧‧‧NMOS電晶體
MP1、MP2、MP3‧‧‧PMOS電晶體
PDL、PDLB、SPOS、STB、STBS‧‧‧控制信號
pass‧‧‧通信號
Power‧‧‧預充電控制信號
SSL‧‧‧串列選擇線信號
SW‧‧‧串列選擇開關
SWG‧‧‧接地選擇開關
WL0、WL1、WL2、WL3、WL4、WL5‧‧‧字元線信號
Vdd‧‧‧電源電壓
Vsink‧‧‧流入電壓

Claims (9)

  1. 一種記憶體電路，包括：一預充電單元，用於在一預充電時期之期間，充電一金屬位元線；一感測單元，用於在該預充電時期之期間進行感測操作，感測一記憶胞之一狀態，該記憶胞耦接於該金屬位元線；以及一流入單元，該流入單元用於在該預充電時期之期間，基於該感測單元所感測的該記憶胞之該狀態，提供一流入電流，其中在該預充電時期之期間，當該感測單元感測到該記憶胞係呈現為一高臨界電壓胞時，該流入單元提供該流入電流，及在該預充電時期之期間，當該感測單元感測到該記憶胞係呈現為一低臨界電壓胞時，該流入單元不會提供該流入電流。
  2. 如申請專利範圍第1項所述之記憶體電路，更包括一選擇單元，該選擇單元耦接於該預充電單元及該金屬位元線之間，其中該選擇單元包括一N型電晶體，該N型電晶體耦接於該預充電單元及該金屬位元線之間，且藉由一位元線選擇信號所控制。
  3. 如申請專利範圍第2項所述之記憶體電路，其中該流入單元耦接於一節點，該節點位於該選擇單元及該預充電單元之間。
  4. 如申請專利範圍第3項所述之記憶體電路，其中該N型電晶體係一第一N型電晶體，該流入單元包括一第二N型電晶體及一第三N型電晶體，該第二N型電晶體及該第三N型電晶體係串聯耦接於該節點與一參考電壓之間，該第二N型電晶體係藉由一電壓準位所控制，該電壓準位有關於在該預充電時期的期間藉由該感測單元所感測之該記憶胞之該狀態，及該第三N型電晶體係藉由一流入電壓所控制，該流入電壓具有一預定的電壓準位。
  5. 如申請專利範圍第4項所述之記憶體電路，其中該預充電單元包括一P型電晶體及一第四N型電晶體，該P型電晶體及該第四N型電晶體係串聯耦接於一電源電壓及該節點之間，該P型電晶體係藉由一預充電控制信號所控制，及該第四N型電晶體係藉由一位元線夾止信號所控制。
  6. 如申請專利範圍第5項所述之記憶體電路，其中該節點係一第一節點，該感測單元耦接於一第二節點，該第二節點係位於該P型電晶體與該第四N型電晶體之間。
  7. 如申請專利範圍第1項所述之記憶體電路，其中該預充電單元係用於在該預充電時期之期間，中斷該金屬位元線之充電， 該感測單元係用於在該金屬位元線之充電被中斷之後，感測該記憶胞之該狀態，及該預充電單元係用於在該記憶胞之該狀態已被感測之後，重新開始該金屬位元線之充電。
  8. 一種操作一記憶體電路之方法，包括：在一預充電時期之期間，藉由一預充電單元對一金屬位元線進行充電；在該預充電時期之期間進行感測操作，藉由一感測單元對耦接於該金屬位元線之一記憶體之一狀態進行感測；在該預充電時期之期間，基於所感測之該記憶胞之該狀態，藉由一流入單元提供一流入電流；以及在該預充電時期之期間，當流過該記憶胞之電流係低於一臨界電流準位時，提供該流入電流。
  9. 如申請專利範圍第8項所述之方法，更包括：在該預充電時期之期間，中斷該金屬位元線之充電；在該金屬位元線之充電被中斷之後，感測該記憶胞之該狀態；以及在感測該記憶胞之該狀態之後，重新開始該金屬位元線之充電。
TW104143027A 2015-09-04 2015-12-21 記憶體電路及其操作方法 TWI584301B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/845,661 US9589610B1 (en) 2015-09-04 2015-09-04 Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same

Publications (2)

Publication Number Publication Date
TW201711024A TW201711024A (zh) 2017-03-16
TWI584301B true TWI584301B (zh) 2017-05-21

Family

ID=58163478

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104143027A TWI584301B (zh) 2015-09-04 2015-12-21 記憶體電路及其操作方法

Country Status (3)

Country Link
US (1) US9589610B1 (zh)
CN (1) CN106504792B (zh)
TW (1) TWI584301B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935250B (zh) * 2017-12-15 2021-03-12 旺宏电子股份有限公司 存储器装置及其操作方法
US11004501B2 (en) * 2019-06-26 2021-05-11 Macronix International Co., Ltd. Sensing a memory device
US10790009B1 (en) * 2019-08-27 2020-09-29 Macronix International Co., Ltd. Sensing a memory device
GB2604121A (en) * 2021-02-24 2022-08-31 Surecore Ltd A single ended memory sensing scheme

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130128670A1 (en) * 2011-11-17 2013-05-23 Macronix International Co., Ltd. Memory access method and flash memory using the same
US20140063969A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Flash memory device and operating method thereof
US8760928B2 (en) * 2012-06-20 2014-06-24 Macronix International Co. Ltd. NAND flash biasing operation
TW201435878A (zh) * 2013-03-15 2014-09-16 Toshiba Kk 半導體記憶裝置
US20150003151A1 (en) * 2013-06-27 2015-01-01 Aplus Flash Technology, Inc Novel nand array architecture for multiple simutaneous program and read
US20150009756A1 (en) * 2013-07-05 2015-01-08 Micron Technology, Inc. Sensing operations in a memory device
TW201506933A (zh) * 2013-08-13 2015-02-16 Toshiba Kk 半導體記憶裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7082069B2 (en) * 2004-12-03 2006-07-25 Macronix International Co., Ltd. Memory array with fast bit line precharge
US7218563B1 (en) * 2005-11-18 2007-05-15 Macronix International Co., Ltd. Method and apparatus for reading data from nonvolatile memory
US7965551B2 (en) * 2007-02-07 2011-06-21 Macronix International Co., Ltd. Method for metal bit line arrangement
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
JP2009099206A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 抵抗変化メモリ装置
US8134853B2 (en) * 2009-12-18 2012-03-13 Spansion Llc High read speed electronic memory with serial array transistors
US8279674B2 (en) * 2010-06-28 2012-10-02 Spansion Llc High read speed memory with gate isolation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130128670A1 (en) * 2011-11-17 2013-05-23 Macronix International Co., Ltd. Memory access method and flash memory using the same
US8760928B2 (en) * 2012-06-20 2014-06-24 Macronix International Co. Ltd. NAND flash biasing operation
US20140063969A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Flash memory device and operating method thereof
TW201435878A (zh) * 2013-03-15 2014-09-16 Toshiba Kk 半導體記憶裝置
US20150003151A1 (en) * 2013-06-27 2015-01-01 Aplus Flash Technology, Inc Novel nand array architecture for multiple simutaneous program and read
US20150009756A1 (en) * 2013-07-05 2015-01-08 Micron Technology, Inc. Sensing operations in a memory device
TW201506933A (zh) * 2013-08-13 2015-02-16 Toshiba Kk 半導體記憶裝置

Also Published As

Publication number Publication date
TW201711024A (zh) 2017-03-16
CN106504792B (zh) 2019-10-01
US20170069360A1 (en) 2017-03-09
US9589610B1 (en) 2017-03-07
CN106504792A (zh) 2017-03-15

Similar Documents

Publication Publication Date Title
US9786383B2 (en) One time programmable non-volatile memory and read sensing method thereof
TWI459387B (zh) 利用參考記憶體單元來讀取非揮發性記憶體之結構及其方法
US9570173B2 (en) Semiconductor storage device and memory system
US7082061B2 (en) Memory array with low power bit line precharge
US9263145B2 (en) Current detection circuit and semiconductor memory apparatus
KR20170098716A (ko) 반도체 메모리 장치 및 그것의 동작 방법
TWI595504B (zh) 半導體儲存裝置及其驅動方法
JP2013069356A (ja) 半導体記憶装置
TWI584301B (zh) 記憶體電路及其操作方法
US20170110186A1 (en) Semiconductor memory device configured to sense memory cell threshold voltages in ascending order
CN111370044B (zh) 半导体装置
US20140269095A1 (en) Semiconductor storage
JP2016513852A (ja) 高速・低電力センス増幅器
EP1915759B1 (en) Low power multiple bit sense amplifier
US20150078097A1 (en) Semiconductor memory apparatus and method for erasing the same
JP2007193854A (ja) 半導体記憶装置
US8693260B2 (en) Memory array with two-phase bit line precharge
CN114255810A (zh) 具有虚拟接地电路系统的非易失性存储器
JP5925644B2 (ja) 半導体記憶装置
JP6290034B2 (ja) 不揮発性半導体記憶装置、及びその読み出し方法
JP2012203931A (ja) 半導体記憶装置
TWI489481B (zh) 具有二階段位元線預充電的記憶體陣列
JP2019067467A (ja) 半導体記憶装置
TWI841928B (zh) 半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法
TWI588830B (zh) 電流檢測電路及半導體記憶裝置