CN111370044B - 半导体装置 - Google Patents

Abstract

实施方式提供一种性能更高的半导体装置。一实施方式的半导体装置具备第1电流电路、第1电阻、第2电阻、第2电流电路、第3电阻。第1电流电路构成为使用第1电位在第1输出节点输出第1电流。第1电阻连接于第1输出节点。第2电阻具有与第1输出节点电性连接的第1端、第2端。第2电流电路构成为使用比第1电位高的第2电位在第2输出节点输出第2电流。第3电阻位于第2输出节点与第2电阻的第2端之间。

Description

半导体装置

[相关申请案]

本申请案享受以日本专利申请案2018-241538号(申请日期：2018年12月25日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

概括来说，实施方式涉及一种半导体装置。

背景技术

已知有非易失地保存数据的半导体存储装置。

发明内容

实施方式提供一种性能更高的半导体装置。

一实施方式的半导体装置具备第1电流电路、第1电阻、第2电阻、第2电流电路、第3电阻。第1电流电路构成为使用第1电位在第1输出节点输出第1电流。所述第1电阻连接于所述第1输出节点。所述第2电阻具有与所述第1输出节点电性连接的第1端、第2端。所述第2电流电路构成为使用比所述第1电位高的第2电位在第2输出节点输出第2电流。所述第3电阻位于所述第2输出节点与所述第2电阻的所述第2端之间。

附图说明

图1是表示第1实施方式的半导体存储装置的功能模块、及相关要素的图。

图2是表示第1实施方式的1个块的要素及连接、以及相关要素的图。

图3是表示第1实施方式中的写入结果的存储单元晶体管的阈值电压的分布的图。

图4是第1实施方式的感测放大器的一部分的电路图。

图5是表示第1实施方式的电位产生电路的功能模块的图。

图6是第1实施方式的放大器电路的电路图。

图7是第1实施方式的电流电路的例示性电路图。

图8是第1实施方式的电流电路的例示性电路图。

图9是表示第1实施方式的半导体存储装置中的某动作期间的若干节点的电位的图。

图10是按照时间顺序表示第1实施方式的电位产生电路的若干节点的电位的图。

图11是参考用电位产生电路的电路图。

图12是按照时间顺序表示参考用电位产生电路的若干节点的电位的图。

具体实施方式

以下，参考附图叙述实施方式。在以下的叙述中，具有大致相同的功能及构成的构成要素被标注相同的符号，重复的说明有时会被省略。附图是示意性的。关于某实施方式的叙述，除非明确指出要予以排除或不言自明要予以排除，否则全部也都适用于别的实施方式的叙述。

各功能模块可作为硬件及计算机软件中的任一者、或两者的组合体来实现。因此，关于各功能模块，为了明确它们可为所述任一种形式，而概括地从它们的功能这个观点出发进行叙述。各功能模块未必要像以下的例子那样加以区别。例如，一部分功能也可由与例示的功能模块不同的功能模块来执行。

在本说明书及权利要求书中，所谓某第1要素“连接”于另外的第2要素，包括第1要素直接或者经由始终或选择性导电的要素连接于第2要素的情况。

(第1实施方式)

＜1.1.构成(结构)＞

图1表示出了第1实施方式的半导体存储装置(半导体装置)1的功能模块、及相关要素。如图1所示，半导体存储装置1由存储器控制器2来控制。半导体存储装置1包含存储单元阵列11、输入输出电路12、序列发生器(控制电路)13、电位产生电路14、驱动器15、行解码器16及感测放大器17等要素。

存储单元阵列11包含多个存储块BLK(BLK0、BLK1、…)。各块BLK中的数据统一删除。也可按小于1个块BLK的单位(例如块BLK的一半)来删除数据。各块BLK是多个串单元SU(SU0、SU1、…)的集合。各串单元SU是多个NAND串(串)STR(STR0、STR1、…)的集合。串STR包含多个存储单元晶体管MT。

存储单元阵列11进而包含未图示的各种配线。各种配线包括源极线CELSRC、字线WL及位线BL。

输入输出电路12经由NAND总线与存储器控制器2连接。NAND总线传输信号￣CE、CLE、ALE、￣WE、￣RE、￣WP、RY/BY及宽度为8比特的信号DQ。信号名称前的记号“￣”表示名称前未带记号“￣”的信号的反转逻辑，意味着带有记号“￣”的信号在低电平的情况下被断定。

输入输出电路12接收信号DQ，且发送信号DQ。输入输出电路12从存储器控制器2接收各种控制信号，基于控制信号，取入且输出信号DQ。控制信号包括信号￣CE、CLE、ALE、￣WE、￣RE及￣WP。

信号DQ包括指令(CMD)、写入数据或读出数据(DAT)、地址信号(ADD)、状态数据(STA)等。

被断定的信号￣CE使半导体存储装置1启动。被断定的信号CLE通知半导体存储装置1与该信号CLE并行输入半导体存储装置1中的信号DQ是指令CMD。被断定的信号ALE通知半导体存储装置1与该信号ALE并行输入半导体存储装置1中的信号DQ是地址信号ADD。被断定的信号￣WE指示将与该信号￣WE并行输入半导体存储装置1中的信号DQ取入半导体存储装置1中。被断定的信号￣RE指示向半导体存储装置1输出信号DQ。被断定的信号￣WP指示禁止对半导体存储装置1写入及删除数据。信号RY/￣BY表示半导体存储装置1是待命状态还是忙碌状态，由低电平表示忙碌状态。半导体存储装置1在待命状态下受理来自存储器控制器2的命令，在忙碌状态下不受理来自存储器控制器2的命令。

从存储器控制器2向半导体存储装置1传送的信号DQS及￣DQS对半导体存储装置1指示输出信号DQ的时间点。从半导体存储装置1向存储器控制器2传送的信号DQS及￣DQS通知存储器控制器2输出信号DQ的时间点。

序列发生器13从输入输出电路12接收指令CMD及地址信号ADD，基于指令CMD及地址信号ADD，控制驱动器15、感测放大器17及行解码器16。

电位产生电路14从半导体存储装置1的外部接收电源电位，从电源电位产生各种电位。所产生的电位向存储单元阵列11、驱动器15及感测放大器17等要素供给。通过各种电位的施加，而对各种要素施加电压。驱动器15从电位产生电路14接收多个电位，将多个电位中被选择的那一个供给至行解码器16。

行解码器16从驱动器15接收各种电位，从输入输出电路12接收地址信号ADD，基于接收到的地址信号ADD选择1个块BLK，并向所选择的块BLK传送来自驱动器15的电位。

感测放大器17感测存储单元晶体管MT的状态，基于感测出的状态产生读出数据DAT，并向存储单元晶体管MT传送写入数据DAT。另外，感测放大器17从电位产生电路14接收各种电位，并控制位线的电位。

＜1.1.1.单元阵列＞

图2表示的是第1实施方式的存储单元阵列11中的若干要素及连接的例子，表示出了1个块BLK0的要素及连接、以及相关要素。多个(例如所有)块BLK均包含图2所示的要素及连接。

1个块BLK包含多个(例如4个)串单元SU0～SU3。以下的叙述基于1个块BLK包含4个串单元SU0～SU3的例子。

m(m为自然数)根位线BL0～BL(m－1)各者在各块BLK中，与来自串单元SU0～SU3各者的1个串STR连接。

各串STR包含1个选择栅极晶体管ST、多个(例如8个)存储单元晶体管MT(MT0～MT7)、及1个选择栅极晶体管DT(DT0、DT1、DT2或DT3)。晶体管ST、MT及DT依次串联连接于源极线CELSRC与1根位线BL之间。存储单元晶体管MT包含控制栅极电极(字线WL)、及与周围绝缘的电荷储存层，能基于电荷储存层中的电荷量非易失地保存数据。

与不同的多根位线BL分别连接的多个串STR构成1个串单元SU。在各串单元SU中，存储单元晶体管MT0～MT7的控制栅极电极(栅极)分别与字线WL0～WL7连接。进而，在各块BLK中，不同串单元SU中的地址相同的字线WL也相互连接。在1个串单元SU中共享字线WL的存储单元晶体管MT组被称作单元组集CU。

晶体管DT0～DT3分别属于串单元SU0～SU3。关于α＝0～3各者的情况，串单元SUα的多个串STR各者的晶体管DTα的栅极连接于选择栅极线SGDLα。晶体管ST的栅极连接于选择栅极线SGSL。

＜1.1.2.存储单元晶体管＞

半导体存储装置1能在1个存储单元晶体管MT中保存2比特以上的数据。图3表示出了写入结果、每1个存储单元晶体管MT保存3比特的数据的存储单元晶体管MT的阈值电压的分布。各存储单元晶体管MT的阈值电压处于多个范围中与所保存的数据相应的那个范围内。在每个存储单元晶体管MT存储3比特的情况下，各存储单元晶体管MT可具有8个阈值电压中的任一者。8个阈值电压是分别保存有“111”数据、“110”数据、“100”数据、“000”数据、“010”数据、“011”数据、“001”数据及“101”数据的状态。分别保存有“111”数据、“110”数据、“100”数据、“000”数据、“010”数据、“011”数据、“001”数据及“101”数据的状态下的存储单元晶体管MT被称作处于Er、A、B、C、D、E、F及G状态下。

即便是被以保存相同的某3比特的数据的方式进行写入的多个存储单元晶体管MT，也可具有互不相同的阈值电压，由此阈值电压分布。

为了判别出由作为读出对象的存储单元晶体管MT保存的数据，要判断该存储单元晶体管MT的状态。为了判断状态，而使用读出电压VA、VB、VC、VD、VE、VF及VG。以下，有时会将为了判断状态而对作为读出对象的存储单元晶体管MT施加的某种大小的电压(包括读出电压VA、VB、VC、VD、VE、VF及VG在内)称作读出电压VCGR。

作为读出对象的存储单元晶体管MT的阈值电压是否超过某读出电压VCGR用来判定该存储单元晶体管MT的阈值电压的状态。电压VREAD施加于非读出对象的单元组集CU的存储单元晶体管MT的字线WL，高于处在任何状态下的存储单元晶体管MT的阈值电压。

1个单元组集CU的存储单元晶体管MT的某同一位置(数位)的比特的数据组构成1个页。

4比特以上的数据也可通过至此所叙述的原理的扩展而由1个存储单元晶体管MT来保存。

＜1.1.3.感测放大器＞

图4是第1实施方式的感测放大器17的一部分的电路图。感测放大器17包含多个例如与位线BL的数量相同数量的感测放大器电路SAC。图4表示的是1个感测放大器电路SAC的例子。各感测放大器电路SAC与1根位线BL连接，包含未图示的多个锁存器。

各感测放大器电路SAC包含p型的MOSFET(metal oxide semiconductor fieldeffect transistor，金属氧化物半导体场效应晶体管)21、n型的MOSFET Tbls、Tblc、Tblx、Txxl、Tblq、22、23、24、25、26、27、及28、以及电容器29。

与图4的感测放大器电路SAC连接的1根位线BL经由晶体管Tbls与节点(配线)BLI连接。晶体管Tbls的栅极例如与电位产生电路14中的节点BLX连接。

节点BLI经由晶体管Tblc与节点SCOM连接。晶体管Tblc的栅极例如与电位产生电路14中的节点BLC连接。

节点SCOM经由晶体管22与节点VLSA连接。晶体管22的栅极例如从序列发生器13接收信号NLO。

节点SCOM进而经由晶体管Tblx与节点SSRC连接。晶体管Tblx例如与电位产生电路14中的节点BLX连接。

节点SSRC经由晶体管21连接于节点VDD，并且经由晶体管23连接于节点SRCGND。节点VDD接收感测放大器17的电源电位，节点SRCGND接收接地电位(共通电位)。晶体管21及23各者的栅极与节点INV连接。节点INV是与图4所示的感测放大器电路SAC连接的数据锁存电路LC中的节点。

节点SCOM进而经由晶体管Txxl与节点SEN连接。晶体管Txxl的栅极例如与电位产生电路14中的节点XXL连接。

节点SEN经由晶体管Tblq与数据总线LBUS连接。晶体管Tblq的栅极例如与电位产生电路14中的节点BLQ连接。数据总线LBUS连接于与图4所示的感测放大器电路SAC建立了对应的数据锁存电路LC。

节点SEN还与晶体管24的第1端(源极及漏极中的一者)连接。晶体管24的栅极例如从电位产生电路14接收信号LSL，第2端(源极及漏极中的另一者)经由晶体管25与节点VLSA连接。晶体管25的栅极与数据总线LBUS连接。

数据总线LBUS进而经由晶体管26与晶体管27的第1端连接。晶体管26的栅极例如从序列发生器13接收信号STB，第2端与晶体管27的第1端连接。晶体管27的栅极与节点SEN连接，第2端与节点CLK连接。节点CLK进而经由电容器29连接于节点SEN。

晶体管28连接于节点VDD与数据总线LBUS之间，栅极例如从序列发生器13接收信号LPC。

＜1.1.4.电位产生电路＞

图5表示的是第1实施方式的电位产生电路14的功能模块。

如图5所示，电位产生电路14包含电源电路31、电流电路32及33、放大器电路34、35、36及37、以及电阻(电阻要素或电阻元件)R1、R2、R3及R4。

电源电路31例如从内部电源电位VCC产生参考电位VREF。内部电源电位VCC例如基于从半导体存储装置1的外部供给的电源电位。

电流电路32包含产生电源电位HV1的电源电路GHV1(未图示)。电源电路GHV1例如从内部电源电位VCC产生电源电位HV1。电源电位HV1高于内部电源电位VCC。电流电路32还接收参考电位VREF。

电流电路32使用电源电位HV1及参考电位VREF，产生电流IBLC＿HV1，并在其输出节点OUT1输出电流IBLC＿HV1。电流电路32在电源电位HV1稳定的状态下，输出某种大小(电平)的电流IBLC＿HV1。电流电路32的输出节点OUT1与节点BLC0连接。

节点BLC0经由串联连接的电阻R1及R2连接于共通电位VSS的节点(或接地)。由此，在节点BLC0产生电位VBLC0，该电位VBLC0的大小等于电流IBLC＿HV1与电阻R1及R2的合成电阻RA(＝R1+R2)的积的大小。

关于电位VBLC0，尤其是电位VBLC0稳定的状态下的电位VBLC0，理想的情况是以较高的精度具有想要的(目标)大小。电位VBLC0与电流IBLC＿HV1的大小及电阻RA的大小相依，在电阻RA具有想要的(与设计一致的)大小并且电流IBLC＿HV1具有想要的大小的情况下，可获得想要大小的电位VBLC0。然而，电阻R1及R2有可能因为制造步骤中的各种因素，而不可避免地具有与想要的大小若干不同的大小。结果，有可能发生电位VBLC0不具有目标大小这样的情况。

为了应对这种情况，电流电路32构成为，产生大小与电阻RA的大小相依的电流IBLC＿HV1，获得大小与想要的大小实质上相等的电位VBLC0。也就是说，电流电路32在电阻RA小于想要大小的情况下，输出比标准大的电流IBLC＿HV1，在电阻RA大于想要大小的情况下，输出比标准小的电流IBLC＿HV1。结果，即便电阻RA具有与想要的大小不同的大小，实质上仍可获得想要大小的电位VBLC0。

关于构成为产生大小与电阻RA的大小相依的电流IBLC＿HV1的电流电路32的例子，将在下文进行叙述。

节点BLC0连接于放大器电路34的输入。放大器电路34例如在从序列发生器13接收被断定的使能信号ENB的期间被启动，而在输出节点OUT2输出大小为电位VBLC0的1倍的电位。输出节点OUT2连接于节点BLC。放大器电路34具有1倍的放大率，它不是用来使所输入的电位VBLC0在输出节点OUT2上变化，而是用来例如使电位产生电路14的动作稳定等。因此，放大器电路34可予以省略。

如上所述，电位VBLC0实质上具有想要的大小，节点BLC上的电位VBLC是电位VBLC0的1倍的电位，也就是说，是电位VBLC0的复制。由此，电位VBLC也与想要的大小实质上相等。

电流电路33包含产生电源电位HV2的电源电路GHV2(未图示)。电源电路GHV2例如从内部电源电位VCC产生电源电位HV2。电源电位HV2高于电源电位HV1。电流电路33还接收参考电位VREF。

电流电路33使用电源电位HV2及参考电位VREF，产生电流IBLC，并在其输出节点OUT3输出电流IBLC。电流电路33在电源电位HV2稳定的状态下，输出某种大小的电流IBLC。输出节点OUT3连接于节点XXL0。节点XXL0经由电阻R3与节点BLX0连接。节点BLX0经由电阻R4连接于节点BLC(放大器电路34的输出节点OUT2)。

节点XXL0具有大小等于电位VBLC加上电流IBLC与电阻R3及R4的合成电阻的积所得的大小的电位。节点XXL0连接于放大器电路35的输入。放大器电路35例如在接收被断定的使能信号ENB的期间被启动，启动期间，将节点XXL0上的电位VXXL0放大而产生电位VXXL1，并在输出节点XXL1输出电位VXXL1。电位VXXL1例如为节点XXL0上的电位的1倍。

节点XXL1连接于放大器电路36的输入。放大器电路36例如在从序列发生器13接收被断定的控制信号XXL＿ENB的期间被启动，启动期间，在输出节点XXL输出电位VXXL1作为电位VXXL。

节点BLX0具有大小等于电位VBLC加上电流IBLC与电阻R4的积所得的大小的电位。关于电位VBLX0及电位VXXL0，尤其是电位VXXL0，想要的电平较大，因此通过使用电源电位HV2的电流电路33来产生。

节点BLX0还连接于放大器电路37的输入。放大器电路37例如在接收被断定的使能信号ENB的期间被启动，启动期间，将节点BLX0上的电位VBLX0放大而产生电位VBLX，并在输出节点BLX输出电位VBLX。电位VBLX例如为电位VBLX0的1倍。

关于电位VXXL0及VBLX0，尤其是电位VXXL0及VBLX0稳定的状态下的电位VXXL0及VBLX0，理想的情况是以较高的精度具有想要的大小。然而，电位VXXL0与电位VBLC及电流IBLC的大小、以及电阻R3及R4的大小相依，电位VBLX0与电位VBLC及电流IBLC的大小、以及电阻R4的大小相依。其中，电位VBLC高精度地具有想要的大小，因此电位VXXL0及VBLX0与电流IBLC的大小、以及电阻R3及R4的大小相依。在电阻R3及R4具有想要的大小并且电流IBLC具有想要的大小的情况下，可获得想要大小的电位VBLX0及想要大小的电位VXXL0。然而，电阻R3及R4有可能因为制造步骤中的各种因素，而不可避免地具有与想要的大小若干不同的大小。结果，有可能发生电位VBLX0的大小、或电位VBLX0与VXXL0两者的大小不具有想要的大小这样的情况。

为了应对这种情况，电流电路33构成为，产生大小与电阻R3及R4的大小相依的电流IBLC，获得大小与想要的大小实质上相等的电位VBLX0及VXXL0。也就是说，电流电路33在电阻R3或R4小于想要大小的情况下，输出比标准大的电流IBLC，在电阻R3或R4大于想要大小的情况下，输出比标准小的电流IBLC。结果，即便电阻R3及R4具有与想要的大小不同的大小，实质上仍可获得想要大小的电位VBLX0及VXXL0。

关于构成为产生大小与电阻R3及R4的大小相依的电流IBLC的电流电路33的例子，将在下文进行叙述。

如上所述，电阻R4连接于放大器电路34的输出节点OUT2，由此，电流IBLC从输出节点OUT2向放大器电路34流入。若放大器电路34缺乏使电流IBLC向共通电位节点流动的能力，则电位VBLC乃至于电位VBLX0及VXXL0的大小会意外上升。为了避免这种情况，放大器电路34具有使电流IBLC向共通电位节点流动的能力。作为具体的例子，放大器电路34在输出节点OUT2与共通电位节点之间，包含具有使电流IBLC流动的能力的晶体管。该放大器电路34的输出节点OUT2至共通电位节点的路径作为电流电路33的输出的放电路径而发挥功能。

图6是第1实施方式的放大器电路34的例示性电路图。如图6所示，放大器电路34包含p型的MOSFET41、42、43及44、以及n型的MOSFET45、46、47及48。

晶体管41的第1端接收电源电位HV1。晶体管41的第1端例如能从电源电路GHV1接收电源电位HV1。晶体管41的第2端连接于节点N1。晶体管41例如从序列发生器13接收信号ENBn。信号ENBn具有使能信号ENB的反转逻辑，在需要使放大器电路34启动的整个期间被断定。

节点N1连接于晶体管42的第1端。晶体管42的第2端连接于晶体管42的栅极，并且连接于晶体管45的第1端。晶体管45的栅极连接于节点BLC。晶体管45的第2端连接于节点N2。

节点N1还连接于晶体管43的第1端。晶体管43的栅极连接于晶体管42的栅极，晶体管43及42构成电流镜电路。

晶体管43的第2端连接于晶体管46的第1端。晶体管46的栅极连接于节点BLC0。晶体管46的第2端连接于节点N2。

节点N2经由晶体管47连接于共通电位节点。晶体管47的栅极例如从序列发生器13接收信号IREFN。信号IREFN在使放大器电路34启动的期间，为了驱动晶体管47及48而被断定。

节点N1进而连接于晶体管44的第1端。晶体管44的栅极连接于与晶体管43及晶体管46连接的节点。

晶体管44的第2端作为放大器电路34的输出节点OUT2而发挥功能，连接于节点BLC。晶体管44的第2端经由晶体管48连接于共通电位节点。晶体管48的栅极接收信号IREFN。

晶体管48作为使在放大器电路34之中从节点N1经由晶体管44流通的电流向共通电位节点流动的放电路径而发挥功能。另外，晶体管48具有使从图5的电流电路33流入放大器电路34的电流IBLC向共通电位节点放电的功能。由此，晶体管48具有使放大器电路34的电流流动并且使电流IBLC流动的驱动能力(尺寸)。

图7是第1实施方式的电流电路32的例示性电路图。如图7所示，电流电路32包含p型的MOSFET52、53、54、55、56及57、n型的MOSFET61、62、63、64、65及66、以及电阻R5、R6及R7。

例如从电源电路GHV1供给的电源电位HV1被供给至节点N3。

节点N3连接于晶体管52的第1端。晶体管52的第2端连接于晶体管52的栅极，并且连接于晶体管61的第1端。晶体管61的第2端经由晶体管62连接于节点N4。晶体管62的栅极接收参考电位VREF。

节点N3还连接于晶体管53的第1端。晶体管53的栅极连接于晶体管52的栅极，晶体管53及52构成电流镜电路。

晶体管53的第2端连接于晶体管63的栅极及第1端。晶体管63的栅极进而连接于晶体管61的栅极，晶体管61及63构成电流镜电路。

晶体管63的第2端经由晶体管64连接于节点N4。

节点N4经由电阻R5连接于节点N5。节点N5经由晶体管65连接于共通电位节点。晶体管65的栅极例如从序列发生器13接收信号FIVEON。信号FIVEON例如在需要使电流电路32启动的期间，具有使晶体管65充分地接通的大小的电位。

节点N3进而连接于晶体管54的第1端。晶体管54的第2端连接于晶体管54的栅极，并且连接于晶体管66的第1端。晶体管66的栅极连接于晶体管63的栅极，晶体管66及63构成电流镜电路。

晶体管66的第2端(节点N6)连接于晶体管64的栅极，并且经由串联连接的电阻R6及R7连接于节点N5。在电流电路32的状态及电源电位HV1的大小(电源电路GHV1的状态)稳定的状态下，电流IBLC＿HV1从节点N5向节点N6流动。

电阻R6与电阻R1匹配，电阻R7与电阻R2匹配。也就是说，电阻R6为了具有与电阻R1相同的特性，而例如在共通的制造步骤中，以相同或实质上相同的布局或尺寸的要素构成。电阻的特性包括电阻值(或大小)。同样地，电阻R7为了具有与电阻R2相同的特性，而例如在共通的制造步骤中，以相同或实质上相同的布局或尺寸的要素构成。因此，即便半导体存储装置1的电阻R1、R2、R6及R7的特性(尤其是电阻值)因为制造工艺等的差异而分别与其它半导体存储装置1的电阻R1、R2、R6及R7的电阻值不同，在各半导体存储装置1中，电阻R1及R6仍具有实质上相同的特性(尤其是电阻值)(两者匹配)，电阻R2及R7仍具有实质上相同的特性(尤其是电阻值)(两者匹配)。

节点N3还经由晶体管55连接于晶体管54的栅极。晶体管55的栅极接收信号FIVEON。

节点N3进而连接于晶体管56的第1端。晶体管56的栅极连接于晶体管54的栅极，晶体管56及54构成电流镜电路。

晶体管56的第2端连接于晶体管57的第1端。晶体管57的栅极例如从序列发生器13接收信号BLDR＿STOP。信号BLDR＿STP例如为了停止电流电路32的输出而被断定。晶体管57的第2端作为电流电路32的输出节点OUT1而发挥功能。也就是说，在晶体管57的第2端流通电流IBLC＿HV1。

在电阻R6及R7中流通的电流IBLC＿HV1的大小与电阻R6及R7的大小相依，大小与从节点N6经由电阻R6及R7向节点N5流动的电流的大小相同或实质上相同的电流从节点OUT1流出。

图8是第1实施方式的电流电路33的例示性电路图。如图8所示，电流电路33包含p型的MOSFET71、72、73、74、76及77、n型的MOSFET81、82、83、84及86、以及电阻R11、R12及R13。

晶体管71的第1端例如从电源电路GHV2接收电源电位HV2。晶体管71的第2端连接于节点N7。晶体管71例如从序列发生器13接收信号FIVEONn。

节点N7连接于晶体管72的第1端。晶体管72的第2端连接于晶体管72的栅极，并且连接于晶体管81的第1端。晶体管81的第2端经由晶体管82连接于节点N8。晶体管82的栅极接收参考电位VREF。

节点N7还连接于晶体管73的第1端。晶体管73的栅极连接于晶体管72的栅极，晶体管73及72构成电流镜电路。

晶体管73的第2端连接于晶体管83的栅极及第1端。晶体管83的栅极进而连接于晶体管81的栅极，晶体管81及83构成电流镜电路。

晶体管83的第2端经由晶体管84连接于节点N8。

节点N8经由电阻R11连接于节点N9。节点N9连接于共通电位节点。

节点N7进而连接于晶体管74的第1端。晶体管74的第2端连接于晶体管74的栅极，并且连接于晶体管86的第1端。晶体管86的栅极连接于晶体管83的栅极，晶体管86及83构成电流镜电路。

晶体管86的第2端(节点N10)连接于晶体管84的栅极，并且经由串联连接的电阻R12及R13连接于节点N9。在电流电路33的状态及电源电位HV2的大小(电源电路GHV2的状态)稳定的状态下，电流IBLC从节点N9向节点N10流动。

电阻R12与电阻R3匹配，电阻R13与电阻R4匹配。也就是说，电阻R12为了具有与电阻R3相同的特性(包括电阻值)，而例如在共通的制造步骤中，以相同或实质上相同的布局或尺寸的要素构成。同样地，电阻R13为了具有与电阻R4相同的特性，而例如在共通的制造步骤中，以相同或实质上相同的布局或尺寸的要素构成。因此，即便半导体存储装置1的电阻R3、R4、R12及R13的特性(尤其是电阻值)因为制造工艺等的差异而分别与其它半导体存储装置1的电阻R3、R4、R12及R13的电阻值不同，在各半导体存储装置1中，电阻R3及R12仍具有实质上相同的特性(尤其是电阻值)(两者匹配)，电阻R4及R13仍具有实质上相同的特性(尤其是电阻值)(两者匹配)。

节点N7进而连接于晶体管76的第1端。晶体管76的栅极连接于晶体管74的栅极，晶体管76及74构成电流镜电路。

晶体管76的第2端连接于晶体管77的第1端。晶体管77的栅极例如从序列发生器13接收信号BLDR＿STOP。晶体管77的第2端作为电流电路33的输出节点OUT2而发挥功能。也就是说，在晶体管77的第2端流通电流IBLC。

在电阻R12及R13中流通的电流IBLC的大小与电阻R12及R13的大小相依，大小与从节点N10经由电阻R12及R13向节点N9流动的电流的大小相同或实质上相同的电流从节点OUT2流出。

＜1.2.动作＞

＜1.2.1.电流电路32的动作＞

图7的电流电路32按照以下所述动作。

信号FIVEON被设定为使晶体管65充分地接通的电位，信号BLDR＿STOP被设定为使晶体管57充分地接通的电位。在该状态下，电源电位HV1例如从内部电源电位VCC向目标电位HV1T上升。电源电位HV1的大小的上升需要电位VBLC、VBLX及VXXL的施加，通过使产生电源电位HV1的要素(例如，电源电路GHV1)启动才会开始。

随着电源电位HV1的大小的上升，输出节点OUT1的电流IBLC＿HV1的大小也上升。若电源电位HV1的大小稳定，也就是说成为恒定状态，则电流IBLC＿HV1的大小也成为恒定状态下的大小。恒定状态下的电流IBLC＿HV1的大小是按照以下所述来决定的。

通过电流IBLC＿HV1，在节点N6产生大小基于电流IBLC＿HV1与电阻R6及R7的合成电阻的电位。将节点N6的电位与参考电位VREF加以比较，由节点N6的电位与参考电位VREF的差决定电流IBLC＿HV1的大小。因此，电流IBLC＿HV1的大小归结为由电阻R6及R7、以及参考电位VREF决定的大小。然后，在电阻R6及R7中流通的电流IBLC＿HV1的镜像电流，也就是大小与在电阻R6及R7中流通的电流IBLC＿HV1实质上相同的电流从输出节点OUT1输出。由此，电流电路32的电流IBLC＿HV1具有基于电阻R6及R7所决定的大小。

就像参考图5所叙述的那样，电流IBLC＿HV1左右着电位VBLC0的大小。另外，电位VBLC0的大小与电阻R1及R2也相依。电阻R1及R2的大小有可能因为制造步骤的差异等，而与想要的大小有所偏差。在与想要的大小有所偏差的情况下，若电流IBLC＿HV1从定电流源产生且具有固定大小，则电位VBLC0的大小与想要的大小有所偏差。

另一方面，如上所述，电流IBLC＿HV1由节点N6的电位与参考电位VREF的电位决定，节点N6的电位与电阻R6及R7相依。电阻R1及R2分别与电阻R6及R7匹配。因此，若电阻R1及R2的合成电阻RA的大小比想要的大小小某第1值，则电阻R6及R7的合成电阻的大小也比想要的大小小第1值，结果，节点N6的电位的大小小于想要的大小。这个情况会被反馈给电流电路32，从而在电阻R6及R7中流通的电流IBLC＿HV1会比标准大小大基于第1值的第2值。结果，从输出节点OUT1输出的电流IBLC＿HV1的大小也比标准大小大第2值。由此，即便电阻R1及R2的合成电阻RA的大小小于想要的大小，仍会从电流电路32流出比想要的大小大了将该差量补上的大小的电流IBLC＿HV1。由此，电阻R1及R2的合成电阻RA的大小偏小就通过电流IBLC＿HV1的增大得到了补偿，即便电阻RA的大小小于想要的大小，电位VBLC0仍具有与想要的大小相同或实质上相同的大小。

在合成电阻RA的大小大于想要大小的情况下，也会通过反馈机制，补偿电位VBLC0的大小。由此，即便电阻RA的大小与想要的大小有所偏差，仍可获得具有与想要的大小相同或实质上相同的大小的电位VBLC0。

＜1.2.2.电流电路33的动作＞

图8的电流电路33按照以下所述动作。

信号FIVEONn被设定为使晶体管71充分地接通的电位，信号BLDR＿STOP被设定为使晶体管77充分地接通的电位。在该状态下，电源电位HV2例如从内部电源电位VCC向目标大小HV2T上升。电源电位HV2的大小的上升需要电位VBLC、VBLX及VXXL的施加，通过使产生电源电位HV2的要素(例如，电源电路GHV2)启动才会开始。

随着电源电位HV2的大小的上升，输出节点OUT2的电流IBLC＿HV2的大小也上升。若电源电位HV2的大小稳定，也就是说成为恒定状态，则电流IBLC＿HV2的大小也成为恒定状态下的大小。恒定状态下的电流IBLC＿HV2的大小是按照以下所述来决定的。

通过电流IBLC＿HV2，在节点N10产生大小基于电流IBLC＿HV2与电阻R12及R13的合成电阻的电位。将节点N10的电位与参考电位VREF加以比较，由节点N10的电位与参考电位VREF的差决定电流IBLC的大小。因此，电流IBLC的大小归结为由电阻R12及R13、以及参考电位VREF决定的大小。然后，在电阻R12及R13中流通的电流IBLC的镜像电流，也就是大小与在电阻R12及R13中流通的电流IBLC实质上相同的电流从输出节点OUT2输出。由此，电流电路33的电流IBLC具有基于电阻R12及R13所决定的大小。

就像参考图5所叙述的那样，电流IBLC左右着电位VBLX0的大小及电位VXXL0的大小。另外，电位VBLX0的大小与电阻R4相依，电位VXXL0的大小与电阻R3及R4的合成电阻相依。电阻R3及R4有可能因为制造步骤的差异等，而与想要的大小有所偏差。在与想要的大小有所偏差的情况下，若电流IBLC从定电流源产生且具有固定大小，则电位VBLX0及VXXL0的大小与想要的大小有所偏差。

另一方面，如上所述，电流IBLC由节点N10的电位与参考电位VREF的电位决定，节点N10的电位与电阻R12及R13相依。电阻R3及R4分别与电阻R12及R13匹配。因此，若电阻R3及(或)R4的合成电阻比想要的大小分别小某第1值及(或)第2值，则电阻R12及R13也比想要的大小分别小第1值及(或)第2值，结果，节点N10的电位的大小小于想要的大小。这个情况会被反馈给电流电路33，从而在电阻R12及R13中流通的电流IBLC会比标准大小大基于第1值及(或)第2值的第3值。结果，从输出节点OUT2输出的电流IBLC的大小也比标准大小大第3值。由此，即便电阻R3及R4的合成电阻的大小小于想要的大小，仍会从电流电路33流出比想要的大小大了将该差量补上的大小的电流IBLC。由此，电阻R3及R4的合成电阻偏小就通过电流IBLC的增大得到了补偿，即便电阻R3及(或)R4的大小小于想要的大小，电位VBLX0及(或)VXXL0仍具有与想要的大小相同或实质上相同的大小。

在电阻R3及(或)R4的大小大于想要大小的情况下，也会通过反馈机制，补偿电位VBLX0及VXXL0的大小。由此，即便电阻R3及(或)R4的大小与想要的大小有所偏差，仍可获得具有与想要的大小相同或实质上相同的大小的电位VBLX0及VXXL0。

＜1.2.3.感测放大器电路的动作＞

参考图4及图9，叙述感测放大器电路SAC的动作。

图9表示出了第1实施方式的半导体存储装置1中的某动作期间的若干节点的电位。更具体来说，图9表示出了在从存储单元阵列11读出数据的期间感测放大器电路SAC的若干电位及信号的时间顺序上的变化。

读出期间，节点INV具有基于与感测放大器电路SAC连接的数据锁存电路中所保存的数据的电位。在以下的叙述中，作为例子，节点INV的电位是数字的低电平，晶体管22是通态。另外，在时刻t0，控制信号XXL＿ENB被否定，节点XXL具有0V(＝VSS)。

如图9所示，从时刻t0起，节点BLC、BLX及VXXL1开始上升。节点BLC的电位(VBLC)是在电位产生电路14中通过电流电路32及放大器电路34而产生的，电流电路32使用电源电位HV1产生电位VBLC，产生电源电位HV1的电源电路GHV1从时刻t0起被启动。因此，节点BLC的电位从时刻t0起开始上升。

另外，节点BLX的电位(VBLX)基于电位VBLX0，电位VBLX0是使用电位VBLC及电流IBLC而产生的，电流IBLC是使用电源电位HV2而产生的，产生电源电位HV2的电源电路GHV2从时刻t0起被启动。因此，节点BLX的电位从时刻t0起开始上升。

同样地，节点XXL1的电位(VXXL1)基于电位VXXL0，电位VXXL0是使用电位VBLC及电流IBLC而产生的，电流IBLC是使用电源电位HV2而产生的，产生电源电位HV2的电源电路GHV2从时刻t0起被启动。因此，节点XXL1的电位从时刻t0起开始上升。

虽未图示，但节点BLX的电位(VBLS)也是从时刻t0起开始上升的。节点BLX从时刻t0起迅速达到目标电位，结果，节点BLI经由晶体管Tbls连接于对应的位线BL。

通过节点BLC的电位从时刻t0起上升，晶体管Tblc在某个时间点接通，且节点BLI连接于节点SCOM。另外，通过节点BLX的电位从时刻t0起上升，晶体管Tblx在某个时间点接通，且节点SCOM连接于节点SSRC，节点SCOM开始充电。

另外，节点BLQ的电位(VBLQ)及信号LPC从时刻t0起上升。结果，节点SEN经由数据总线LBUS及晶体管Tblq开始充电，其后具有电位VSEN。

用来产生节点BLC的电位的电源电位HV1与电源电位HV2相比较小，所以会在相对较早的时间点稳定(达到目标大小)。因此节点BLC也会在相对较早的时间点——时刻t1具有目标电位VBLCT。

通过节点BLC在时刻t1具有目标电位VBLCT，能使晶体管Tblc充分地接通，从而将节点BLI的电位传送至节点SCOM。

用来产生节点BLX的电位的电源电位HV2从时刻t0起持续上升。相应地，节点BLX的电位从时刻t0起持续上升，若电源电位HV2稳定(达到目标大小)，则在其后的时刻t2，具有目标电位VBLX。电位VBLXT高于电位VBLCT。通过节点BLX具有目标电位VBLXT，能使晶体管Tblx充分地接通，从而将节点SSRC的电位传送至节点SCOM。

用来产生节点XXL1的电位的电源电位HV2从时刻t0起持续上升，相应地，节点XXL1的电位从时刻t0起持续上升。在电源电位HV2稳定后的时刻t3，节点XXL1具有目标电位VXXL1T。电位VXXL1T高于电位VBLXT。电位VXXL1T具有能使晶体管Txxl充分地接通，从而将节点SCOM的电位传送至节点SEN的大小。

其后，执行对与作为读出对象的单元组集CU连接的选择字线WL施加读出电位VCGR的操作等，从而与作为读出对象的存储单元晶体管(选择存储单元晶体管)MT的状态相应的电位出现于节点SCOM上。

继而，在时刻t4，将节点BLQ的电位及信号LPC设定为共通电位VSS，由此节点SEN的充电结束。进而，在时刻t4，断定未图示的信号XXL＿ENB，由此节点XXL1上的电位被传送至节点XXL，节点XXL具有电位VXXLT。结果，晶体管Txxl充分地接通，节点SCOM的电位被传送至节点SEN，节点SEN的电位变化。通过读出电位VCGR的施加，若选择存储单元晶体管MT维持断态，则节点SEN的电位得以维持，若选择存储单元晶体管MT接通，则节点SEN的电位下降。节点SEN的选择存储单元晶体管MT为断态的实例用实线(“断态单元”)表示，选择存储单元晶体管MT为通态的实例用虚线(“通态单元”)表示。

从时刻t5起，进行感测。也就是说，在时刻t5，否定信号XXL＿ENB，由此晶体管Txxl断开。结果，节点SEN与节点SCOM分离。分离后，节点SEN依然维持与对应的选择存储单元晶体管MT的状态相应的电位。

在时刻t6，例如通过序列发生器13，将信号STB设定为高电平，由此对应于节点SEN上的电位，数字0或1出现于数据总线LBUS上，读出结束。

＜1.2.4.电位产生电路的动作＞

图10是按照时间顺序表示第1实施方式的电位产生电路的若干节点的电位。

如图10所示，在时刻t10，信号FIVEON被设定为高电平。由此，电流电路32及33被启动，而开始动作。

在时刻t10，电源电位HV1及HV2的大小未开始上升。然而，在电流电路32仅包含低耐压晶体管等情况下，若使电流电路32启动，则从电源电位HV1的大小上升前便开始动作。图10就表示出了这种实例作为例子。因此，电流IBLC＿HV1的大小从时刻t10起上升，随之，节点BLC的电位(VBLC)开始上升。节点BLX的电位(VBLX)及节点XXL1的电位(VXXL1)是以节点BLC的电位为基准，因此随着节点BLC的电位的上升，节点BLX的电位及节点XXL1的电位也开始上升。

节点BLX的电位基于节点BLX0的电位，节点BLX0具有节点BLC的电位加上大小与电阻R4两端的电位差的大小相等的电位所得的电位。因此，节点BLX具有比节点BLC的电位高的电位。另外，节点XXL1的电位基于节点XXL0的电位，节点XXL1具有节点BLC的电位加上大小与电阻R3及R4的串联连接结构两端的电位差的大小相等的电位所得的电位。因此，节点XXL1具有比节点BLC的电位高的电位。但节点BLC、BLX及XXL1的电位关系存在如下情况：由于噪音等影响，尤其是在电位稳定前，具有节点BLC的电位＜节点BLX的电位＜节点XXL1的电位并不成立的时间段。

电位产生电路14的动作并不限于图10的例子，也存在节点BLC、BLX及XXL1的上升从下述电源电位HV1的大小的上升开始的情况。

从时刻t11起，电源电位HV1及HV2的大小开始上升。随之，通过电流电路32及33的动作，电流IBLC及IBLC＿HV1(未图示)的大小从时刻t11起上升。

电流电路32在稳定状态下的动作中需要比电源电位HV2低的电源电位HV1，因此即便电源电位HV1低于电源电位HV2，也会比使用电源电位HV2的电流电路33更早地接近于稳定的状态。因此，电流电路32中的电流IBLC＿HV1比电流电路33中的电流IBLC更早地开始上升。

另一方面，电流电路33设计为在比电源电位HV1高的电源电位HV2下稳定地动作，因此电流IBLC尚未怎么上升。

随着电流IBLC＿HV1的大小的上升，从时刻t11起，节点BLC的电位开始上升。节点BLX的电位及节点XXL1的电位是以节点BLC的电位为基准，因此即便是在由于电源电位HV2的大小未怎么上升所以电流IBLC的值较小的期间，节点BLX的电位及节点XXL1的电位也会上升。也就是说，从时刻t11起，节点BLX的电位及节点XXL1的电位也开始上升。

在时刻t12，电源电位HV1成为目标电位HV1T。

另外，若从时刻t11起持续上升的电源电位HV2的大小成为某种程度的大小，则电流IBLC也达到某种程度的大小，节点BLX的电位及节点XXL1的电位的上升变大。在图10的例子中，节点BLX的电位及节点XXL1的电位的上升的斜率的增大开始于时刻t12附近的时刻t13。

在时刻t14，电源电位HV2成为目标电位HV2T。

在时刻t13后，节点BLC、BLX及XXL1分别具有目标电位VBLCT、VBLXT及VXXL1T。节点BLC、BLX及XXL1分别在例如时刻t15、t16及t17具有目标电位VBLCT、VBLXT及VXXLT。

＜1.3.效果＞

根据第1实施方式，节点BLC、BLX及XXL1能在更短的时间内具有目标电位VBLCT、VBLXT及VXXL0T。

可认为节点BLC、BLX及XXL1上的电位是利用图11所示的电位产生电路产生的。图11是参考用电位产生电路91的电路图。如图11所示，节点BLC0、BLX0及XXL0上的各电位VBLC0p、VBLX0p及VXXL0p全部是从电流IBLC与电阻产生的。节点BLC0的电位是从电流IBLC与电阻RA产生的，节点BLX0的电位是从电流IBLC与电阻R4及RA的合成电阻产生的，节点XXL0的电位是从电流IBLC与电阻R3、R4及RA的合成电阻产生的。

图12是按照时间顺序表示图11的参考用电位产生电路91的若干节点的电位。另外，图12也表示出了第1实施方式的图10的节点BLC、BLX及XXL1的电位，以便进行比较。

如图12所示，节点BLC的电位、节点BLX的电位及节点XXL1的电位是在电源电位HV2的大小成为某种程度的大小后才开始上升的。在图12的例子中，上升开始于时刻t12后的时刻t21左右。

如上所述，节点BLX及XXL1尤其是节点XXL1需要具有较高的电位，因此需要通过使用电源电位HV2的电流电路33来产生。然而，电源电位HV2较高，因此稳定下来比较耗费时间。这会推迟节点BLC、BLX及XXL1的电位的上升的开始。在图12的例子中，节点BLC、BLX及XXL1分别在例如时刻t22、t23及t24具有目标电位VBLCT、VBLXT及VXXL1T。

这里，由图9可知，节点BLX及节点XXL1需要具有目标电位VBLXT及VXXL1T的时间点分别是，到达时刻t2及t4后，也就是从读出开始起经过一段时间后。由此，即便节点BLX的电位及节点XXL1的电位较迟稳定，在读出初期动作中也不构成问题，因此不会对读出所需的整体动作时间造成太大影响。另一方面，节点BLC的电位左右着位线BL的充电的开始时间点，需要在读出早期阶段开始位线BL的充电。因此，若实现节点BLC具有电位VBLCT的状态所耗的时间较长，则读出所需的时间也较长。

根据第1实施方式，电位VBLC是使用来自电流电路32的电流IBLC＿HV1产生的，电流IBLC＿HV1是使用比电源电位HV2低的电源电位HV1产生的，因此即便电源电位HV1的大小未怎么上升，它也会开始上升。关于这一点，可由图12直观地理解。节点BLX及XXL1是以节点BLC的电位为基准而使用的，因此从由于电源电位HV2的大小没有上升所以电流IBLC的大小开始上升前便开始上升。因此，节点BLC、BLX、XXL1能比使用参考用电位产生电路91的情况下更早地实现具有目标电位VBLCT、VBLXT及VXXL1T的状态。也就是说，通过第1实施方式，节点BLC、BLX、XXL1具有目标电位VBLCT、VBLXT及VXXL1T的时刻t15、t16及17比使用参考用电位产生电路91的情况下它们各自所对应的时刻t22、t23及t24更先到来。

尤其是，节点BLC的电位在读出开始后的早期阶段开始上升，能使位线BL的充电较早开始，且能使读出时间较短。根据第1实施方式，能以至少比使用参考用电位产生电路91的情况下更短的时间完成读出。

另外，在感测放大器电路SAC中，由图4可知，从节点VDD给位线BL充电的路径上，在比晶体管Tblc靠上游侧(节点VDD侧)存在晶体管Tblx。为了给位线BL充电，需要保持向晶体管Tblx的栅极供给的电位VBLX比向存在于其下游侧(位线BL侧)的晶体管Tblc的栅极供给的电位VBLC高。在第1实施方式的电位产生电路14中，由图5可知，节点BLX0(节点BLX)比起节点BLC在电流IBLC的路径上存在于更靠上游侧。因此，即便是在读出动作初期且电位VBLC及电位VBLX稳定前的阶段，也满足电位VBLX高于电位VBLC这种关系。因此，能在读出开始初期阶段使位线BL较早开始充电。

进而，虽然在节点BLC、BLX及XXL1的产生中使用的是2个独立的电流电路32及33，但电流电路32及33都是使用共通的参考电位VREF产生电流IBLC＿HV1及IBLC的。因此，电流IBLC＿HV1及IBLC的大小不同这种情况得到抑制。另外，节点BLX0及XXL0的电位是以节点BLC的电位为基准而产生的，因此与节点BLC、BLX及XXL1各者的目标电位VBLCT、VBLXT及VXXL1T的偏差实质上一致。也就是说，能精度良好地产生节点BLC、BLX及XXL1的电位。这就抑制了由于与节点BLC、BLX及XXL1各者的目标电位VBLCT、VBLXT及VXXL1T的偏差而导致感测放大器电路SA发生异常动作。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，而并非想要限定发明的范围。这些实施方式可采用其它各种方式来实施，在不脱离发明主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围及主旨中，同样包含于权利要求书所记载的发明及与其均等的范围内。

[符号的说明]

1 半导体存储装置

2 存储器控制器

11 存储单元阵列

12 输入输出电路

13 序列发生器

14 电位产生电路

15 驱动器

16 行解码器

17 感测放大器

31 电源电路

32 电流电路(HV1)

33 电流电路(HV2)

34、35、36、37放大器电路

Claims (6)

1.一种半导体装置，具备：

第1电流电路，构成为使用第1电位在第1输出节点输出第1电流；

第1电阻，连接于所述第1输出节点；

第2电阻，具有与所述第1输出节点电性连接的第1端、第2端；

第2电流电路，构成为使用比所述第1电位高的第2电位在第2输出节点输出第2电流；以及

第3电阻，位于所述第2输出节点与所述第2电阻的所述第2端之间；其中

所述第1电流电路构成为，接收第3电位，基于所述第3电位与第1节点的电位的比较，输出所述第1电流，

所述第2电流电路构成为，接收所述第3电位，基于所述第3电位与第2节点的电位的比较，输出所述第2电流。

2.根据权利要求1所述的半导体装置，其中

所述第1节点的电位基于所述第1输出节点的电位，

所述第2节点的电位基于所述第2输出节点的电位。

3.根据权利要求2所述的半导体装置，其中

所述第1电流电路

还包含：第4电阻，与所述第1节点连接，与所述第1电阻匹配；且

构成为，在所述第1节点，基于所述第3电位与所述第1节点的电位的比较，流通第3电流；

所述第1电流是所述第3电流的镜像电流；

所述第2电流电路

还包含：第5电阻，包含与所述第2节点连接的第7端及第8端，与所述第3电阻匹配；以及

第6电阻，与所述第5电阻的所述第8端连接，与所述第2电阻匹配；且

构成为，在所述第2节点，基于所述第3电位与所述第2节点的电位的比较，流通第4电流；

所述第2电流是所述第4电流的镜像电流。

4.一种半导体装置，具备：

第1电流电路，构成为使用第1电位在第1输出节点输出第1电流；

第1电阻，连接于所述第1输出节点；

第2电阻，具有与所述第1输出节点电性连接的第1端、第2端；

第2电流电路，构成为使用比所述第1电位高的第2电位在第2输出节点输出第2电流；

第3电阻，位于所述第2输出节点与所述第2电阻的所述第2端之间；

第1存储单元晶体管；

第1位线，与所述第1存储单元晶体管连接；

第1配线，与所述第1位线连接；

第1晶体管，包含与所述第1配线连接的第3端、电性连接于所述第1输出节点的栅极；

第2晶体管，包含与所述第1晶体管连接的第4端、与第5电位的节点连接的第5端、与所述第2电阻的所述第2端电性连接的栅极；以及

第3晶体管，包含与所述第1晶体管连接的第6端、与所述第2输出节点电性连接的栅极。

5.根据权利要求4所述的半导体装置，还具备：

第4晶体管，包含与所述第3晶体管的第7端连接的栅极、第8端；

锁存电路；以及

第5晶体管，位于所述第4晶体管的所述第8端与所述锁存电路之间。

6.一种半导体装置，具备：

第1电流电路，构成为使用第1电位在第1输出节点输出第1电流；

第1电阻，连接于所述第1输出节点；

第2电阻，具有与所述第1输出节点电性连接的第1端、第2端；

第2电流电路，构成为使用比所述第1电位高的第2电位在第2输出节点输出第2电流；以及

第3电阻，位于所述第2输出节点与所述第2电阻的所述第2端之间；其中

所述第1电位及所述第2电位从比所述第1电位低的第4电位产生。