KR20170098716A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 전류 센싱 방식의 페이지 버퍼를 포함하는 반도체 메모리 장치는, 메모리 셀 어레이; 및 상기 메모리 셀 어레이와 비트라인을 통해 연결되는 페이지 버퍼 회로를 포함하되, 상기 페이지 버퍼는, 제1 노드; 상기 제1 노드와 상기 비트라인 사이에 배치되고, 프리차지(pre-charge) 구간 동안 제공되는 전압에 기초하여 상기 비트라인을 제1 전압원에 따라 프리차지 하도록 구성된 제1 스위칭 회로; 센싱 노드; 상기 제1 노드와 상기 감지 노드 사이에 배치되고, 상기 프리차지 구간에 뒤따르는 제1 측정 구간 동안 상기 제1 노드의 전압 변화에 따라 상기 센싱 노드를 방전하도록 구성되는, 제3 스위칭 회로; 및 상기 프리차지 구간 동안 상기 제1 전압원으로부터 상기 제1 노드와 상기 제1 스위칭 회로를 통해 상기 비트라인에 제1 프리차지 경로를 제공하는 제4 스위칭 회로를 포함하고, 상기 센싱 노드는 상기 프리차지 구간 동안 상기 제3 스위칭 회로에 의해 상기 제1 프리차지 경로와 분리된 제2 프리차징 경로를 통해 충전되고, 상기 제1 노드 및 상기 센싱 노드는 각각 서로 다른 전압원에 의해 충전된다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 전류 센싱 방식의 페이지 버퍼를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 및 상기 메모리 셀 어레이와 비트라인을 통해 연결되는 페이지 버퍼 회로를 포함하되, 상기 페이지 버퍼는, 제1 노드; 상기 제1 노드와 상기 비트라인 사이에 배치되고, 프리차지(pre-charge) 구간 동안 제공되는 전압에 기초하여 상기 비트라인을 제1 전압원에 따라 프리차지 하도록 구성된 제1 스위칭 회로; 센싱 노드; 상기 제1 노드와 상기 감지 노드 사이에 배치되고, 상기 프리차지 구간에 뒤따르는 제1 측정 구간 동안 상기 제1 노드의 전압 변화에 따라 상기 센싱 노드를 방전하도록 구성되는, 제3 스위칭 회로; 및 상기 프리차지 구간 동안 상기 제1 전압원으로부터 상기 제1 노드와 상기 제1 스위칭 회로를 통해 상기 비트라인에 제1 프리차지 경로를 제공하는 제4 스위칭 회로를 포함하고, 상기 센싱 노드는 상기 프리차지 구간 동안 상기 제3 스위칭 회로에 의해 상기 제1 프리차지 경로와 분리된 제2 프리차징 경로를 통해 충전되고, 상기 제1 노드 및 상기 센싱 노드는 각각 서로 다른 전압원에 의해 충전된다.
본 기술에 따르면, 전류 센싱 방식의 페이지 버퍼를 포함하는 반도체 메모리 장치가 제공된다.
도 1a는 반도체 메모리 장치의 구조를 설명하기 위한 도면이다.
도 1b는 도 1a의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 1c는 도 1b의 메모리 셀 어레이의 스트링과 메모리 셀들을 설명하기 위한 도면이다.
도 2는 전류 감지를 수행하는 데 적합한 종래의 페이지 버퍼 회로를 도시한다.
도 3은 전류 감지(current sensing) 방식으로 동작하는 도 2의 페이지 버퍼 회로에 사용되는 신호들을 나타낸 타이밍도이다.
도 4는 본 발명의 제1 실시예에 따른 페이지 버퍼 회로를 도시한나타낸 도면이다.
도 5는 도 4의 페이지 버퍼 회로(30-1)에 인가되는 신호들을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제2 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명한다.
도 1a는 반도체 메모리 장치의 구조를 설명하기 위한 도면이다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
도 1a를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(20), 페이지 버퍼(30), 데이터 입출력 회로(40) 및 행 디코더(10)를 포함할 수 있다.
메모리 셀 어레이(20)는, 비트라인들(BL)을 통해 페이지 버퍼(30)에 접속되고, 워드라인들(WL)과 추가 도전성 라인들을 통해 행 디코더(10)에 접속될 수 있다. 추가 도전성 라인들은, 예를 들어, 메모리 셀 어레이의 특정 스트링을 어드레싱하기 위한 드레인 선택 라인 또는 소스 선택 라인일 수 있다. 메모리 셀 어레이(20)는 복수의 스트링들을 포함하고, 각 스트링은 복수의 메모리 셀들을 포함한다.
각 메모리 셀은 행 디코더(10)의 제어에 의해 페이지 버퍼(30)로부터 전송되는 데이터를 저장하고, 행 디코더(10)의 제어에 의해 저장된 데이터를 페이지 버퍼(30)로 전송할 수 있다. 메모리 셀들은 복수의 비트라인들(BL)과 복수의 워드라인(WL)의 교차부들에 각각 배열될 수 있다.
실시 예에서, 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
페이지 버퍼(30)는 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 접속되고, 비트라인들(BL)을 통해 데이터 입출력 회로(40)에 접속된다. 페이지 버퍼(30)는 프로그램 동작, 읽기 동작, 또는 소거 동작 동안 비트라인들(BL)을 설정하고, 읽기 동작 동안 메모리 셀 어레이(20)의 각 메모리 셀에 저장된 데이터를 감지할 수 있다.
데이터 입출력 회로(40)는 페이지 버퍼(30)에 접속된다. 데이터 입출력 회로(40)는 데이터(DATA)를 외부 디바이스와 교환한다. 데이터 입출력 회로(40)는 프로그램 동작 전에 메모리 셀에 저장할 프로그램 데이터를 페이지 버퍼(30)에 전송할 수 있다. 실시 예에서, 도면에는 도시되지 않았지만 데이터 입출력 회로(40)는 데이터 버퍼와 열 패스(column pass) 게이트 등의 구성요소들을 더 포함할 수도 있다.
행 디코더(10)는 메모리 셀 어레이(20)에 접속된다. 행 디코더(10)는, 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하도록 외부 어드레스(ADDR)를 수신할 수 있다. 행 디코더(10)는, 선택된 워드라인의 메모리 셀들이 속하는 스트링의 소스 선택 라인과 드레인 선택 라인을 구동할 수 있다. 행 디코더(10)는 동작 모드에 따라 프로그램 전압, 패스 전압, 읽기 전압, 및 접지 전압 등의 다양한 전압들을 워드라인들(WL)에 인가할 수 있다.
도 1b는 도 1a의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 1b를 참조하면, 메모리 셀 어레이(20)는 복수의 메모리 블록들(Block 0~Block n, 50)을 포함한다. 각각의 메모리 블록들(Block 0~Block n, 50)은 복수의 스트링(60)들을 포함한다. 각 스트링(60)은 데이터가 저장되는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 복수의 비트라인(BL0~BLm)과 복수의 워드라인(WL0~WLr+k-1)의 교차부들에 각각 배열된다. 스트링(60)들은, 드레인 선택 라인(DSL0, DSLj, DSLn) 및 소스 선택 라인(SSL0, SSLj, SSLn)에 의해 선택 또는 선택 해제될 수 있다. 메모리 셀 어레이(20)의 비트라인들(BL0~BLm)은 도 1a의 페이지 버퍼(30)에 접속된다. 워드라인들(WL), 드레인 선택 라인들(DSL), 및 소스 선택 라인들(SSL)은 도 1a의 행 디코더(10)에 접속된다.
도 1c는 도 1b의 메모리 셀 어레이의 스트링과 메모리 셀들을 설명하기 위한 도면이다.
도 1c에서, 4개의 스트링(60)들이 도시된다. 각 스트링(60)은, 데이터를 저장하는 복수의 메모리 셀(70)들을 포함할 수 있다. 도 1c의 실시 예에서, 1개의 스트링(60)은 4개의 메모리 셀(70)을 포함하지만, 1개의 스트링에 포함되는 메모리 셀들의 개수는 구현 예에 따라 늘어나거나 줄어들 수 있고, 1개의 스트링에 포함된 메모리 셀들의 개수는 도 1c의 실시 예에 의해 제한되지 않는다.
메모리 셀들(70)은 복수의 비트라인(BL0, BL1)과 복수의 워드라인(WL0~WL7)의 교차부들에 각각 배열된다. 워드라인들의 개수는 메모리 셀 어레이의 다양한 실시 예들에서 상이할 수 있다. 스트링(60)들은, 드레인 선택 라인(DSL0, DSL1)을 제어함으로써 그리고 소스 선택 라인(SSL0, SSL1)을 제어함으로써, 선택 또는 선택 해제될 수 있다.
메모리 셀 어레이(20)의 비트라인들(BL0, BL1)은 도 1a의 페이지 버퍼(30)에 접속된다. 워드라인들(WL0~WL7), 드레인 선택 라인들(DSL0, DSL1), 및 소스 선택 라인들(SSL0, SSL1)은 도 1a의 행 디코더(10)에 접속된다.
드레인 선택 라인(DSL0 또는 DSL1)은 각 스트링의 드레인 선택 트랜지스터(DST)의 게이트에 접속된다. 소스 선택 라인(SSL0 또는 SSL1)은 각 스트링의 소스 선택 트랜지스터(SST)의 게이트에 접속된다. 소스 선택 트랜지스터(SST)는 각 스트링을 소스 라인(SL)에 접속하거나 접속 해제 할 수 있다. 실시 예에서, 반도체 메모리 장치는 특정 스트링이 비트라인과 연결되도록, 고 전압을 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 게이트에 구동하여 이들을 턴-온 시킬 수 있다. 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 소스 선택 라인(SSL), 및 드레인 선택 라인(DSL)으로 인해, 동일한 행에 속하는 특정 스트링들이 프로그램, 소거 또는 읽기 등의 동작을 수행하도록 선택될 수 있다. 동작을 위해 선택되지 않은 다른 비선택 스트링들은, 저전압을 비선택 스트링들의 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)의 게이트들에 구동함으로써 비선택 스트링들을 비트라인들로부터 연결 해제할 수 있다.
한편, 낸드(NAND) 메모리 장치의 아키텍처는, 프로그램 동작 동안 플로팅 게이트들 간의 커플링 효과(coupling effect)를 줄이고, 보다 큰 페이지 크기에 대한 시장의 요구를 충족시키기 위해 ABL(올-비트-라인) 기법을 도입하고 있다. ABL 기법을 채택함으로써, 하나의 물리적인 워드 라인에 연결된 모든 셀들을 동시에 센싱하기 위한 감지 기법이 발전하였다. "전압 감지(voltage sensing)"라고도 알려져 있는 전통적인 방식의 전하 집적 감지 기법은 비선택 비트라인들을 접지시켜 비트라인들 간의 쉴딜(shielding)을 제공하도록 짝수 및 홀수 비트라인들에 접속된 셀들을 교차 판독하는 것이 요구되었다. "전류 감지(current sensing)"의 경우에는 짝수 및 홀수 비트라인들을 동시에 판독하는 방법을 제공하여, 이에 따라 한번의 판독 단계를 통해 양측 모두를 판독할 수 있다.
ALA센싱 방식은 물리적인 하나의 워드라인의 모든 셀들을 동시에 판독가능케 함으로써 페이지 크기를 두 배로 증가시킬 수 있는 상당한 이점을 제공한다. 워드라인의 모든 셀들을 동시에 검증할 수 있다는 점도, 처리량과 신뢰성 모두에 있어서 프로그램 성능을 개선할 수 있다. 또한 워드라인의 모든 셀들이 병렬로 프로그램되므로, 셀 대 셀 간섭이 최소화될 수 있다.
그러나, 일반적인 전류 센싱 방식에 적용된 ABL 센싱 방식은 판독 전류의 덜 효율적인 제어, 및 분포들 간의 더욱 넓은 판독 마진을 확보 하기 위해 엄격하게 제어되어야 하는 파라미터들의 더욱 큰 변동을 야기할 수 있다.
도 2는 전류 감지를 수행하는 데 적합한 종래의 페이지 버퍼 회로를 도시한다.
페이지 버퍼(30)는 제1 노드(CSO)와 센싱 노드(SEN)를 포함한다. 비트라인(BL)은 도 1a의 메모리 셀 어레이로 연장된다.
제1 트랜지스터(M1)는 제1 노드(CSO)와 비트라인(BL) 사이에 배치된다. 제1 트랜지스터(M1)는 제1 제어 전압(PB_SENSE)에 따라 구동될 수 있다. 제1 트랜지스터(M1)는 제1 제어 전압(PB_SENSE)과 제1 트랜지스터(M1)의 문턱 전압과의 차이에 따라 즉, 제1 제어 전압(PB_SENSE) - 제1 트랜지스터(M1)의 게이트-소스 임계 전압에 기초하여 비트라인(BL)을 프리차지하도록 구성된다.
제2 트랜지스터(M2)는, 제2 제어 전압(SA_CSOC)에 따라 구동될 수 있다. 제2 트랜지스터(M2)는 제1 노드(CSO)의 전압 값이 제2 전압(CSOC) - 제2 트랜지스터(M2)의 게이트-소스 임계 전압보다 작아지는 것을 방지하도록 구성될 수 있다.
제3 트랜지스터(M3)는 제1 노드(CSO)와 센싱 노드(SEN) 사이에 배치된다. 제3 트랜지스터(M3)는 제3 제어 전압(SA_SENSE)에 따라 구동될 수 있다. 제3 트랜지스터(M3)는 제3 제어 전압(SA_SENSE)에 따라 제1 노드(CSO)를 센싱 노드(SEN)에 연결 또는 연결 해제할 수 있다.
페이지 버퍼(30)의 동작을 도 2와 도 3을 참조하여 설명한다.
도 3은 전류 감지(current sensing) 방식으로 동작하는 도 2의 페이지 버퍼 회로에 사용되는 신호들을 나타낸 타이밍도이다.
도 3을 참조하면, 전류 감지 동작 즉 읽기 동작의 한 사이클은, 6개 구간, 즉, 프리차지(pre-charge) 구간(t1), 제1측정구간(t2), 제1 스트로브 구간(t3), 복구 구간(recovery) (t4), 제2 측정 구간(t5), 및 제2 스트로브 구간(t6)을 포함할 수 있다.
프리차지 구간(t1)에서는, 감지 래치(31)를 리셋하여, 감지 노드(QS) 가 로우(low) 값을 갖도록 설정될 수 있다. 이어서, 제1 제어 전압(PB_SENSE)을 목표하고자 하는 비트라인 레벨 + 제1 트랜지스터(M1)의 문턱전압(게이트-소스 임계 전압)까지 상승시킴으로써 모든 비트라인들(BL)을 동시에 프리차지할 수 있다.
프리차지 경로는 제3 및 제7 트랜지스터들(M3, M7)을 통해 전력을 공급받을 수 있다. 제3 및 제7 트랜지스터(M3,M7) 들의 입력들인 제3 제어 전압(SA_SENSE) 및 제7 제어 전압(SA_PRECH)를 적어도 전원 전압(VDC_PB)과 제3 및 제7 트랜지스터들(M3, M7)의 문턱 전압의 합까지 상승시켜서 제3 및 제7 트랜지스터들(M3, M7)을 각각 턴-온 시킬 수 있다. 동시에, 제2 제어 전압(SA_CSOC)에 의해 구동되는 제2 트랜지스터(M2)는, 예를 들어, 1.2V인 제1 제어 전압(PB_SENSE)보다 약간 높은 레벨을 갖는 전압, 예를 들어, 1.4V를 인가함으로써 턴-온 될 수 있다. 이러한 전압들은, 비트라인들을 프리차지하는 데 충분한 시간 동안, 즉, 프리차지 구간(t1) 동안 인가될 수 있다.
또한, 제3 트랜지스터(M3)를 스위칭 온(턴-온)함으로써 함께 접속되는 제1 노드와 센싱 노드(SEN)는 코어 전압(VCORE) 레벨로 프리차징된다. 코어 전압(VCORE)는, 일반적으로 전원 전압(VDC_PB)과 같은 레벨을 가질 수 있지만, 별도의 전압원에 의해 제공될 수 있다. 프리차지 구간(t1) 동안, 도 1c의 워드라인(WL)과 선택 라인에 인가되는 전압들(DSL, SSL)은, 메모리 셀 상태에 따라 도 1c의 비트라인(BL)으로부터 소스 라인(SL)으로의 도전성 경로를 확보 하도록 상승될 수 있다.
제1 측정 구간(t2)의 직전에, 즉 프리차지 구간(t1)의 마지막 시점에, 제11 트랜지스터(M11)에 인가되는 제11 제어 전압(SA_DISCH)은 로우(low)상태로 천이하고, 이에 따라 제11 트랜지스터(M11)는 비활성화될 수 있다. 제1 측정 구간(t2)은 제7 제어 전압(SA_PRECH)이 로우 상태로 천이 함에 따라 시작된다. 선택된 메모리 셀이 소거 상태인 경우, 제1 노드(CSO)와 센싱 노드(SEN)는 선택된 메모리 셀로부터 싱크된(sunk) 전류에 의해 결국 방전될 것이다. 센싱 노드(SEN)와 제1 노드(CSO)는, 제1 측정 구간(t2) 동안 제3 트랜지스터(M3)에 인가되는 제3 제어 전압(SA_SENSE)에 따라 연결될 수 있다.
제1 측정측정 구간(t2)에서, 제2 트랜지스터(M2)는 인가되는 제2 제어 전압(SA_CSOC)에 따라, 제1 노드(CSO)의 전압이 코어 전압(VCORE)으로부터 제공되는 전하들에 의해 초기 비트라인의 전압 보다 델타 전압 만큼 상승한 전압 미만으로 방전되지 않도록 한다. 따라서, 비트라인(BL)의 전압이 일정하게 유지될 수 있고, 이는 비트라인 대 비트라인 간섭을 억제할 수 있다.
제1 측정 구간(t2) 후에, 스트로브 신호들(SA_STB_N, SA_ST)은 제1 스트로브 구간(t3)에서 활성화될 수 있다. 제1 노드(CSO)와 센싱 노드(SEN)가 셀 전류에 의해 충분히 방전되었다면, 감지 트랜지스터인 제5 트랜지스터(M5)가 활성화(턴온)되고, 그에 따라 감지 노드(QS)가 로우에서 하이로 천이할 것이다. 만일 제1 노드(CSO)와 센싱 노드(SEN)가 셀 전류에 의해 충분히 방전되지 않았다면, 감지 래치(31)의 감지 노드(QS)는 로우 상태를 유지할 것이다.
제1 노드(CSO)와 센싱 노드(SEN)가 셀 전류에 의해 충분히 방전됨으로 인해, 감지 노드(QS)가 하이가 되면, 제6 트랜지스터(M6)는 턴 오프되고, 코어 전압 (VCORE)으로부터 비트라인(BL)으로의 전류 경로가 차단될 수 있다. 이에 따라 복구 구간(t4) 동안 제 11 트랜지스터(M11)를 통해 비트라인들이 방전될 수 있다.
제1 노드(CSO)와 센싱 노드(SEN)가 셀 전류에 의해 충분히 방전되지 않음으로 인해 감지 노드(QS)가 자신의 초기 값에서 유지되면, 즉, 로우 상태(저전압)이면, 제6 트랜지스터(M6)가 턴 온 상태를 유지 할 수 있다. 따라서, 코어 전압 (VCORE)으로부터 비트라인(BL)으로의 전압 경로가 비트라인의 전압을 유지할 것이다.
스트로브 신호들(SA_STB_N, SA_ST)이 비활성화 됨에 따라 복구 구간(t4)이 시작될 수 있다. 복구 구간(t4)에서, 제2 제어 전압(SA_CSOC)과 제1 제어 전압(PB_SENSE)은 델타(Δ) 전압만큼 상승될 수 있다. 실시 예에서, 델타(Δ) 전압 은 0.2V 일 수 있다. 제7 제어 전압(SA_PRECH)과 제11 제어 전압(SA_DISCH)은 다시 활성화 될 수 있다. 감지 래치(31)의 값에 따라, 소거된(erased) 것으로서 판독된 일부 비트라인들은, 턴 오프된 제6 트랜지스터(M6) 및 제11 트랜지스터(M11)를 통해 확립된 전류 경로로 인해 방전되고, 소거되지 않은(not erased) 것으로서 판독된 비트 라인들은 프리차지 상태를 유지한다. 복구 구간(t4) 후에, 제2 측정 구간(t5)과 제2 스트로브 구간(t6)은 더욱 정밀한 판독을 위해 수행될 수 있다.
제1 측정 구간(t2)에서, 소스 바운싱은, 강하게 소거된 셀(strongly erased cell)들에 의해 싱크된 전류로 인해 클 수 있다. 약하게 소거된 셀들(slightly erased cell), 즉, 소거된 것으로서 식별되어야 하지만 강하게 소거된 셀들보다 플로팅 게이트에 더 많은 전자들을 갖는 셀들은 강하게 소거된 셀들에 의해 야기되는 큰 소스 바운싱에 의해 영향을 받을 수 있다. 이에 따라 비트라인으로부터 소스 라인으로의 도전성 경로는 약하게 소거된 셀들에 대하여 차단될 수 있다. 제2 측정 구간(t5)에서, 제1 측정 구간에서 소거된 것으로서 판독된 셀들의 비트라인들은 방전된 상태이고, 이에 따라 작은 소스 바운싱이 발생한다. 작은 소스 바운싱은, 남아 있는 셀들에 대하여 더욱 정밀한 전류 감지를 가능하게 한다.
전술한 페이지 버퍼(30) 회로에서, 각 셀에 대한 판독 전류(Itrip)는 다음과 같이 결정될 수 있다. 즉, 제1 노드(CSO)와 센싱 노드(SEN)는 코어 전압(VCORE)의 전압으로 프리차지되었으므로, 감지 래치(31)를 스위칭하기 위한 최소 셀 전류는 다음에 따르는 [수학식 1]에 의해 결정될 수 있다.
Figure pat00001
상기 [수학식 1]에서 “Vcso_precharge”는 프리차지 구간(t1)의 제1 노드(CSO)의 최종 전압이다. 또한, “VCSO_strobe”는 제1 스트로브 기간(t3)의 제1 노드(CSO)의 전압이다. “CCSO”는 읽기 동작 동안 함께 연결된 제1 노드(CSO)와 센싱 노드(SEN)의 기생 커패시턴스이다. “Teval”은, 비활성화되는 제7 제어 전압(SA_PRECH)과 스트로브 신호(SA STB_N)의 상승 에지까지의 시간, 즉, 제1 특정 구간(t2)과 제1 스트로브 구간(t3)을 합친 측정을 위한 시간이다.
[수학식 1]을 참조하면, 감지 트랜지스터인 제5 트랜지스터(M5)를 턴-온하도록, 제1 노드(CSO)가 제1 측정 구간(t2) 동안 제5 트랜지스터(M5)의 문턱전압에 해당하는 만큼 방전되어야 함을 알 수 있다. 따라서, “VCSO_strobe”는 제5 트랜지스터(M5)가 턴-온 되도록 전원 전압(VDC_PB)에서 제5 트랜지스터(M5)의 문턱전압을 뺀 값 이하의 값을 가질 것이다.
코어 전압(VCORE)이 전원 전압(VDC_PB)과 같다고 가정하면, 결론 적으로 판독 전류(Itrip)는 감지 트랜지스터인 제5 트랜지스터(M5)의 문턱전압(Vth_M5)에 대한 함수가 될 것이다. 일반적으로 트랜지스터의 임계 전압 즉 문턱전압은 프로세스 파라미터들과 온도에 따라 변화하며, 쉽게 제어할 수 없다.
또한, 프리차지 구간(t1) 내지 제1 스트로브 구간(t3)동안 병렬로 연결되고 완전히 소거된 셀들로부터 싱크된 전류가 다른 셀의 페이지 버퍼와 코어 전압(VCORE)으로부터의 경로 상에서의 강하를 야기할 수 있다. 따라서, 코어 전압(VCORE)이 전원 전압(VDC_PB)과 같다고 가정하더라도, 실제 회로 동작에서는 코어 전압(VCORE)와 전원 전압(VDC_PB) 간에 차가 존재할 수 있다. 이를 상기 [수학식 1]에 대입하면, 동일한 워드라인의 셀들에 대하여 프로그램된 패턴에 따라 판독 전류(Itrip)의 변동을 추가로 야기할 수 있다.
도 4는 본 발명의 제1 실시예에 따른 페이지 버퍼 회로를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 페이지 버퍼 회로(30-1)는, 제1 노드(CSO), 제1 노드(CSO)와 비트라인(BL) 사이에 배치된 제1 스위칭 회로(M1), 제2 스위칭 회로(M2), 센싱 노드(SEN), 제1 노드(CSO)와 센싱 노드(SEN) 사이에 배치된 제3 스위칭 회로(M3), 및 제1 전압원(VCORE)으로부터 제1 스위칭 회로(M1)와 제1 노드(CSO)를 통해 비트라인(BL)에 제1 프리차지 경로를 제공하도록 구성된 제4 스위칭 회로(M4)를 포함할 수 있다. 도 4에서, 제1 내지 제4 스위칭 회로들(M1, M2, M3, M4)은 n형 MOSFET들이지만, 실시 예가 이에 한정되지는 않는다. 편의상, 용어 ”스위칭 회로”는 용어 “트랜지스터”와 병용될 수 있다. 페이지 버퍼 회로(30-1)는 제1 전압원(VCORE)과 제2 전압원(VDC_PB)을 더 포함할 수 있다.
페이지 버퍼 회로(30-1)는 제5 스위칭 회로(M5)를 더 포함한다. 제 5 스위칭 회로(M5)는 센싱 노드(SEN)에 연결되고 제2 전압원(VDC_PB)으로부터 감지 래치(31)로의 경로를 스위칭하도록 구성될 수 있다.
감지 래치(31)는 감지 노드 (QS)에서 제5 트랜지스터(M5)의 드레인 전압을 수신하도록 구성된다. 감지 노드(QS)는 제6 및 제8 스위칭 회로들(M6, M8)에 연결된다. 감지 래치(31)의 감지 노드(QS)는, 입력 되는 전압 값에 기초하여 제1 및 제2 전압원(VCORE, VDC_PB)으로부터 제2 내지 제4 트랜지스터들(M2, M3, M4)의 각각으로의 전류 경로를 활성화 또는 비활성화할 수 있다.
본 발명의 실시 예에서, 제5 스위칭 회로(M5), 제6 스위칭 회로(M6), 및 제8 스위칭 회로(M8)는 PMOS 트랜지스터들로 도시되어 있지만, 실시 예가 이에 한정되지는 않는다.
제6 트랜지스터(M6)는 제1 전압원(VCORE)과 제2 및 제4 트랜지스터들(M2, M4) 사이에 배치된다. 제8 트랜지스터(M8)는 제2 전압원(VDC_PB)과 제3 트랜지스터(M3) 사이에 배치된다. 제7 트랜지스터(M7)의 소스는 제8 트랜지스터(M8)에 접속되고, 제7 트랜지스터(M7)의 드레인은 제3 트랜지스터(M3)에 접속된다.
제1 트랜지스터(M1)는 프리차지 구간 동안 제1 트랜지스터(M1) 에 제공되는 제1 제어 전압(PB_SENSE)에 기초하여 비트라인(BL)을 프리차지 할 수 있다. 제2 트랜지스터(M2)의 소스는 제1 노드(CSO)에 연결된다. 제2 트랜지스터(M2)는, 측정 구간 동안 제1 노드(CSO)의 전압 값이 제2 제어 전압(SA_CSOC)과 제2 트랜지스터(M2)의 문턱 전압의 차보다 작아지는 것을 방지하도록 구성된다.
제3 트랜지스터(M3)의 소스는 제1 노드(CSO)에 연결되고, 제3 트랜지스터(M3)의 소스는 센싱 노드(SEN)에 연결된다. 제3 트랜지스터(M3)는, 제1 노드(CSO)의 전압 값이 제3 트랜지스터(M3)에 인가되는 전압 값, 즉, 측정 구간 동안 제3 제어 전압(SA_SENSE)과 제3 트랜지스터(M3)의 문턱 전압의 차이보다 작은 경우에 센싱 노드(SEN)를 방전하도록 구성된다.
제4 트랜지스터(M4)의 소스는 제1 노드(CSO)에 전기적으로 연결된다. 제4 트랜지스터(M4)는, 프리차지 구간 동안 제1 전압원(VCORE)으로부터 제1 노드(CSO)와 제1 트랜지스터(M1)를 통해 비트라인(BL)으로 제1 프리차지 경로를 제공하도록 구성된다. 센싱 노드(SEN)는 전술한 제1 프리차지 경로에 포함되지 않는다. 다시 말하면, 센싱 노드(SEN)는 프리차지 구간 동안 제1 노드(CSO)로부터 격리(isolate)된다. 센싱 노드(SEN)는 프리차지 구간 동안 제2 프리차지 경로를 통해 충전되고, 제2 프리차지 경로는 프리차지 구간 동안 제3 트랜지스터(M3)에 의해 제1 프리차지 경로로부터 분리될 수 있다. 도 4에서, 제2 프리차지 경로는 제2 전압원(VDC_PB)으로부터 제7 트랜지스터(M7)를 통해 센싱 노드(SEN)까지 형성될 수 있다. 프리차지 구간 동안, 제4 트랜지스터(M4)는, 제1 노드(CSO)의 전압을 제4 트랜지스터(M4)의 게이트 전압인 제4 제어 전압(CSO_PRECH)과 제4 트랜지스터(M4)의 문턱 전압의 차이에 해당하는 값까지 상승시키도록 구성된다. 제3 트랜지스터(M3)는, 센싱 노드(SEN)를 제1 노드(CSO)로부터 격리하거나 분리하도록 프리차지 구간 동안 턴-오프된다. 다시 말하면, 제1 프리차지 경로와 제2 프리차지 경로는, 프리차지 구간동안 제3 트랜지스터(M3)를 제어함으로써 분리될 수 있다.
비트라인(BL)을 프리차지 하기 위한 전압은, 제1 트랜지스터(M1)의 게이트에 제공되는 제1 제어 전압(PB_SENSE)과 제1 트랜지스터(M1)의 문턱 전압과의 차이에 의해 결정된다.
제6 트랜지스터(M6)는, 감지 래치(31)의 감지 노드(QS)에 연결된 제6 트랜지스터(M6)의 게이트 전압에 기초하여 제1 전압원(VCORE)으로부터 제2 트랜지스터(M2)와 제4 트랜지스터(M4)에 이르는 전류 경로들을 스위칭하도록 구성된다.
제7 트랜지스터(M7) 는, 제7 트랜지스터(M7)의 게이트 전압인 제7 제어 전압(SA_PRECH_N)을 제어함으로써 프리차지 구간 동안 센싱 노드(SEN)를 제2 전압원(VDC_PB)의 전압까지 충전하도록 구성된다.
제8 트랜지스터(M8) 는, 감지 래치(31)의 감지 노드(QS)에 연결된 제8 트랜지스터(M8)의 게이트 전압에 기초하여 제2 전압원(VDC_PB)으로부터 제7 트랜지스터(M7)와 제3 트랜지스터(M3)로의 전류 경로들을 스위칭하도록 구성된다.
도 5는 도 4의 페이지 버퍼 회로(30-1)에 인가되는 신호들을 설명하기 위한 타이밍도이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제1 판독 동작과 제2 판독 동작을 포함할 수 있다. 제1 판독 동작은 프리차지 구간(t1), 제1 측정 구간(t2), 및 제1 스트로브 구간(t3)을 포함한다. 제2 판독 동작은 복구 구간(t4), 제2 측정 구간(t5), 및 제2 스트로브 구간(t6)을 포함한다.
프리차지 구간(t1)에서, 감지 래치(31)가 초기화(리셋) 될 수 있다. 즉, 감지 래치(31)의 감지 노드(QS)는 로우(low) 상태로 초기화 될 수 있다. 이어서, 모든 비트라인들, 예를 들어, 도 1b의 BL0 내지 BLm들은, 제1 트랜지스터(M1)의 제1 제어 전압(PB_SENSE)이 상승됨에 따라 프리차지 될 수 있다. 예를 들어 제1 제어 전압(PB_SENSE)는 1.2V일 수 있다. 비트 라인들은 목표 비트라인 레벨과 제1 트랜지스터(M1)의 문턱 전압의 합에 해당하는 전압까지 상승함에 따라 동시에 프리차지 될 수 있다. 비트 라인(BL)으로의 제1 프리차지 경로는, 제4 트랜지스터의 게이트 전압인 제4 제어 전압(CSO_PRECH)을 상승시킴으로써 전력을 공급받을 수 있다. 실시 예에서 제4 제어 전압(CSO_PRECH)으로 2V가 인가될 수 있다. 이러한 전압들은, 프리차지 구간(t1) 동안 비트라인들을 프리차지하는 데 충분한 시간 동안 인가될 수 있다. 제4 트랜지스터(M4)의 게이트 전압인 제4 제어 전압(CSO_PRECH)은, 제1 노드(CSO)의 프리 차지 구간(t1)에서의 최종 전압이 제4 제어 전압(CSO_PRECH)과 제4 트랜지스터(M4)의 문턱 전압의 차이(예를 들어, 2V - Vth_M4)가 되도록 제어된다.
제1 노드(CSO)와 센싱 노드(SEN)는, 제3 트랜지스터(M3)의 게이트 전압인 제3 제어 전압(SA_SENSE)이 프리차지 구간의 시작시 잠시 동안 저전압값(low)으로 구동되기 때문에, 프리차지 구간(t1) 동안 서로 격리될 수 있다.
프리차지 구간(t1)이 종료되기 전에, 제2 트랜지스터(M2)의 게이트 전압인 제2 제어 전압(SA_CSOC), 제3 트랜지스터(M3)의 게이트 전압인 제3 제어 전압(SA_SENSE), 및 제7 트랜지스터(M7)의 게이트 전압인 제7 제어 전압(SA_PRECH_N)은 각 트랜지스터들(M2, M3, M7)을 활성화하도록 설정될 수 있다. 제2 제어 전압(SA_CSOC)는 제1 제어 전압(PB_SENSE)보다 약간 높은 전압일 수 있다. 예를 들어, 제2 제어 전압(SA_CSOC)은 1.4V일 수 있다. 제3 제어 전압(SA_SENSE)은 제2 제어 전압(SA_CSOC)보다 더 높은 값을 가질 수 있다. 예를 들어, 제3 제어 전압(SA_SENSE)은 제2 제어 전압(SA_CSOC)보다 높은 전압인 1.55V일 수 있다.
따라서, 프리 차지 구간(t1)의 만료 시점 근처에서 제4 제어 전압(CSO_PRECH), 제3 제어 전압(SA_SENSE), 제2 제어 전압(SA_CSOC) 및 제1 제어 전압(PB_SENSE) 순으로 높은 값을 가질 수 있다.(CSO_PRECH > SA_SENSE > SA_CSOC > PB_SENSE)
도 5의 예에서, 제4 제어 전압(CSO_PRECH)은 2V이고, 제3 제어 전압(SA_SENSE)은 1.55V이고, 제2 제어 전압(SA_CSOC)은 1.4V이고, 제1 제어 전압(PB_SENSE)은 1.2V일 수 있다.
일반적 형태에 있어서, 프리차지 구간(t1)의 일부 구간 동안 제1 내지 제4 스위칭 회로들(M1, M2, M3, M4)의 각각에 제공되는 전압들이 제1 전압(V1), 제2 전압(V2), 제3 전압(V3) 및 제4 전압(V4)으로 각각 정의되는 경우, 다음에 따르는 조건, 즉, V4 > V3 > V2 > V1이 충족될 수 있다.
프리차지 구간(t1)의 시작시, 제3 제어 전압(SA_SENSE) 또는 제7 제어 전압(SA_PRECH_N)에 의해 구동되는 제3 및 제7 트랜지스터들(M3, M7) 중 하나는 비활성화되고, 이에 따라 제2 전압원(VDC_PB)으로부터 센싱 노드(SEN)를 통해 비트라인(BL)으로 전류 경로가 형성되는 것을 방지한다.
제4 트랜지스터(M4)의 게이트 전압인 제4 제어 전압(CSO_PRECH)이 목표 전압, 예를 들어, 2V에 도달한 후, 제7 트랜지스터(M7)의 게이트, 즉, 제7 제어 전압(SA_PRECH_N)이 접지되고, 이어서 제4 제어 전압(CSO_PRECH)보다 낮은 전압, 예를 들어, 2.0V보다 낮은 전압이 제3 트랜지스터(M3)의 게이트 전압인 제3 제어 전압(SA_SENSE)로 인가될 수 있다. 예를 들어, 1.55V가 제3 제어 전압(SA_SENSE)으로 인가될 수 있다.
제1 노드(CSO)와 센싱 노드(SEN)는, 프리차지 구간(t1)에 제3 트랜지스터(M3)가 턴-온되지 않도록 제4 제어 전압(CSO_PRECH)이 제3 제어 전압(SA_SENSE)보다 높은 값을 갖도록 구동함으로써 서로 격리될 수 있다.
프리차지 구간(t1)동안, 도 1b의 워드라인(WL)과 선택 라인들(SSL, DSL) 에 인가 되는의 전압들은, 셀 상태에 따라 비트라인(BL)으로부터 소스 라인(SL)으로의 도전성 경로를 확보 하도록 상승될 수 있다. 제1 측정 구간(t2) 전에, 제11 트랜지스터(M11)에 인가되는 제11 제어 전압(SA_DISCH)으로 저전압값(예:접지 전압)이 인가됨에 따라 제11 트랜지스터(M11)은 비활성화(예:턴-오프)된다. 다양한 실시 예에서, 도 1b의 워드라인(WL)과 선택 라인들(SSL, DSL)에 인가되는 전압들은 프리차지 구간(t1) 전에 상승될 수도 있다.
제1 측정 구간(t2)이 시작될 때, 제7 트랜지스터(M7)의 게이트에 인가되는 제7 제어 전압(SA_PRECH_N)은 하이(high)로 천이 하고, 제4 트랜지스터(M4)의 게이트에 인가되는 제4 제어 전압(CSO_PRECH)은 로우(low) 상태(예:접지 전압)로 천이할 수 있다. 실시 예에서, 제7 트랜지스터(M7)가 PMOSFET인 경우, 게이트 전압인 제7 제어 전안(SA_PRECH_N)을 상승시킴으로써 비활성화된다. 이는, 제7 트랜지스터(M7)가 NMOSFET인 경우에 비해 유리할 수 있는데, 사실상, 제7 트랜지스터(M7)가 PMOSFET인 경우 센싱 노드(SEN)가 제7 트랜지스터(M7)의 게이트-트랜지스터 연결 효과에 의해 방전되지 않기 때문이다.
제1 측정 구간(t2) 동안, 제1 노드(CSO)는 셀로부터 싱크된 전류에 의해 방전될 수 있다. 제1 측정 구간(t2)의 시작시, 제1 노드(CSO)의 전압은, 제3 제어 전압(SA_SENSE)과 제3 트랜지스터(M3)의 문턱 전압의 차이보다 높다.
제1 노드(CSO)의 전압이 감소되어 제3 제어 전압(SA_SENSE)과 제3 트랜지스터(M3)의 문턱 전압의 차이(SA_SENSE-Vth_M3)에 도달하면, 제3 트랜지스터(M3)가 턴-온되고, 센싱 노드(SEN)가 제1 노드(CSO)를 통해 디스차지된다. 센싱 노드(SEN)의 기생 커패시턴스가 제1 노드(CSO)의 기생 커패시턴스에 대하여 무시할만한 정도로 작은 값이면, 제3 트랜지스터(M3)가 턴-온된 후 센싱 노드(SEN)의 전압이 제1 노드(CSO)의 전압에 즉시 도달할 것이다.
제1 노드(CSO)가 전혀 방전되지 않거나 제1 노드(CSO)의 전압이 제3 제어 전압(SA_SENSE)과 제3 트랜지스터(M3)의 문턱 전압의 차이(SA_SENSE-Vth_M3)보다 높은 범위에서 제1 노드(CSO)가 방전되면, 제3 트랜지스터(M3)는 턴-온되지 않으며, 제2 전압원(VDC_PB), 즉, 프리차지 구간(t1) 후에 센싱 노드(SEN)에 충전될 때와 같은 초기 전압은 제1 측정 구간(t2)의 종료시까지 센싱 노드(SEN)에서 유지된다.
제1 측정 구간(t2) 동안, 제2 제어 전압(SA_CSOC), 즉, 제2 트랜지스터(M2)의 게이트 전압은, 제1 노드(CSO)의 전압이 초기 비트라인 전압 보다 델타 전압만큼 상승한 전압 미만으로 방전되지 않도록 한다. 그 결과, 비트라인(BL)의 전압은 일정하게 유지될 수 있고, 이에 따라 비트라인 대 비트라인 간섭을 억제할 수 있다.
제1 측정 구간(t2) 후에, 스트로브 신호들(SA_STB_N, SA_ST)은 제1 스트로브 구간(t3)에서 활성화될 수 있다. 스트로브 신호(SA_STB_N)의 전압을 하강시킴으로써, 제5 트랜지스터(M5)의 소스에 제2 전압원(VDC_PB)의 전압을 제공하게 된다. 센싱 노드(SEN)가 방전되었다면, 감지 트랜지스터인 제5 트랜지스터(M5)가 활성화되고, 감지 래치(31)의 감지 노드(QS)가 하이(high)상태로 천이할 것이다. 방전되지 않았다면, 감지 래치(31)의 감지 노드(QS)는 로우(low) 상태를 유지할 것이다.
제1 스트로브 구간(t3)가 종료된 후, 다시 말하면, 스트로브 신호들(SA_STB_N, SA_ST)이 비활성화되면, 제3 제어 전압(SA_SENSE), 제2 제어 전압(SA_CSOC) 및 제1 제어 전압(PB_SENSE)들은 제2 상승 전압(V2)만큼 더욱 높은 전압으로 각각 상승된다. 다양한 실시 예에서, 제3 제어 전압(SA_SENSE), 제2 제어 전압(SA_CSOC) 및 제1 제어 전압(PB_SENSE)들은상승하지 않고 일정하게 유지될 수도 있다.
복구 구간(t4)에서, 각 페이지 버퍼 회로(30-1)의 감지 래치(31)의 감지 노드(QS)의 값에 따라, 소거된 것으로 판독되는 셀들에 접속된 비트라인들(BL)은 턴-온된 트랜지스터(M11)를 통해 확립된 방전 경로를 통해 방전될 수 있다. 또한 감지 노드((QS)가 하이(high) 값이므로,제6 트랜지스터(M6)와 제8 트랜지스터(M8)는 턴-오프될 것이다. 소거되지 않은 것으로 판독된 셀들에 접속된 비트라인들(BL)은 감지 노드(QS)의 값이 저전압(low) 값을 가질 것이고, 다시 프리차지 될 것이다. 이후, 반도체 메모리 장치는 복구 구간(t4), 제2 측정 구간(t5), 및 제2 스트로브 구간(t6)을 반복하여, 소스 바운싱이 감소된 더욱 정밀한 판독을 수행한다.
도 6은 본 발명의 제2 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 도면이다.
도 6의 페이지 버퍼 회로(30-2)의 도 4를 참조하여 설명된 페이지 버퍼 회로(30-1)와의 차이점은 제7 트랜지스터(M7)가 제6 트랜지스터(M6)에 연결된다는 점이다. 다시 말하면, 센싱 노드(SEN)가 프리차지 구간(t1) 동안 제1 전압원(VCORE)에 의해 충전될 수 있다. 한편, 도 4의 페이지 버퍼 회로(30-1)에 포함된 제8 트랜지스터(M8)는 본 실시 예에서 필요하지 않을 수 있다.
제1 측정 구간(t2) 동안 센싱 노드(SEN)가 매우 낮은 커패시턴스 값으로도 충전을 유지할 수 있다면 그리고 제1 전압원(VCORE)의 전압이 제5 트랜지스터(M5)를 턴-오프하는 데 충분히 높다면, 도 6의 페이지 버퍼 회로(30-2)가 사용될 수 있다. 이는, 센싱 노드(SEN)와 비트라인(BL)을 위한 별도의 프리차징 경로들을 제공하지 않지만, 면적 감소라는 장점과 함께 감소된 개수의 트랜지스터들을 필요로 하는 장점이 있다.
도 5의 동작에서 알 수 있듯이, 감지 래치(31)를 플립(flip)하기 위한 조건은, 센싱 노드(SEN)가 제1 노드(CSO)로 방전되는 경우 충족된다. 이는, 셀 전류가 제1 노드(CSO)를 제3 제어 전압(SA_SENSE)과 제3 트랜지스터(M3)의 문턱 전압의 차이(SA_SENSE - Vth_M3) 이하로 방전될 때 발생할 수 있다. 제1 노드(CSO)는, 센싱 노드(SEN)의 기생 커패시턴스가 제1 노드(CSO)의 기생 커패시턴스에 대하여 무시할정도로 작다는 가정 하에 제4 제어 전압(CSO_PRECH)과 제4 트랜지스터(M4)의 문턱 전압의 차이(CSO_PRECH - Vth_M4)로 프리차지 되었으므로, 판독 전류(Itrip)은 아래의 [수학식 2]에 의해 산출될 수 있다.
Figure pat00002
실시 예에서, 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는, 이들의 문턱 전압들이 서로 같도록 설계 및 구현될 수 있다.
전술한 [수학식 1]과 상기 [수학식 2]를 비교하면, 트랜지스터의 문턱 전압에 대한 의존성이 제거되었으며 이에 따라 본 발명의 실시 예에 따른 페이지 버퍼 회로(30-1, 30-2)는 향상된 프로세스 및 온도 독립성을 보장한다.
또한, 전원 공급 장치들인 제1 전압원 및 제2 전압원들(VCORE, VDC_PB)은 적어도 일차근사(first order approximation)로서 식에 입력되지 않으며, 이에 따라 소스 바운싱에 의해 야기되는 제1 전압원(VCORE)의 전압 강하가 [수학식 2]에 영향을 끼치지 않는다.
도 4의 페이지 버퍼 회로(30-1)를 참조해 볼 때, 제1 전압원(VCORE)으로부터 제6 트랜지스터(M6), 제4 트랜지스터(M4), 제1 트랜지스터(M1)를 통하는 비트라인 프리차지 경로가, 제2 전압원(VDC_PB)에 의해 바이어싱 되는 센싱 노드(SEN)의 프리차지 경로로부터 분리된다는 장점이 있다. 이러한 식으로, 본 발명의 실시 예에 따른 페이지 버퍼 회로(30-1, 30-2)들은 제2 전압원(VDC_PB)으로부터 코어 매트릭스로 배류 되는 전류가 없으므로, 프리차지 전압에 대한 임의의 변동을 회피하게 된다.
또한, 종래 기술에 따른 [수학식 1]을 참조해 볼 때, 판독 전류(Itrip)를 변조하기 위한 방식 중에 하나로써, 측정 시간(Teval)을 제어하는 것을 고려해 볼 수 있다. 그러나, 일반적으로, 측정 시간(Teval)은, 제1 노드(CSO)의 감소된 커패시턴스, 즉, “CCSO”로 인해 매우 짧기 때문에 측정 시간(Teval)을 제어하는 것은 판독 전류(Itrip)을 조정하기 위한 효율적인 또는 쉬운 방식이 아닐 것이다.
그러나, 본 발명의 실시 예에 따라 도출된 상기 [수학식 2]의 경우 판독 전류(Itrip)는 제4 제어 전압(CSO_PRECH)과 제3 제어 전압(SA_SENSE)간의 차를 제어함으로써 원하는 값에 매칭되도록 쉽게 변조될 수 있다. 특히, 페이지 버퍼의 아날로그 제어 전압들, 예컨대, 제3 제어 전압(SA_SENSE), 제2 제어 전압(SA_CSOC), 또는 제4 제어 전압(CSO_PRECH) 등은 동일한 전압 조정기 또는 생성기에 의해 생성되므로, 이들을 목표 값에 따라 매칭시키는 경우 본 발명의 실시 예들에 따른 페이지 버퍼 회로는 판독 전류(Itrip)를 엄격하게 제어하기 위한 매우 효과적인 방식일 수 있다.
또한, 센싱 노드(SEN)를 더욱 긴 시간 동안 부동 상태에 두는 것을 회피할 수 있다. 즉, 제4 제어 전압(CSO_PRECH)과 제3 제어 전압(SA_SENSE)의 제어를 통해 판독 전류(Itrip)의 제어가 수행될 수 있으므로, 판독 전류(Itrip)를 감소시키도록 측정 시간을 과도하게 증가시킬 필요가 없다. 측정 시간 동안, 센싱 노드(SEN) 는, 부동 상태이며, 측정 시간이 증가하면, 센싱 노드(SEN) 의 전압 레벨을 감소시켜 제5 트랜지스터(M5)를 잘못 턴-온하게 되는 결과가 야기될 수 있다. 도 5를 참조하여 설명된 본 발명의 실시 예에 따른 페이지 버퍼 회로(30-1)의 동작 방법과 관련된 설명에서 언급한 바와 같이, 제1 판독(t1 내지 t3)은, 고 전류로 셀들을 감지하는데 적합하고 소스 라인(SL)으로의 전류를 감소시키도록 제1 판독의 종료시 소거된 것으로 판독된 셀들의 비트라인들을 방전하는 데 적합할 수 있다. 만일 하나의 페이지 상에 몇 개의 셀들만이 프로그램된 경우, 소스 바운싱은 제1 판독(t1 내지 t3)에서도 매우 작거나 없을 수 있으며, 그 이유는, 이러한 제1 판독 동안 약간 소거된 셀들이 판독될 수 있기 때문이다. 특히, 이웃하는 셀들이 강하게 소거되고 고 전류를 구동하는 경우에 그러하다. 사실상, 비트라인 대 비트라인 간섭은, 제2 트랜지스터(M2)에 의해 비트라인 전압을 일정하게 유지함으로써 크게 감소된다. 제1 판독 (t1 내지 t3)에 있어서 짧은 측정 시간( Teval) 또는 즉, 제4 제어 전압(CSO_PRECH)과 제3 제어 전압(SA_SENSE) 간의 큰 전압 차를 이용함으로써, 판독 전류 (Itrip)이 제2 판독( t4 내지 t6)에 대하여 증가할 수 있다. 이 경우, 고 전류가 있는 셀들만이 제1 판독 (t1 내지 t3)에서 소거된 것으로서 판독될 수 있고, 낮은 마진을 갖는 셀들은 제2 판독 (t4 내지 t6)에서 더욱 정밀한 감지로 판독될 수 있으며, 이때, 고 전류의 셀들이 있는 인접하는 비트라인들을 접지시키는 방 식으로 감지 정밀도가 향상될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 행 디코더(Row Decoder)
20: 메모리 셀 어레이(Memory Cell Array)
30: 페이지 버퍼(Page Buffers)
40: 데이터 입출력 회로(Data I/O circuit)
100: 반도체 메모리 장치

Claims (20)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이와 비트라인을 통해 연결되는 페이지 버퍼 회로를 포함하되,
    상기 페이지 버퍼는,
    제1 노드;
    상기 제1 노드와 상기 비트라인 사이에 배치되고, 프리차지(pre-charge) 구간 동안 제공되는 전압에 기초하여 상기 비트라인을 제1 전압원에 따라 프리차지 하도록 구성된 제1 스위칭 회로;
    센싱 노드;
    상기 제1 노드와 감지 노드 사이에 배치되고, 상기 프리차지 구간에 뒤따르는 제1 측정 구간 동안 상기 제1 노드의 전압 변화에 따라 상기 센싱 노드를 방전하도록 구성되는, 제3 스위칭 회로; 및
    상기 프리차지 구간 동안 상기 제1 전압원으로부터 상기 제1 노드와 상기 제1 스위칭 회로를 통해 상기 비트라인에 제1 프리차지 경로를 제공하는 제4 스위칭 회로를 포함하고,
    상기 센싱 노드는 상기 프리차지 구간 동안 상기 제3 스위칭 회로에 의해 상기 제1 프리차지 경로와 분리된 제2 프리차징 경로를 통해 충전되고,
    상기 제1 노드 및 상기 센싱 노드는 각각 서로 다른 전압원에 의해 충전되는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 페이지 버퍼는,
    상기 제1 측정 구간 동안 상기 제1 노드의 전압 값을 상기 제2 스위칭 회로에 제공되는 전압에 연관된 전압 값보다 작게 유지되도록 구성된 제2 스위칭 회로를 더 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제1 스위칭 회로는,
    제1 NMOS 트랜지스터를 포함하고,
    상기 제1 노드는, 상기 제1 NMOS 트랜지스터와 상기 비트라인이 전기적으로 연결된 단자의 반대측 단자와 전기적으로 연결된 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 비트라인의 프리차지 전압은,
    상기 제1 NMOS 트랜지스터의 게이트에 제공되는 전압과 상기 제1 NMOS 트랜지스터의 문턱 전압의 차이에 의해 결정되는 반도체 메모리 장치.
  5. 제 2항에 있어서, 상기 제2 스위칭 회로는,
    제2 NMOS 트랜지스터를 포함하고, 상기 제2 NMOS 트랜지스터의 단자는 상기 제1 노드에 전기적으로 연결된 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제1 노드의 전압은,
    상기 측정 구간 동안 상기 제2 NMOS 트랜지스터의 게이트에 제공되는 전압과 상기 제2 NMOS 트랜지스터의 문턱 전압과의 차이보다 작지 않도록 유지되는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 제3 스위칭 회로는,
    제3 NMOS 트랜지스터를 포함하고, 상기 제1 노드는 상기 제3 NMOS 트랜지스터의 일측 단자에 전기적으로 연결되고, 상기 제2 노드는 상기 제3 NMOS 트랜지스터의 타측 단자에 전기적으로 연결된 반도체 메모리 장치..
  8. 제 7항에 있어서, 상기 제3 NMOS 트랜지스터는,
    상기 측정 구간 동안 상기 제1 노드의 전압 값이 상기 제3 NMOS 트랜지스터의 게이트 전압과 상기 제3 NMOS 트랜지스터의 문턱 전압의 차이보다 작은 경우 상기 센싱 노드를 방전하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 제4 스위칭 회로는,
    제4 NMOS 트랜지스터를 포함하고, 상기 제4 NMOS 트랜지스터의 일측 단자는 상기 제1 노드에 전기적으로 연결된 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 제4 NMOS 트랜지스터는,
    상기 프리차지 구간 동안, 상기 제1 노드의 전압을 상기 제4 NMOS 트랜지스터의 게이트 전압과 상기 제4 NMOS 트랜지스터의 문턱 전압의 차이까지 상승시키는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 페이지 버퍼는,
    제2 전압원, 감지 래치, 및 상기 센싱 노드에 연결되고 상기 제2 전압원으로부터 상기 감지 래치로의 경로를 스위칭하도록 구성된 제5 스위칭 회로를 더 포함하고,
    상기 감지 래치는, 상기 감지 래치의 입력 노드인 감지 노드에서 상기 제5 스위칭 회로로부터 출력되는 전압에 기초하는 전압을 수신하고, 상기 감지 노드의 전압에 따라 상기 제2 전압원으로부터 상기 제2 스위칭 회로, 상기 제3 스위칭 회로, 및 상기 제4 스위칭 회로로의 전류 경로를 활성화 또는 비활성화하도록 구성된 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제5 스위칭 회로는,
    PMOS 트랜지스터를 포함하고,
    상기 센싱 노드는,
    상기 PMOS 트랜지스터의 게이트에 전기적으로 연결되고, 상기 PMOS 트랜지스터의 일측 단자는 상기 감지 노드에 전기적으로 연결된 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 페이지 버퍼는,
    상기 감지 노드의 전압에 기초하여 상기 제1 전압원으로부터 상기 제2 스위칭 회로, 상기 제3 스위칭 회로, 상기 제4 스위칭 회로로의 전류 경로를 스위칭하도록 구성된 제6 스위칭 회로를 더 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 제6 스위칭 회로는,
    제6 PMOS 트랜지스터를 포함하고, 상기 제6 PMOS 트랜지스터의 게이트는 상기 감지 노드에 전기적으로 연결된 반도체 메모리 장치.
  15. 제 11항에 있어서, 상기 페이지 버퍼는,
    상기 프리차지 구간 동안 상기 센싱 노드를 상기 제2 전압원의 전압까지 충전하도록 구성된 제7 스위칭 회로를 더 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 제7 스위칭 회로는,
    제7 PMOS 트랜지스터를 포함하고, 상기 제7 PMOS 트랜지스터의 게이트 전압은 상기 센싱 노드를 프리차지하도록 구성된 반도체 메모리 장치.
  17. 제 11항에 있어서, 상기 페이지 버퍼는,
    상기 감지 노드의 전압에 기초하여 상기 제2 전압원으로부터 상기 센싱 노드로의 전류 경로를 스위칭하도록 구성된 제8 스위칭 회로를 더 포함하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 제8 스위칭 회로는,
    제8 PMOS 트랜지스터를 포함하고, 상기 제8 PMOS 트랜지스터의 게이트는 상기 감지 노드에 전기적으로 연결된 반도체 메모리 장치.
  19. 제 1항에 있어서, 상기 제1 스위칭 회로, 상기 제2 스위칭 회로, 상기 제3 스위칭 회로, 상기 제4 스위칭 회로 각각에 제공되는 전압은 각각 제1 전압(V1), 제2 전압(V2), 제3 전압(V3) 및 제4 전압(V4)으로 정의되고, 상기 프리차지 구간의 중 일부 구간 동안 상기 제4 전압(V4), 제3 전압(V3), 제2 전압(V2) 및 제2 전압(V1) 순으로 높은 레벨을 갖는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 비트 라인을 통해 흐르는 판독 전류는 상기 제4 전압(V4) 및 상기 제3 전압(V3) 간의 차이를 제어함으로써 변조되는 반도체 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069396B2 (en) 2019-12-03 2021-07-20 SK Hynix Inc. Memory device and method of operating the memory device for initializing sensing latch during evaluation operation
US11423992B2 (en) 2020-08-06 2022-08-23 SK Hynix Inc. Page buffer and semiconductor memory device having the page buffer
US11482291B2 (en) 2020-10-06 2022-10-25 SK Hynix Inc. Memory device and method of operating the same
US11538531B2 (en) 2020-07-29 2022-12-27 SK Hynix Inc. Memory device and method of operating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102672106B1 (ko) * 2015-11-12 2024-06-05 에스케이하이닉스 주식회사 전류 감지 페이지 버퍼를 포함하는 메모리 장치
KR102253836B1 (ko) * 2017-07-11 2021-05-20 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 비휘발성 메모리 장치
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11575758B1 (en) 2021-09-13 2023-02-07 Amazon Technologies, Inc. Session-based device grouping

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
KR100680484B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
KR101218896B1 (ko) * 2011-02-18 2013-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 검증 방법
US8576639B2 (en) * 2011-07-05 2013-11-05 Elpida Memory, Inc. Memory device having switch providing voltage to bit line
KR102186883B1 (ko) * 2013-05-31 2020-12-04 에스케이하이닉스 주식회사 집적회로 및 집적회로의 동작방법
KR102197787B1 (ko) * 2014-07-03 2021-01-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069396B2 (en) 2019-12-03 2021-07-20 SK Hynix Inc. Memory device and method of operating the memory device for initializing sensing latch during evaluation operation
US11538531B2 (en) 2020-07-29 2022-12-27 SK Hynix Inc. Memory device and method of operating the same
US11423992B2 (en) 2020-08-06 2022-08-23 SK Hynix Inc. Page buffer and semiconductor memory device having the page buffer
US11482291B2 (en) 2020-10-06 2022-10-25 SK Hynix Inc. Memory device and method of operating the same

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Publication number Publication date
ITUB20160956A1 (it) 2017-08-22
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