CN106504792B - 存储器电路及其操作方法 - Google Patents

Abstract

本发明公开了一种存储器电路及其操作方法。存储器电路包括一预充电单元以及一感测单元。预充电单元用于在一预充电时期的期间，充电金属位线。感测单元用于在预充电时期的期间，感测一存储单元的一状态，存储单元耦接于金属位线。

Description

存储器电路及其操作方法

技术领域

本发明是有关于一种存储器电路及其操作方法，且特别是有关于一种具有金属位线的预充电的存储器电路及其操作方法。

背景技术

存储器装置于各种电子元件中已逐渐普及。在存储器装置中，多个群组的存储单元(例如是存储器串行)耦接于预充电至一预定电压电平的多个金属位线中所对应的金属位线。可通过施加一选择电压于存储单元并感测对应的金属位在线的电流，以感测在存储器串行中的存储单元的储存数据。然而，由于存储单元的密度逐渐增加、较小的存储单元电流及金属位线的大量负荷，预充电金属位线所需的时间变得更长。

发明内容

根据本发明的一实施例，存储器电路包括一预充电单元以及一感测单元。预充电单元用于在一预充电时期的期间，充电金属位线。感测单元用于在预充电时期的期间，感测一存储单元的一状态，存储单元耦接于金属位线。

根据本发明的另一实施例，操作一存储器电路的方法包括：在一预充电时期的期间，通过一预充电单元对一金属位线进行充电；以及在预充电时期的期间，通过一感测单元对耦接于该金属位线的一存储器的一状态进行感测。

根据本发明的又一实施例，存储器系统包括一存储器阵列以及一存储器控制器。存储器阵列包括多个金属位线，金属位线分别耦接于对应的多个存储单元串行。存储器控制器耦接于存储器阵列，提供信号于存储器阵列，用于：在一预充电时期的期间，对一金属位线进行充电；及在该预充电时期的期间，对耦接于该金属位线的存储单元的一状态进行感测。

所附图式合并于本申请中并构成本申请的一部分。所附图式绘示所揭露的实施例，并与实施方式共同说明所揭露的实施例。

附图说明

图1绘示根据一所示实施例的存储器芯片的框图。

图2绘示根据一所示实施例的图1所示的存储器芯片的多个部分的简化电路图。

图3绘示根据一所示实施例的存储器电路的电路图。

图4绘示根据一所示实施例的用于产生一流入电压(sink voltage)的流入电流镜电路(sink current mirror circuit)的电路图。

图5绘示根据一比较例的于图3所示的多个节点的多个信号与电压的时间图。

图6绘示根据一所示实施例的于图3所示的多个节点的多个信号与电压的时序图。

图7绘示根据一所示实施例的金属位线的预充电时期的长度与感测电流之间的关系图。

图8绘示比较例以及图3所示的存储器电路的预充电特性的图。

【符号说明】

100：存储器芯片

110：存储器阵列

120：Y-选择译码器

130：页缓冲器

140：字线驱动器

150：存储器控制器

300：存储器电路

310：存储器串行

320：Y-选择单元

330：流入单元

340：预充电单元

350：感测单元

400：电路 410：电流源

BL1、DL、DLB、INV、SEN：节点

BLC：位线夹止信号

BLOCK_0、BLOCK_1、...、BLOCK_N-1、BLOCK_N：区块

BLS：位线选择信号

CSL：共同源极线

D：输出缓冲器

GSL：接地选择线信号

hvt：高阈值电压

Icell：理想感测电流

INV1、INV2：反向器

Isense：感测电流

Isink：源电流

lvt：低阈值电压

MBL、MBL_0、MBL_1、MBL_2、MBL_3、MBL_4、MBL_5、...、MBL_M-5、MBL_M-4、MBL_M-3、MBL_M-2、MBL_M-1、MBL_M：金属位线

MC0、MC1、MC2、MC3、MC4、MC5：存储单元

MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8：NMOS晶体管

MP1、MP2、MP3、MP4、MP5：PMOS晶体管

PDL、PDLB、SPOS、STB、STBS：控制信号

PB_0、PB_1、PB_2、PB_3、PB_4、PB_5...、PM_M-5、PM_M-4、PM_M-3、PM_M-2、PM_M-1、PM_M：页缓冲器单元

pass：通信号

Power：预充电控制信号

SSL：串行选择线信号

SW：串行选择开关

SWG：接地选择开关

t1、t2、t3、t21、t22、t23、t24：时间

WL、WL0、WL1、WL2、WL3、WL4、WL5：字线信号

WL[a：b]、WL[c：d]、WL[m：n]、字线WL[p：q]：字线

WL_unit_0、WL_unit_1、...、WL_unit_N-1、WL_unit_N：字线驱动单元

Vdd：电源电压

V_DL、V_DLB、V_MBL、V_SEN：电压

Vsink：流入电压

Y_sel_0、Y_sel_1、Y_sel_2、Y_sel_3、Y_sel_4、Y_sel_5、...、Y_sel_M-5、Y_sel_M-4、Y_sel_M-3、Y_sel_M-2、Y_sel_M-1、Y_sel_M：Y选择单元

具体实施方式

元件符号将用以详细描述本案实施例，作为范例绘示于所附图式中。所有图式中将尽可能使用相同的元件符号表示相同或类似的部分。

图1绘示根据一所示实施例的存储器芯片100的方块图。存储器芯片100包括一存储器阵列110、一Y-选择译码器120、一页缓冲器130、一字线驱动器140及一存储器控制器150。存储器阵列110包括成列(row)及成排(column)所配置的多个存储单元。Y-选择译码器120存取(access)存储单元阵列110中所选的成排的存储单元。页缓冲器130储存欲编程至存储器阵列110的数据、或由存储单元阵列110所读取的数据。字线驱动器140存取存储单元阵列110中所选的成列的存储单元。存储器控制器150产生并施加多种控制信号至存储器阵列110、Y-选择译码器120、页缓冲器130及字线驱动器140。

图2绘示根据一所示实施例的图1所示的存储器芯片100的多个部分的简化电路图。存储器阵列110包括N+1个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N的存储单元，其中N是等于或大于1的自然数。各个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N包括结构实质上相同的一列存储单元。存储器阵列110亦包括M条金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M，其中M是大于1的自然数。各条金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M耦接于一排存储单元。共同源极线CSL在各个区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N中耦接于存储单元。

Y-选择译码器120包括M+1个Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M，其中M是等于或大于1的自然数。各个Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M耦接于其中一条对应的金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M。Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M具有实质上相同的电路结构。页缓冲器130包括M+1个页缓冲器单元PB_0、PB_1、...、PM_M-1、及PM_M，各个页缓冲器单元耦接于其中一个对应的Y选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M。页缓冲器单元PB_0、PB_1、...、PM_M-1、及PM_M具有实质上相同的电路结构。字线驱动器140包括字线驱动单元WL_unit_0、WL_unit_1、...、WL_unit_N-1、及WL_unit_N，各个字线驱动单元分别在对应的区块BLOCK_0、BLOCK_1、...、BLOCK_N-1、及BLOCK_N中耦接于多条字线。例如，在区块BLOCK_0中，字线驱动单元WL_unit_0是耦接于字线WL[a：b]。在区块BLOCK_1中，字线驱动单元WL_unit_1是耦接于字线WL[c：d]。在区块BLOCK_N-1中，字线驱动单元WL_unit_N-1是耦接于字线WL[m：n]。在区块BLOCK_N中，字线驱动单元WL_unit_N是耦接于字线WL[p：q]。

图3绘示根据一所示实施例的存储器电路300的电路图。如图3所示，存储器电路300包括一存储器串行310、一Y-选择单元320、一流入单元330、一预充电单元340及一感测单元350。存储器串行310对应于图2所示的存储单元阵列110中的一排存储单元。Y-选择单元320对应于图2所示的其中一个Y-选择单元Y_sel_0、Y_sel_1、...、Y_sel_M-1、及Y_sel_M。流入单元330、预充电单元340及感测单元350构成其中一个图2所示的页缓冲器单元PB_0、PB_1、...、PM_M-1、及PM_M。字线连接于字线驱动器140。

如图3所示，存储器串行310包括耦接于金属位线MBL与共同源极线CSL之间的多个(例如是图3所示的6个)存储单元MC0、MC1、...、MC5、一串行选择开关SW、及一接地选择开关SWG。图3的金属位线MBL对应于图2所示的其中一条金属位线MBL_0、MBL_1、...、MBL_M-1、及MBL_M。图3所示的字线(亦即字线信号WL0、WL1、...、WL5所分别对应的字线)对应于其中一些图2所示的字线WL[a：q]。多个存储单元MC0、MC1、...、MC5串联耦接于串行选择开关SW及接地选择开关SWG之间。多个存储单元MC0、MC1、...、MC5是作为个别具有可编程的阈值电压的金属氧化物半导体晶体管(MOStransistor)。各个存储单元MC0、MC1、...、MC5包括一栅极电极，耦接于对应的其中一条字线，以分别接收对应的字线信号WL0、WL1、...、WL5。串行选择开关SW是作为N型金属氧化物半导体晶体管(NMOStransistor)，包括一漏极电极、一源极电极及一栅极电极，其中漏极电极耦接于金属位线MBL，源极电极耦接于存储单元MC0，栅极电极耦接以接收串行选择线信号SSL。接地选择线SWG是作为N型金属氧化物半导体晶体管，包括一漏极电极、一源极电极及一栅极电极，其中漏极电极耦接于存储单元MC5，源极电极耦接于共同源极线CSL，以接收共同源极线CSL的信号，栅极电极耦接以接收接地选择线信号GSL。

Y-选择单元320包括一第一NMOS晶体管MN1。第一NMOS晶体管MN1包括一漏极电极，一源极电极及一栅极电极，其中漏极电极耦接于一节点BL1，源极电极耦接于一金属位线MBL，栅极电极耦接以接收一位线选择信号BLS。位线选择信号BLS是用以控制金属位线MBL是否电性绝缘于流入单元330、预充电单元340及感测单元350。

流入单元330包括第二NMOS晶体管MN2及第三NMOS晶体管MN3，第二NMOS晶体管MN2及第三NMOS晶体管MN3是串联耦接于节点BL1及参考电压(例如是接地)之间。第二NMOS晶体管MN2包括一漏极电极、一源极电极及一栅极电极，其中漏极电及耦接于节点BL1，源极电极耦接于第三NMOS晶体管MN3的漏极电极，栅极电极耦接以接收于感测单元350中的节点DLB的电压V_DLB。第三NMOS晶体管MN3包括一漏极电极、一源极电极及一栅极电极，其中漏极电极耦接于第二NMOS晶体管MN2的源极电极，源极电极接地，栅极电极耦接以接收一流入电压Vsink，Vsink具有一预定的电压电平。

预充电单元340包括一第一P型MOS(PMOS)晶体管MP1及一第四NMOS晶体管MN4。第一PMOS晶体管MP1包括一源极电极，一漏极电极及一栅极电极，其中源极电极耦接以接收一电源电压Vdd，漏极电极耦接于一感测节点SEN，栅极电极耦接以接收一预充电控制信号Power。第四NMOS晶体管MN4包括一漏极电极、一源极电极及一栅极电极，其中漏极电极耦接于一感测节点SEN，源极电极耦接于节点BL1，栅极电极耦接以接收一位线夹止信号(bitline clamp signal)BLC。

感测单元350包括第五NMOS晶体管MN5、第六NMOS晶体管MN6与第七NMOS晶体管MN7，第二PMOS晶体管MP2与第三PMOS晶体管MP3，以及闩锁器(latch)352。第五NMOS晶体管MN5包括一漏极电极、一源极电极、及一栅极电极，其中漏极电极耦接于感测节点SEN，源极电极耦接于反向器节点(inverter node)，栅极电极耦接以接收一通信号pass。闩锁器352包括第一反向器INV1与第二反向器INV2，第一反向器INV1及第二反向器INV2交叉耦接于节点DL与节点DLB之间。第一反向器INV1包括输入节点、输出节点、及控制节点，其中输入节点耦接于节点DL，输出节点耦接于节点DLB，控制节点耦接以接收一控制信号SPOS。第二反向器INV2包括一输入节点、一输出节点及一控制节点，其中输入节点耦接于节点DLB，输出节点耦接于节点DL，控制节点耦接以接收一控制信号STBS。第六NMOS晶体管MN6耦接于节点DLB及反向器节点INV之间，且包括耦接以接收一控制信号PDLB的栅极电极。第七NMOS晶体管MN7耦接于节点DL及反向器节点INV之间，且包括耦接以接收一控制信号PDL的栅极电极。第二PMOS晶体管MP2包括一源极电极、一漏极电极、及一栅极电极，其中源极电极被耦接以接收电源电压Vdd，漏极电极耦接于第三PMOS晶体管MP3的源极电极，栅极电极耦接以接收一感测控制信号STB。第三PMOS晶体管MP3包括一源极电极、一漏极电极及一栅极电极，其中源极电极耦接于第二PMOS晶体管MP2的漏极电极，漏极电极耦接于反向器节点INV，栅极电极耦接于感测节点SEN。

图4绘示根据一所示实施例的用于产生图3所示的一流入电压(sink voltage)的流入电流镜电路(sink current mirror circuit)(下文中以「电路400」表示)的电路图。如图4所示，电路400包括一电流源410、第四PMOS晶体管MP4与第五PMOS晶体管MP5、第八NMOS晶体管MN8、及输出缓冲器D。

电流源410耦接于PMOS晶体管MP4及参考电压(例如是接地)之间。电流源410产生可调整电流电平的一源电流Isink。第四PMOS晶体管MP4包括一源极电极、一漏极电极、及一栅极电极，其中源极电极耦接以接收电源电压Vdd，漏极电极耦接于电流源410，栅极电极耦接于其漏极电极。第五PMOS晶体管MP5包括一源极电极、一漏极电极、及一栅极电极，其中源极电极耦接以接收电源电压Vdd，漏极电极耦接于第八NMOS晶体管MN8，栅极电极耦接于第四PMOS晶体管MP4的栅极电极。第八NMOS晶体管MN8包括一漏极电极、一源极电极、及一栅极电极，漏极电极耦接于第五PMOS晶体管MP5的漏极电极，源极电极接地，栅极电极耦接于其的漏极电极。输出缓冲器D包括第一终端及第二终端，第一终端耦接于第八NMOS晶体管MN8的栅极电极，第二终端耦接于输出的流入电压Vsink。流入电压Vsink被施加至电路300的第三NMOS晶体管MN3的栅极电极，如图3所示。

图5绘示根据一比较例的于图3所示的多个节点的多个信号与电压的时间图。存储器控制器150产生并控制多个控制信号的施加。

如图5所示，时间t1之前，位线选择信号BLS是被设定为低电压，以关闭第一NMOS晶体管MN1。因此，Y-选择单元320无法作用，且金属位线MBL是与流入单元330、预充电单元340、及感测单元350绝缘(isolate)。在MBL预充电之前，金属位线MBL是被设定一参考电压(例如是接地)，且金属位线MBL上的电压V_MBL是0伏特(V)。预充电控制信号Power被设定为高电压，以关闭第一PMOS晶体管MP1。位线夹止信号BLC被设定为低电压，以关闭第四NMOS晶体管MN4。因此，预充电单元340是无法作用，且电源电压Vdd不会施加至预充电单元340的感测节点SEN。因此，于感测节点SEN的电压V_SEN以及于节点BLI的电压VBLI是为0V。流入电压Vsink是被设定为低电压。因此，流入单元330是无法作用。感测控制信号STB被设定为高电压，以关闭第二PMOS晶体管MP2，且通信号pass被设定为低电压，以关闭第五NMOS晶体管MN5。因此，感测单元350是无法作用。

在时间t1，串行选择线信号SSL被配置为由低电压至高电压的转态(transition)，以开启串行选择开关SW。接地选择线信号GSL被配置为由低电压至高电压的转态，以开启接地选择开关SWG。各个字线信号WL0、WL1、...、WL5被配置为由低电压至高电压的转态。虽然图5所示的字线信号WL0、WL1、...、WL5具有相同的低及高电压电平，但字线信号WL0、WL1、...、WL5的电压电平也可彼此不同。例如，对应于所选的存储单元(例如是MC3)的字线的信号被配置为所选择字线电压Vselect的转态，而对应于剩余的存储单元(例如是MC0、MC1、MC2、MC4、MC5)的字线的信号被配置为导通字线电压Vpass的转态，以开启剩余的存储单元。

此外，在时间t1，预充电控制信号Power被配置为由高电压至低电压的转态，以开启第一PMOS晶体管MP1。位线夹止信号BLC被配置为由低电压至高电压的转态，以开启第四NMOS晶体管MN4。位线选择信号BLS被配置为维持在低电压，以关闭第一NMOS晶体管MN1。因此，预充电单元340是能够作用。由于第一NMOS晶体管MN1是关闭，金属位线MBL是绝缘于预充电单元340。由于来自电源电压Vdd的充电，因此，在感测节电SEN的电压V_SEN增加至高电压。

在时间t2，位线选择信号BLS被配置为由低电压至高电压的转态，以开启第一NMOS晶体管MN1。预充电控制信号Power维持在低电压，且位线夹止信号BLC维持在高电压。因此，预充电电流沿着由电源电压Vdd、第一PMOS晶体管MP1、第四NMOS晶体管MN4、及第一NMOS晶体管MN1的路径流动，以充电金属位线MBL。因此，在金属位线MBL的电压V_MBL是逐渐增加。

在时间t3，于金属位线MBL的电压V_MBL是达到一电平，使得单元(cell)电流被设定(set to)至一默认目标。此单元电流表示在感测期间流过所选的存储单元的感测电流。

MBL预充电时期的持续时间是有关于金属位线的负载(亦即是电阻及电容)，以及流过金属位线MBL的感测电流。较小的感测电流及较大的金属位线负载增加MBL预充电时期的持续时间。此外，请参照图2，当耦接于其中一些金属位线MBL_0、MBL_1、...、MBL_M的所选的存储单元具有低阈值电压，而耦接于其他金属位线MBL_0、MBL_1、...、MBL_M的所选的存储单元具有高阈值电压时，金属位线MBL_0、MBL_1、...、MBL_M的充电电流是不同。因此，金属位线MBL_0、MBL_1、...、MBL_M的MBL预充电时期的持续时间是不同。不合意地，由于金属位线之间的寄生电容，其中一条金属位线MBL_0、MBL_1、...、MBL_M可能受到邻近的金属位线的充电电流的影响。

图6绘示根据本发明的一所示实施例的于图3所示的多个节点的多个信号与电压的时序图。存储器控制器150产生并控制多个控制信号的施加。在所示实施例时间t2之前及当时的信号及电压是与图5所示的比较例相同。因此，其之详细描述是不提供。

在所示实施例中，MBL预充电时期的期间(亦即是当金属位线MBL的电压V_MBL逐渐增加时)，预充电控制信号Power被配置为由低电压至高电压的转态，以在时间t21关闭第一PMOS晶体管MP1。位线夹止信号BLC被配置为维持在高电压，以开启第四NMOS晶体管MN4。在此时，于感测节点SEN的电压V_SEN是有关于在时间t21流过金属位线及所选的存储单元(例如是MC3)的电流，此表示存储单元MC3在MBL预充电时期的期间的状态。若电流高于阈值电流的电平，存储单元MC3的阈值电压在时间t22呈现为低阈值电压(lvt)。亦即，在MBL预充电时期的期间，存储单元MC3呈现为lvt单元。流过MBL寄生电容以及存储单元MC3的电流是流过由感测节点SEN、第四NMOS晶体管MN4、第一NMOS晶体管MN1所定义的电流路径。因此，于感测节点的电压V_SEN逐渐降低，于图6中标记为「lvt」。另一方面，若流过存储单元MC3的电流是低于阈值电流电平，存储单元MC3的阈值电压在时间t22是呈现为高阈值电压(hvt)。亦即，在MBL预充电时期的期间，存储单元MC3呈现为hvt单元。因此，在感测节点SEN的电压V_SEN在高电压之下维持实质上相同，在图6中标记为「hvt」。

在时间t22，预充电控制信号Power维持在高电压。感测控制信号STB被配置为由高电压至低电压的转态，以开启第二PMOS晶体管MP2。控制信号PDL被配置为由低电压至高电压的转态，以开启第七NMOS晶体管MN7。控制信号STBS被配置为由高电压至低电压的转态，以关闭第二反向器INV2的接地路径，可能另外使用MP2及MP3创造一DC电流路径。因此，感测单元350能够部分在感测节点SEN感测电压V_SEN。此时，节点DL的电压V_DL及节点DLB的电压V_DLB是有关于感测节点SEN的电压V_SEN，依序有关于流过所选的存储单元的电流，亦即，所选的存储单元的状态。若存储单元MC3的阈值电压在MBL预充电时间的期间成为「lvt」，电压V_SEN的电压电平下降至足以开启第三PMOS晶体管MP3，因而使反向器节点INV的电压VINV转态至一高电压。因此，在时间t23，节点DL的电压V_DL转态至一高电压(于图6中标记为「lvt」)，且在节点DLB的电压V_DLB转态至一低电压(于图6中标记为「lvt」)。另一方面，若在MBL预充电时间的期间，存储单元MC3的阈值电压成为「hvt」，电压V_SEN维持在高电压，第三PMOS晶体管MP3维持在关闭，因此在反向器节点INV的电压VINV维持在低电压。因此，在时间t23，节点DL的电压V_DL维持在一低电压(于图6中标记为「hvt」)，且在节点DLB的电压V_DLB维持在一高电压(于图6中标记为「hvt」)。

在时间t24，预充电控制信号Power被配置为由高电压至低电压的转态，以开启PMOS晶体管MP1。位线夹止信号BLC是配置以维持在高电压，以开启第四NMOS晶体管MN4。因此，预充电单元340开启，且金属位线MBL的预充电重新开始。感测控制信号STB被配置为由低电压至高电压的转态，以关闭第二PMOS晶体管MP2。控制信号PDL被配置为由高电压至低电压的转态，以关闭第七NMOS晶体管MN7。控制信号STBS被配置为由低电压至高电压的转态。因此，感测单元350是无法作用。此时，流入电压Vsink被配置为由低电压至高电压的转态。例如，通过开启电路400的电流源410，流入电压Vsink可由低电压转态至高电压。因此，流入单元330能够作用或无法作用是取决于节点DLB的电压V_DLB(施加至流入单元330的第二NMOS晶体管MN2)。若于节点DLB的电压V_DLB是低电压(亦即存储单元MC3的阈值电压成为「lvt」)，第二NMOS晶体管MN2是关闭。因此，流入单元330是无法作用且无法传导任何的流入电流。另一方面，若节点DLB的电压是高电压(V_DLB)(亦即，存储单元MC3的阈值电压成为「hvt」)，第二NMOS晶体管MN2是开启。因此，流入单元330是开启，以传导一流入电流。流入电流帮助缩短金属位线MBL的预充电时间。

在预充电时期的期间以及当预充电单元340开启时，若所选的存储单元(例如是MC3)的阈值电压呈现为高阈值电压，没有电流或者是小电流流动于第四NMOS晶体管的源极电极与金属位线MBL之间。因此，相较于所选的存储单元MC3的阈值电压呈现为低阈值电压，且其中第四NMOS晶体管MN4是大幅被开启的情况而言，第四NMOS晶体管被微弱地开启。因此，由于第四NMOS晶体管MN4是被微弱地开启，金属位线MLB的充电率是相对低。在本发明的实施例中，当感测单元350侦测到所选存储单元(例如是MC3)的阈值电压呈现为高阈值电压，流入单元330是被开启，以将流入电流由第四NMOS晶体管MN4的源极电极传导至接地。因此，第四NMOS晶体管MN4被大幅地开启。因此，由于第四NMOS晶体管MN4被大幅开启，金属位线MBL的充电率变为相对快速。

在一些实施例中，一感测时期(未绘示)接续在MBL预充电时期之后。在感测时期的期间，流入单元330仍无法作用，预充电单元340的第一PMOS晶体管MP1是关闭，预充电单元340的第四NMOS晶体管MN4维持开启，且感测单元350能够作用，以根据感测节点SEN的电压V_SEN感测储存于所选存储单元(例如是MC3)的数据。若所选的存储单元(例如是MC3)在MBL预充电时期的期间被判断为hvt单元，在感测时期的期间，流入电流将不会影响感测结果。此时，若所选存储单元(例如是MC3)具有低阈值电压，存储单元MC3是被开启，且产生感测电流Isense。感测电流Isense是由金属位线MBL穿过存储单元MC3流至共同源极线CSL。因此，在感测节点SEN的电压V_SEN是逐渐下降至一低电压。另一方面，在感测时期的期间，若存储单元MC3具有高阈值电压，存储单元MC3是被关闭，且无法产生感测电流。因此，感测节点SEN的电压V_SEN维持在高电压。在此方式中，通过感测节点SEN的电压V_SEN，感测单元350能够在感测时期决定储存于所选存储单元中的数据。

图7绘示根据一所示实施例的MBL的预充电时期(下文中表示为「MBL预充电时间」)的长度与流过所选的存储单元(例如是MC3)的感测电流Isense之间的关系图。在图7中，横坐标710代表MBL预充电时间，纵坐标720代表感测电流Isense。如图7所示，当MBL预充电时间由0逐渐增加，感测电流Isense是逐渐朝向流过存储单元MC3的一理想感测电流Icell增加。当存储单元MC3的栅极、源极及漏极偏压已在设定时间之内设定时，理想感测电流Icell表示流过存储单元MC3的感测电流。预充电时间愈长，理想感测电流Icell与感测电流Isense之间的差异愈小。

图8绘示比较例的存储器电路以及存储器电路300的预充电特性的图。除了比较例的存储器电路不包括流入单元330，且在预充电时期的期间，其感测单元没有感测所选的存储单元的状态之外，比较例的存储单元类似于存储器电路300。除了由于比较例的存储器电路不包括流入单元330故没有施加流入电压Vsink之外，施加至比较例的存储器电路的控制信号是类似于图5所示。

在图8中，横坐标810代表以纳安培(nA)为单位的理想感测电流Icell及感测电流Isense之间的差异Icell-Isense，且纵坐标820代表任意单位(arbitrary unit，a.u.)的MBL预充电时间。曲线830代表比较例的存储器电路的差异Icell-Isense。曲线840代表存储器电路300的差异Icell-Isense。如图8所示，差异Icell-Isense愈小，所需的MBL预充电时间愈长。此外，为了获得相同的差异Icell-Isense，相较于比较例的存储单元，存储器电路300需要较短的MBL预充电时间。

如同上述，根据本发明的所示实施例的存储器电路300包括感测单元350及流入单元330，感测单元350用于在预充电时期的期间感测所选的存储单元的状态，流入单元330用于在基于所选的存储单元的感测状态之下提供一流入电流。因此，MBL预充电时间可被缩短，且存储器芯片可被更快速地操作。

此外，在预充电时期的期间，当多条金属位线是被同时充电时，可通过其个别的感测单元辨识出(亦即是筛选出)具有较小充电电流的金属位线，且在预充电时期的期间，流入电流是提供至具有较小充电电流的各条金属位线。在此情况下，由储存于存储器中的数据的差异所造成的多条金属位线之间的预充电时间差异可受到补偿，因此能够维持预充电时间的一致性，且储存于存储单元中的数据能够更准确地受到感测。

本发明所属技术领域中具有通常知识者，参考本发明所揭露的说明书及实例，能够理解本发明的其他实施例。说明书及范例仅为示范，本发明的实际的保护范围及精神当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种存储器电路，包括：

一预充电单元，用于在一预充电时期的期间，充电一金属位线；

一感测单元，用于在该预充电时期的期间进行感测操作，感测一存储单元的一状态，该存储单元耦接于该金属位线；以及

一流入单元，该流入单元用于在该预充电时期的期间，基于该感测单元所感测的该存储单元的该状态，提供一流入电流；

其中，在该预充电时期的期间，当该感测单元感测到该存储单元是呈现为一高阈值电压单元时，该流入单元提供该流入电流；当该感测单元感测到该存储单元是呈现为一低阈值电压单元时，该流入单元不会提供该流入电流。

2.根据权利要求1所述的存储器电路，更包括一选择单元，该选择单元耦接于该预充电单元及该金属位线之间，其中该选择单元包括一N型晶体管，该N型晶体管耦接于该预充电单元及该金属位线之间，且通过一位线选择信号所控制。

3.根据权利要求2所述的存储器电路，其中该流入单元耦接于一节点，该节点位于该选择单元及该预充电单元之间。

4.根据权利要求3所述的存储器电路，其中该N型晶体管是一第一N型晶体管，

该流入单元包括一第二N型晶体管及一第三N型晶体管，该第二N型晶体管及该第三N型晶体管是串联耦接于该节点与一参考电压之间，

该第二N型晶体管是通过一电压电平所控制，该电压电平有关于在该预充电时期的期间通过该感测单元所感测的该存储单元的该状态，及

该第三N型晶体管是通过一流入电压所控制，该流入电压具有一预定的电压电平。

5.根据权利要求4所述的存储器电路，其中该预充电单元包括一P型晶体管及一第四N型晶体管，该P型晶体管及该第四N型晶体管是串联耦接于一电源电压及该节点之间，

该P型晶体管是通过一预充电控制信号所控制，及

该第四N型晶体管是通过一位线夹止信号所控制。

6.根据权利要求5所述的存储器电路，其中该节点是一第一节点，

该感测单元耦接于一第二节点，该第二节点是位于该P型晶体管与该第四N型晶体管之间。

7.根据权利要求1所述的存储器电路，其中

该预充电单元是用于在该预充电时期的期间，中断该金属位线的充电，

该感测单元是用于在该金属位线的充电被中断之后，感测该存储单元的该状态，及

该预充电单元是用于在该存储单元的该状态已被感测之后，重新开始该金属位线的充电。

8.一种操作一存储器电路的方法，包括：

在一预充电时期的期间，通过一预充电单元对一金属位线进行充电；

在该预充电时期的期间进行感测操作，通过一感测单元对耦接于该金属位线的一存储器的一状态进行感测；

在该预充电时期的期间，基于所感测的该存储单元的该状态，通过一流入单元提供一流入电流；以及

在该预充电时期的期间，当流过该存储单元的电流是低于一阈值电流电平时，提供该流入电流。

9.根据权利要求8所述的操作一存储器电路的方法，更包括：

在该预充电时期的期间，中断该金属位线的充电；

在该金属位线的充电被中断之后，感测该存储单元的该状态；以及

在感测该存储单元的该状态之后，重新开始该金属位线的充电。