JPWO2012081159A1 - 半導体記憶装置 - Google Patents

Abstract

階層ビット線構成を持つＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、ローカルＳＡ（センス・アンプ）回路（２）を、メモリセルにつながるローカルビット線（ＬＢＬ／ＮＬＢＬ）をプリチャージするＰチャンネルトランジスタ（１０ａ，１０ｂ）と、ゲートがローカルビット線につながりドレインがグローバルビット線（ＧＢＬ／ＮＧＢＬ）につながるＰチャンネルトランジスタ（８ａ，８ｂ）と、ゲートがグローバルビット線につながりドレインがローカルビット線につながるＮチャンネルトランジスタ（９ａ，９ｂ）とで構成する。これにより、書き込み時の非選択メモリセルへのリストア動作を細かなタイミング制御を必要とせずに実現するとともに、フィードバック機能による読み出し動作の高速化も実現し、かつ省面積化も達成する。

Description

本発明は、半導体記憶装置、特にデータ書き込み時の非選択メモリセルのデータ破壊を防止しつつ構成素子数を低減した半導体記憶装置に関するものである。

従来のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、メモリセルを構成するトランジスタの微細化によってトランジスタ特性のばらつきが大きくなり、メモリ動作中に保持しているメモリセルデータが破壊されてしまう課題があった。

読み出し動作時のデータ破壊を防ぐ方法としてビット線を書き込み用と読み出し用とに分ける技術があった。また、書き込み動作時の非選択メモリセルのデータ破壊を防ぐ方法として、非選択メモリセルから読み出したデータを書き戻す、リストア又はライトバックの技術があった（特許文献１及び２参照）。

一方、メモリセルに直接つながるローカルビット線を短くし、このローカルビット線毎にローカルＳＡ（センス・アンプ）回路を設けた階層ビット線構成を使う技術も知られている（特許文献３及び非特許文献１参照）。

特開２００７−４８８８号公報 国際公開第２００８／０３２５４９号 特開２０００−２０７８８６号公報

K.Takeda, et al., "Multi-step Word-line Control Technology in Hierarchical Cell Architecture for Scaled-down High-density SRAMs", Technical Digest of Technical Papers, 2010 Symposium on VLSI Circuits, pp.101-102.

上記従来の階層ビット線構成で配置されたローカルＳＡ回路では、シングルエンド型（特許文献３参照）の場合には１ビット線あたり２２素子、クロスカップル型（非特許文献１参照）の場合でも１ビット線あたり８素子が必要であり、ＳＲＡＭの面積オーバーヘッドが大きいといった課題があった。

本発明は、上記課題を解決するものであって、メモリセルのデータ破壊を防止しつつＳＡ回路の構成素子数を低減した半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明は、１対の信号線を構成する第１及び第２の信号線と、他の１対の信号線を構成する第３及び第４の信号線と、前記第１及び第２の信号線に接続されたメモリセルと、前記第１及び第２の信号線と前記第３及び第４の信号線との間に介在したＳＡ回路とを備えた半導体記憶装置において、前記ＳＡ回路を６素子のトランジスタで構成することとしたものである。すなわち、前記ＳＡ回路は、プリチャージ信号に接続されたゲートと第１の電源電位に接続されたソースと前記第１の信号線に接続されたドレインとを有する第１導電型の第１のトランジスタと、前記プリチャージ信号に接続されたゲートと前記第１の電源電位に接続されたソースと前記第２の信号線に接続されたドレインとを有する第１導電型の第２のトランジスタと、前記第１の信号線に接続されたゲートと前記第１の電源電位に接続されたソースと前記第３の信号線に接続されたドレインとを有する第１導電型の第３のトランジスタと、前記第２の信号線に接続されたゲートと前記第１の電源電位に接続されたソースと前記第４の信号線に接続されたドレインとを有する第１導電型の第４のトランジスタと、前記第３の信号線に接続されたゲートと第２の電源電位に接続されたソースと前記第１の信号線に接続されたドレインとを有する第２導電型の第５のトランジスタと、前記第４の信号線に接続されたゲートと前記第２の電源電位に接続されたソースと前記第２の信号線に接続されたドレインとを有する第２導電型の第６のトランジスタとを備えることとした。

また、別の観点によれば、本発明は、メモリセルと、前記メモリセルにつながるビット線と、前記ビット線につながるＳＡ回路とを備えた半導体記憶装置において、前記ＳＡ回路は、シングルエンド構成でかつ前記メモリセルから読み出したデータを前記ビット線に書き戻す機能を備えるとともに、前記ビット線にデータを書き戻す機能によって前記メモリセルへのデータ書き込み動作を実現することを特徴とする。

本発明により、書き込み動作時の非選択メモリセルのデータを、細かなタイミング制御を必要とせずメモリセルへ書き戻す機能を備えることで、メモリセルのデータ破壊を防止しつつＳＡ回路の構成素子数を低減した半導体記憶装置を実現することができる。

本発明の実施形態１における半導体記憶装置の主要構成を示すブロック図である。 図１中のメモリセルの詳細構成例を示す回路図である。 図１中のローカルＳＡ回路の詳細構成例を示す回路図である。 本発明の実施形態１における半導体記憶装置の主要動作を示すタイミングチャートである。 本発明の実施形態２における半導体記憶装置の主要構成を示すブロック図である。 図５中のメモリセルの詳細構成例を示す回路図である。 本発明の実施形態２における半導体記憶装置の主要動作を示すタイミングチャートである。 本発明の実施形態３における半導体記憶装置の主要構成を示すブロック図である。 図８中のローカルＳＡ回路の詳細構成例を示す回路図である。 本発明の実施形態４における半導体記憶装置の主要構成を示すブロック図である。 図１０中のローカルＳＡ回路の詳細構成例を示す回路図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《実施形態１》
図１は、本発明の実施形態１における半導体記憶装置の主要構成を示すブロック図である。図１の半導体記憶装置は、メモリセル（ＭＣ）１と、メモリセル１がマトリックス状に配置されたメモリセルアレイ３と、メモリセル１のデータの入出力を制御するワード線ＷＬ＜０＞〜ＷＬ＜３＞と、ワード線を選択し活性化するためのロウデコーダ５と、ローカルＳＡ回路２と、メモリセル１とローカルＳＡ回路２とをつなぐように各々１対の信号線を構成するローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞〜ＬＢＬ＜３＞／ＮＬＢＬ＜３＞と、ローカルＳＡ回路２のプリチャージ信号ＰＣ＜０＞〜ＰＣ＜１＞を制御するためのローカルＳＡ制御回路６と、ローカルＳＡ回路２につながれて各々１対の信号線を構成するグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞と、グローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞のどちらか一方の信号を選択できる機能を備えるインターフェース（ＩＦ）回路７と、ＩＦ回路７へつながるクロック信号ＣＬＫ、データ入力信号ＤＩ及びデータ出力信号ＤＯとを備える。なお、図１では図面の簡略化のために８個のメモリセル１のみが示されているが、メモリセル１の個数は任意である。また、ワード線の数、ローカルビット線の数、グローバルビット線の数もそれぞれ任意である。

特に、図１は、固有の単位で配置されたメモリセル１に直接つながる配線長の短いローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞〜ＬＢＬ＜３＞／ＮＬＢＬ＜３＞と、全てのローカルビット線にローカルＳＡ回路２を通じてつながるようにメモリセルアレイ３上に配置された配線長の長いグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞とを持つ階層ビット線構成の半導体記憶装置を示している。

図２は、図１中のメモリセル１の詳細構成例を示す回路図である。図２で示すように、メモリセル１は、第１のセルトランジスタ２１ａと、第２のセルトランジスタ２１ｂと、第３のセルトランジスタ２２ａと、第４のセルトランジスタ２２ｂと、第５のセルトランジスタ２３ａと、第６のセルトランジスタ２３ｂとで構成される。第１のセルトランジスタ２１ａは、ＶＤＤ電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有するＰチャンネルトランジスタである。第２のセルトランジスタ２１ｂは、ＶＤＤ電位に接続されたソースと、第２の記憶ノードに接続されたドレインと、第１の記憶ノードに接続されたゲートとを有するＰチャンネルトランジスタである。第３のセルトランジスタ２２ａは、ＶＳＳ電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有するＮチャンネルトランジスタである。第４のセルトランジスタ２２ｂは、ＶＳＳ電位に接続されたソースと、第２の記憶ノードに接続されたドレインと、第１の記憶ノードに接続されたゲートとを有するＮチャンネルトランジスタである。第５のセルトランジスタ２３ａは、第１の記憶ノードに接続されたソースと、ローカルビット線ＬＢＬに接続されたドレインと、ワード線ＷＬに接続されたゲートとを有するＮチャンネルトランジスタである。第６のセルトランジスタ２３ｂは、第２の記憶ノードに接続されたソースと、ローカルビット線ＮＬＢＬに接続されたドレインと、ワード線ＷＬに接続されたゲートとを有するＮチャンネルトランジスタである。

図３は、図１中のローカルＳＡ回路２の詳細構成例を示す回路図である。図３で示すように、ローカルＳＡ回路２は、第１のトランジスタ１０ａと、第２のトランジスタ１０ｂと、第３のトランジスタ８ａと、第４のトランジスタ８ｂと、第５のトランジスタ９ａと、第６のトランジスタ９ｂとで構成される。第１のトランジスタ１０ａは、プリチャージ信号ＰＣに接続されたゲートと、ＶＤＤ電位に接続されたソースと、ローカルビット線ＬＢＬに接続されたドレインとを有するＰチャンネルトランジスタである。第２のトランジスタ１０ｂは、プリチャージ信号ＰＣに接続されたゲートと、ＶＤＤ電位に接続されたソースと、ローカルビット線ＮＬＢＬに接続されたドレインとを有するＰチャンネルトランジスタである。第３のトランジスタ８ａは、ローカルビット線ＬＢＬに接続されたゲートと、ＶＤＤ電位に接続されたソースと、グローバルビット線ＧＢＬに接続されたドレインとを有するＰチャンネルトランジスタである。第４のトランジスタ８ｂは、ローカルビット線ＮＬＢＬに接続されたゲートと、ＶＤＤ電位に接続されたソースと、グローバルビット線ＮＧＢＬに接続されたドレインとを有するＰチャンネルトランジスタである。第５のトランジスタ９ａは、グローバルビット線ＧＢＬに接続されたゲートと、ＶＳＳ電位に接続されたソースと、ローカルビット線ＬＢＬに接続されたドレインとを有するＮチャンネルトランジスタである。第６のトランジスタ９ｂは、グローバルビット線ＮＧＢＬに接続されたゲートと、ＶＳＳ電位に接続されたソースと、ローカルビット線ＮＬＢＬに接続されたドレインとを有するＮチャンネルトランジスタである。

以上のとおり、図３のローカルＳＡ回路２は、プリチャージ信号ＰＣで制御され、ローカルビット線ＬＢＬ及びＮＬＢＬをそれぞれＨｉｇｈ（電源電位、又はＶＤＤ電位）にプリチャージするためのＰチャンネルトランジスタ１０ａ及び１０ｂと、ローカルビット線ＬＢＬ及びＮＬＢＬのそれぞれの電位レベルに応じてドライブしたデータをグローバルビット線ＧＢＬ／ＮＧＢＬへ転送するためのＰチャンネルトランジスタ８ａ及び８ｂと、グローバルビット線ＧＢＬ／ＮＧＢＬの電位レベルに応じてドライブしたデータをローカルビット線ＬＢＬ及びＮＬＢＬへ転送するためのＮチャンネルトランジスタ９ａ及び９ｂとで構成され、Ｐチャンネルトランジスタ８ａとＮチャンネルトランジスタ９ａ、Ｐチャンネルトランジスタ８ｂとＮチャンネルトランジスタ９ｂはそれぞれ電位レベルに応じてデータをフィードバックするフィードバック構造になっている。

図４は、本発明の実施形態１における半導体記憶装置の主要動作を示すタイミングチャートである。以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作を、図４のタイミングチャートを使いながら説明する。

まず、時刻Ａで外部からＷＲＩＴＥコマンドが入力されると書き込み動作が実施される。データ入力信号ＤＩからデータＤＩ０が入力されるとＩＦ回路７で選択されたグローバルビット線ＧＢＬ＜１＞／ＮＧＢＬ＜１＞にデータが転送される。次にプリチャージ信号ＰＣ＜０＞がＨｉｇｈになると、それにつながるローカルＳＡ回路２のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線ＷＬ＜０＞がＨｉｇｈ信号に活性化されると、それにつながる各メモリセル１がそれぞれローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞及びＬＢＬ＜２＞／ＮＬＢＬ＜２＞と接続される。この時、選択されたカラムの信号であるグローバルビット線ＧＢＬ＜１＞が論理値ＨｉｇｈになるべくＮチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルＳＡ回路２内のＮチャンネルトランジスタ９ａのみ活性化されローカルビット線ＬＢＬ＜２＞のみを接地電位（ＶＳＳ電位）になるべくプルダウンつまりＬｏｗデータを書き込む。このときローカルビット線ＬＢＬ＜２＞のＬｏｗレベルがＰチャンネルトランジスタの閾値電圧以上になるとＰチャンネルトランジスタ８ａがグローバルビット線ＧＢＬ＜０＞にＨｉｇｈデータを書き込む、いわゆるフィードバック機能によって、通常動作に加えてローカルＳＡ回路２までのデータ転送速度を補助する機能となる。グローバルビット線ＮＧＢＬ＜１＞はＬｏｗなのでローカルＳＡ回路２内のＮチャンネルトランジスタ９ｂは活性化されることはない。

一方、非選択のカラムにつながるグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞はプリチャージ状態から開放された状態（Ｈｉ−Ｚ状態）になって待機している。つまりローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞につながるメモリセル１には書き込み動作をされることがないが、ワード線ＷＬ＜０＞によってメモリセル１とローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞とがつながる状態は、いわゆる書き込み動作時のハーフセレクト状態である。まず、ワード線ＷＬ＜０＞につながるメモリセル１で保持していたデータがローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞に読み出される。このときローカルビット線ＬＢＬ＜０＞がＬｏｗになるべくＰチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルＳＡ回路２のＰチャンネルトランジスタ８ａが活性化されてグローバルビット線ＧＢＬ＜０＞をＨｉｇｈにしようとする。これによってグローバルビット線ＧＢＬ＜０＞がＮチャンネルトランジスタの閾値電圧を越えるとＮチャンネルトランジスタ９ａが活性化され、ローカルビット線ＬＢＬ＜０＞を更にＬｏｗにするようにフィードバック動作が実行される。ローカルビット線ＮＬＢＬ＜０＞はＨｉｇｈなのでローカルＳＡ回路２のＰチャンネルトランジスタ８ｂは活性化されることはないためグローバルビット線ＮＧＢＬ＜０＞もＬｏｗで維持され、Ｐチャンネルトランジスタ９ｂが活性化されることはなくローカルビット線ＮＬＢＬ＜０＞はＨｉｇｈを維持できる。

次に、時刻Ｂで外部からＲＥＡＤコマンドが入力されると読み出し動作が実施される。プリチャージ信号ＰＣ＜０＞がＨｉｇｈになると、それにつながるローカルＳＡ回路２のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線ＷＬ＜０＞がＨｉｇｈ信号に活性化されると、それにつながる各メモリセル１がそれぞれローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞及びＬＢＬ＜２＞／ＮＬＢＬ＜２＞と接続される。ローカルＳＡ回路２を使ってグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞にデータを転送する動作は全く同様のためグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞のみを説明する。このときメモリセル１の保持データによってローカルビット線ＬＢＬ＜０＞がＬｏｗになるべくＰチャンネルトランジスタの閾値電圧を超えた電圧になると、ローカルＳＡ回路２のＰチャンネルトランジスタ８ａが活性化されてグローバルビット線ＧＢＬ＜０＞にＨｉｇｈデータが転送される。これと同時にグローバルビット線ＧＢＬ＜０＞がＨｉｇｈになるべくＮチャンネルトランジスタの閾値電圧を超えた電圧になるとＮチャンネルトランジスタ９ａが活性化され、フィードバック動作によってローカルビット線ＬＢＬ＜０＞を更にＬｏｗにするようにプルダウンされる。一方、メモリセル１の保持データによってローカルビット線ＮＬＢＬ＜０＞はＨｉｇｈに維持されるので、ローカルＳＡ回路２のＰチャンネルトランジスタ８ｂは活性化されることはないためグローバルビット線ＮＧＢＬ＜０＞もＬｏｗで維持される。これと同時にＮチャンネルトランジスタ９ｂが活性化されることもない。以上の動作によって、メモリセル１から読み出されたデータがグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞に転送され、同様にグローバルビット線ＧＢＬ＜１＞／ＮＧＢＬ＜１＞にもデータが転送されるが、その２つのデータのいずれかをＩＦ回路７で選択しデータ出力信号ＤＯから出力データＤＯ０としてメモリ外部に出力する（時刻Ｃ）。

以上のように、書き込み時の非選択状態のメモリセル１において、ローカルＳＡ回路２内のＰチャンネルトランジスタ８ａとＮチャンネルトランジスタ９ａとによるフィードバック機能又はＰチャンネルトランジスタ８ｂとＮチャンネルトランジスタ９ｂとによるフィードバック機能によってメモリセル１の読み出したＬｏｗデータのみ自動でリストアする機能となるため、非選択状態のメモリセル１のＳＮＭ（スタティック・ノイズ・マージン）の改善に大きな効果がある。

また、ローカルＳＡ回路２内のＮチャンネルトランジスタ９ａ，９ｂが書き込み時のライトバッファ回路となるが、ローカルビット線の配線負荷が非常に軽いこと、Ｎチャンネルトランジスタ１段で構成されていることにより、十分な書き込み能力を実現できるとともに大きなドライバサイズが必要ないため省面積化にも有効である。

また、書き込み動作時に選択されたグローバルビット線に転送される信号は、ローカルビット線を通じてメモリセル１にデータを書き込むためのＮチャンネルトランジスタ９ａ，９ｂの制御信号でよいため大きなドライブ能力は必要ない。これはメモリセルアレイ３上に配置されるために配線負荷が比較的大きなグローバルビット線に対して、ＩＦ回路７に含まれる制御信号をドライブするドライバ回路を大きくする必要がないということであり、メモリ面積の削減や瞬時消費電流の緩和といった面で有効である。また、グローバルビット線に転送される制御信号としては、グローバルビット線にＬｏｗ（接地電位又はＶＳＳ）プリチャージを使用しているため、Ｈｉｇｈデータをドライブするだけでよいので、ドライバ回路に含まれるＮチャンネルトランジスタの能力を更に小さくすることができるため面積削減の効果が期待できる。また、ローカルＳＡ回路２内のフィードバック機能、つまりグローバルビット線でのＨｉｇｈデータの転送によってローカルビット線がプルダウンされ、その効果でグローバルビット線がＨｉｇｈにプルアップされる機能によって、ドライバ回路がグローバルビット線をＨｉｇｈにすることを補助できるため、制御信号の信号伝達が高速にできるとともに、ドライバ回路の面積削減を実現できる。また、特にＳＲＡＭメモリセルの書き込みは、一般的にＰチャンネルトランジスタの閾値電圧が低く、Ｎチャンネルトランジスタの閾値電圧が高いプロセス条件の場合に動作することが一番困難になる傾向にあるので、そのプロセス条件の場合、負荷の大きなグローバルビット線をＨｉｇｈにドライブする、すなわちＰチャンネルトランジスタを活性化させる本半導体記憶装置では、Ｎチャンネルトランジスタで負荷の大きなビット線をドライブするより高速化できるといった利点もある。更に、Ｎチャンネルトランジスタは負荷の軽いローカルビット線をドライブするのみとした本半導体記憶装置は、従来と比べて書き込み能力を向上できるといった特徴がある。

次に、読み出し動作時はローカルビット線に読み出されたＬｏｗデータをＰチャンネルトランジスタで余計なタイミング制御なしにグローバルビット線に転送できるため、特に高速動作時の従来のクロスカップル型ＳＡ回路の活性化タイミングの制御の困難さと比較すると非常に有効で、かつ高速動作を実現できるとともに素子点数を少なくできるため省面積化に有効である。また、グローバルビット線にＨｉｇｈデータが読み出されることによってＮチャンネルトランジスタ９ａ，９ｂによるフィードバック機能によってローカルビット線をプルダウンするため、ローカルビット線のＬｏｗ読み出し動作を補助する機能となり更なる高速読み出し動作を実現できる。

また、読み出し時の非選択メモリセルも、非選択状態のメモリセルのローカルＳＡ回路２で実現できるリストア機能によってＳＮＭ改善に大きな効果がある。

また、図３のローカルＳＡ回路２は従来のクロスカップル型ＳＡ回路と比較しても、素子数が少なく実現できるとともに、複雑な起動タイミングなしでタイミングフリー動作を実現できるため省面積化と高速化を同時に実現できる。特に、図１に示すようなローカルビット線の配線負荷を小さくして読み出し動作時にローカルビット線の電位レベルがＰチャンネルトランジスタ８ａ，８ｂの閾値電圧を高速に越えるような階層型ビット線構成ではメモリの高速化に有効である。

なお、図３のローカルＳＡ回路２をメモリセルアレイ３上で階層型になっていないビット線構成で使用しても、省面積化や制御タイミングの容易性では有効であることは言うまでもない。

また、ローカルＳＡ回路２は、分割されたメモリセルアレイ３の間に配置するのがよい。更に、ローカルＳＡ回路２を隣り合わせて２つを配置するように構成すれば、ローカルＳＡ回路２とメモリセルアレイ３との間のレイアウト分離領域を半分の個数にできることによって省面積化に有効である。

なお、本実施形態ではプリチャージ信号ＰＣ＜０＞のみＨｉｇｈになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号ＰＣ＜０＞〜ＰＣ＜１＞を同時にＨｉｇｈにしてもよい。

また、本実施形態ではＳＲＡＭメモリセルを挙げているが、同様のメモリ動作が必要なメモリであれば本発明を活用できることは言うまでもない。

《実施形態２》
図５は、本発明の実施形態２における半導体記憶装置の主要構成を示すブロック図である。図６は、図５中のメモリセル１１の詳細構成例を示す回路図である。実施形態１と実施形態２との明確な違いは、実施形態２が、図６に示すワード線ＷＬＡ及びＷＬＢを持つメモリセル１１を使った場合の実施形態であるという点である。

図６で示すように、メモリセル１１は、第１のセルトランジスタ２１ａと、第２のセルトランジスタ２１ｂと、第３のセルトランジスタ２２ａと、第４のセルトランジスタ２２ｂと、第５のセルトランジスタ２３ａと、第６のセルトランジスタ２３ｂとで構成される。第１のセルトランジスタ２１ａは、ＶＤＤ電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有するＰチャンネルトランジスタである。第２のセルトランジスタ２１ｂは、ＶＤＤ電位に接続されたソースと、第２の記憶ノードに接続されたドレインと、第１の記憶ノードに接続されたゲートとを有するＰチャンネルトランジスタである。第３のセルトランジスタ２２ａは、ＶＳＳ電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有するＮチャンネルトランジスタである。第４のセルトランジスタ２２ｂは、ＶＳＳ電位に接続されたソースと、第２の記憶ノードに接続されたドレインと、第１の記憶ノードに接続されたゲートとを有するＮチャンネルトランジスタである。第５のセルトランジスタ２３ａは、第１の記憶ノードに接続されたソースと、ローカルビット線ＬＢＬに接続されたドレインと、第１のワード線ＷＬＡに接続されたゲートとを有するＮチャンネルトランジスタである。第６のセルトランジスタ２３ｂは、第２の記憶ノードに接続されたソースと、ローカルビット線ＮＬＢＬに接続されたドレインと、第１のワード線ＷＬＡと異なる第２のワード線ＷＬＢに接続されたゲートとを有するＮチャンネルトランジスタである。

図７は、本発明の実施形態２における半導体記憶装置の主要動作を示すタイミングチャートである。以上の構成を備えた半導体記憶装置の読み出し動作を図７のタイミングチャートを使いながら説明する。

まず、時刻Ａで外部からＲＥＡＤコマンドが入力されると読み出し動作が実施される。プリチャージ信号ＰＣ＜０＞がＨｉｇｈになると、それにつながるローカルＳＡ回路２のローカルビット線へのプリチャージ動作が非活性状態となる。次にワード線ＷＬＡ＜１＞及びＷＬＢ＜０＞がＨｉｇｈ信号に活性化されると、それにつながる各メモリセル１１がそれぞれローカルビット線ＬＢＬ＜０＞／ＮＬＢＬ＜０＞及びＬＢＬ＜２＞／ＮＬＢＬ＜２＞と接続される。ローカルＳＡ回路２を使ってグローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞にデータを転送する動作は実施形態１と全く同様のため割愛する。このとき、ワード線ＷＬＢ＜０＞につながるメモリセル１１から読み出したローカルビット線ＮＬＢＬ＜０＞のデータと、ワード線ＷＬＡ＜１＞につながるメモリセル１１から読み出したローカルビット線ＬＢＬ＜２＞のデータとは、非選択状態のためグローバルビット線ＮＧＢＬ＜０＞及びＧＢＬ＜１＞に転送されるが、ＩＦ回路７で非選択制御を実行することで出力データとして出力されることはない。すなわち、ローカルビット線ＬＢＬ＜０＞及びＮＬＢＬ＜２＞のデータのみ出力される、すなわち、異なるメモリセル１１からのデータを同時に読み出すマルチポートメモリとしての機能を実現している。

次に、時刻Ｂから時刻Ｃまでの間でも、ワード線ＷＬＡ＜０＞及びＷＬＢ＜１＞が活性化されることが変わっただけで他の動作は全く同様である。

以上のように、読み出し動作時に異なる２つのメモリセルからデータ出力信号ＤＯＡ及びＤＯＢに同時にデータを読み出すことができる、すなわちマルチポートメモリを容易に実現することができる。特に、図６のメモリセル１１で示すような６つのトランジスタで構成されたメモリセル１１でマルチポートメモリを実現できるため、従来の８つのトランジスタで構成されるメモリセルを持つマルチポートメモリと比較して大幅な面積削減を実現することができる。

《実施形態３》
図８は、本発明の実施形態３における半導体記憶装置の主要構成を示すブロック図である。図９は、図８中のローカルＳＡ回路１３Ａの詳細構成例を示す回路図である。図８において、実施形態１で示す図１と明確に異なるブロックは、図９で示すローカルＳＡ回路１３Ａと、ローカルＳＡ制御回路１２とである。図９で示すローカルＳＡ回路１３Ａでは、前述のローカルＳＡ回路２で示すＮチャンネルトランジスタ９ａ及び９ｂのソースに他のＮチャンネルトランジスタ１４を配置し、ローカルＳＡ制御回路１２で生成される制御信号ＮＳＥでＮチャンネルトランジスタ１４を制御する構成にしている。

以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作は、図４で示すタイミングチャートに制御信号ＮＳＥ＜０＞を加えただけで表せる。制御信号ＮＳＥ＜０＞はカラム選択信号であってプリチャージ信号ＰＣ＜０＞と同じ論理値でよく、かつ同じタイミングか又は少し遅いタイミングでＨｉｇｈに立ち上がり、プリチャージ信号ＰＣ＜０＞と同じタイミングでＬｏｗに立ち下がる制御信号でよい。また、その他の制御信号ＮＳＥ＜１＞はＬｏｗを維持している。

本実施形態によれば、実施形態１の効果に加えて、選択されたメモリセル１につながるローカルＳＡ回路１３Ａに接続された制御信号ＮＳＥ＜０＞以外の制御信号ＮＳＥ＜１＞がＬｏｗに維持されることで、グローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞とローカルＳＡ回路１３Ａを通じてつながった非選択メモリセル１につながるローカルビット線ＬＢＬ＜１＞／ＮＬＢＬ＜１＞及びＬＢＬ＜３＞／ＮＬＢＬ＜３＞に、グローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞のデータを書き込む動作を防止できる。すなわち、ローカルＳＡ回路１３ＡのＮチャンネルトランジスタ９ａ又は９ｂによって、ローカルビット線ＬＢＬ＜１＞又はＮＬＢＬ＜１＞、及びＬＢＬ＜３＞又はＮＬＢＬ＜３＞の一方をプルダウンしてしまうことによるローカルビット線の無駄なプリチャージ電力の消費を抑制することができる。

なお、本実施形態ではプリチャージ信号ＰＣ＜０＞のみＨｉｇｈになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号ＰＣ＜０＞〜ＰＣ＜１＞を同時にＨｉｇｈにしてもよい。また、制御信号ＮＳＥはカラム選択信号とメモリ動作に必要なタイミング制御信号との論理積で生成してもよいことは言うまでもない。

《実施形態４》
図１０は、本発明の実施形態４における半導体記憶装置の主要構成を示すブロック図である。図１１は、図１０中のローカルＳＡ回路１３Ｂの詳細構成例を示す回路図である。図１０において、実施形態１で示す図１と明確に異なるブロックは、図１１で示すローカルＳＡ回路１３Ｂと、ローカルＳＡ制御回路１２とである。図１１で示すローカルＳＡ回路１３Ｂでは、前述のローカルＳＡ回路２のＮチャンネルトランジスタ９ａ及び９ｂのソースに制御信号ＮＳＥを接続した構成にしている。

以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作は、図４で示すタイミングチャートに制御信号ＮＳＥ＜０＞を加えただけで表せる。制御信号ＮＳＥ＜０＞は例えばカラム選択信号に由来して生成された論理信号であって、プリチャージ信号ＰＣ＜０＞と正反対の論理値でよく、かつ同じタイミングか又は少し遅いタイミングでＬｏｗに立ち下がり、プリチャージ信号ＰＣ＜０＞と同じタイミングでＨｉｇｈに立ち上がる制御信号でよく、その他の制御信号ＮＳＥ＜１＞はＨｉｇｈを維持している。

本実施形態によれば、実施形態１の効果に加えて、選択されたメモリセル１につながるローカルＳＡ回路１３Ｂに接続された制御信号ＮＳＥ＜０＞以外の制御信号ＮＳＥ＜１＞がＨｉｇｈを維持されることで、グローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞とローカルＳＡ回路１３Ｂを通じてつながった非選択メモリセル１につながるローカルビット線ＬＢＬ＜１＞／ＮＬＢＬ＜１＞及びＬＢＬ＜３＞／ＮＬＢＬ＜３＞に、グローバルビット線ＧＢＬ＜０＞／ＮＧＢＬ＜０＞及びＧＢＬ＜１＞／ＮＧＢＬ＜１＞のデータを書き込む動作、すなわちローカルＳＡ回路１３ＢのＮチャンネルトランジスタ９ａ又は９ｂによってローカルビット線ＬＢＬ＜１＞又はＮＬＢＬ＜１＞、及びＬＢＬ＜３＞又はＮＬＢＬ＜３＞の一方をプルダウンしてしまうことによる無駄なプリチャージ電力の消費を抑制することができる。また、実施形態３のローカルＳＡ回路１３ＡのＮチャンネルトランジスタ１４を削減できるため、実施形態１の省面積効果と実施形態３の低消費電力効果とを同時に実現できる。

なお、本実施形態ではプリチャージ信号ＰＣ＜０＞のみＨｉｇｈになっているが、書き込み時の貫通電流の増加を避けるため全てのプリチャージ信号ＰＣ＜０＞〜ＰＣ＜１＞を同時にＨｉｇｈにしてもよい。

以上、実施形態１〜４を説明してきたが、これらの実施形態を任意に組み合わせて実施することも可能である。また、図３、図９又は図１１の構成をグローバルＳＡ回路に利用することも可能である。

以上説明してきたとおり、本発明に係る半導体記憶装置は、メモリセルのデータ破壊を防止しつつＳＡ回路の構成素子数を低減することができる効果を有し、多数かつ多種類の仕様を持つメモリを搭載したシステムＬＳＩ等に有用である。

１ メモリセル
２，１３Ａ，１３Ｂ ローカルＳＡ回路
３ メモリセルアレイ
５ ロウデコーダ
６，１２ ローカルＳＡ制御回路
７ ＩＦ回路
８ａ，８ｂ，１０ａ，１０ｂ Ｐチャンネルトランジスタ
９ａ，９ｂ Ｎチャンネルトランジスタ
１１ メモリセル
２１ａ，２１ｂ Ｐチャンネルトランジスタ
２２ａ，２２ｂ，２３ａ，２３ｂ Ｎチャンネルトランジスタ

Claims (11)

1. １対の信号線を構成する第１及び第２の信号線と、
   他の１対の信号線を構成する第３及び第４の信号線と、
   前記第１及び第２の信号線に接続されたメモリセルと、
   前記第１及び第２の信号線と前記第３及び第４の信号線との間に介在したセンスアンプ回路とを備えた半導体記憶装置であって、
   前記センスアンプ回路は、
   プリチャージ信号に接続されたゲートと、第１の電源電位に接続されたソースと、前記第１の信号線に接続されたドレインとを有する第１導電型の第１のトランジスタと、
   前記プリチャージ信号に接続されたゲートと、前記第１の電源電位に接続されたソースと、前記第２の信号線に接続されたドレインとを有する第１導電型の第２のトランジスタと、
   前記第１の信号線に接続されたゲートと、前記第１の電源電位に接続されたソースと、前記第３の信号線に接続されたドレインとを有する第１導電型の第３のトランジスタと、
   前記第２の信号線に接続されたゲートと、前記第１の電源電位に接続されたソースと、前記第４の信号線に接続されたドレインとを有する第１導電型の第４のトランジスタと、
   前記第３の信号線に接続されたゲートと、第２の電源電位に接続されたソースと、前記第１の信号線に接続されたドレインとを有する第２導電型の第５のトランジスタと、
   前記第４の信号線に接続されたゲートと、前記第２の電源電位に接続されたソースと、前記第２の信号線に接続されたドレインとを有する第２導電型の第６のトランジスタとを備えたことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１及び第２の信号線はローカルビット線であり、
   前記第３及び第４の信号線はグローバルビット線であって、
   前記ローカルビット線と前記グローバルビット線とはビット線の階層構造を構成することを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、
   前記第１の電源電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有する第１導電型の第１のセルトランジスタと、
   前記第１の電源電位に接続されたソースと、前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第１導電型の第２のセルトランジスタと、
   前記第２の電源電位に接続されたソースと、前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第２導電型の第３のセルトランジスタと、
   前記第２の電源電位に接続されたソースと、前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２導電型の第４のセルトランジスタと、
   前記第１の記憶ノードに接続されたソースと、前記第１の信号線に接続されたドレインと、ワード線に接続されたゲートとを有する第２導電型の第５のセルトランジスタと、
   前記第２の記憶ノードに接続されたソースと、前記第２の信号線に接続されたドレインと、前記ワード線に接続されたゲートとを有する第２導電型の第６のセルトランジスタとを備えたことを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記メモリセルは、
   前記第１の電源電位に接続されたソースと、第１の記憶ノードに接続されたドレインと、第２の記憶ノードに接続されたゲートとを有する第１導電型の第１のセルトランジスタと、
   前記第１の電源電位に接続されたソースと、前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第１導電型の第２のセルトランジスタと、
   前記第２の電源電位に接続されたソースと、前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第２導電型の第３のセルトランジスタと、
   前記第２の電源電位に接続されたソースと、前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２導電型の第４のセルトランジスタと、
   前記第１の記憶ノードに接続されたソースと、前記第１の信号線に接続されたドレインと、第１のワード線に接続されたゲートとを有する第２導電型の第５のセルトランジスタと、
   前記第２の記憶ノードに接続されたソースと、前記第２の信号線に接続されたドレインと、前記第１のワード線と異なる第２のワード線に接続されたゲートとを有する第２導電型の第６のセルトランジスタとを備えたことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記センスアンプ回路は、
   前記第５及び第６のトランジスタの各々のソースに接続されたドレインと、前記第２の電源電位に接続されたソースと、カラム選択信号に由来する制御信号に接続されたゲートとを有する第２導電型の第７のトランジスタを更に備えたことを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記第５及び第６のトランジスタの各々のソースに接続された前記第２の電源電位は、カラム選択信号に由来する制御信号に応じて電位値が制御されることを特徴とする半導体記憶装置。
7. メモリセルと、
   前記メモリセルにつながるビット線と、
   前記ビット線につながるセンスアンプ回路とを備えた半導体記憶装置であって、
   前記センスアンプ回路は、シングルエンド構成でかつ前記メモリセルから読み出したデータを前記ビット線に書き戻す機能を備えるとともに、前記ビット線にデータを書き戻す機能によって前記メモリセルへのデータ書き込み動作を実現することを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、
   前記ビット線はメモリセルアレイ内で分割された階層構造を持つことを特徴とする半導体記憶装置。
9. 請求項７記載の半導体記憶装置において、
   前記ビット線にデータを書き戻す機能は、Ｈｉｇｈデータ又はＬｏｗデータのいずれか一方を書き戻す機能であることを特徴とする半導体記憶装置。
10. 請求項７記載の半導体記憶装置において、
    前記センスアンプ回路は、分割されたメモリセルアレイの間に配置されていることを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    分割された２本のビット線につながる２つの前記センスアンプ回路が隣り合って配置されていることを特徴とする半導体記憶装置。

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