JPWO2012081159A1 - 半導体記憶装置 - Google Patents
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Abstract
Description
図1は、本発明の実施形態1における半導体記憶装置の主要構成を示すブロック図である。図1の半導体記憶装置は、メモリセル(MC)1と、メモリセル1がマトリックス状に配置されたメモリセルアレイ3と、メモリセル1のデータの入出力を制御するワード線WL<0>〜WL<3>と、ワード線を選択し活性化するためのロウデコーダ5と、ローカルSA回路2と、メモリセル1とローカルSA回路2とをつなぐように各々1対の信号線を構成するローカルビット線LBL<0>/NLBL<0>〜LBL<3>/NLBL<3>と、ローカルSA回路2のプリチャージ信号PC<0>〜PC<1>を制御するためのローカルSA制御回路6と、ローカルSA回路2につながれて各々1対の信号線を構成するグローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>と、グローバルビット線GBL<0>/NGBL<0>及びGBL<1>/NGBL<1>のどちらか一方の信号を選択できる機能を備えるインターフェース(IF)回路7と、IF回路7へつながるクロック信号CLK、データ入力信号DI及びデータ出力信号DOとを備える。なお、図1では図面の簡略化のために8個のメモリセル1のみが示されているが、メモリセル1の個数は任意である。また、ワード線の数、ローカルビット線の数、グローバルビット線の数もそれぞれ任意である。
図5は、本発明の実施形態2における半導体記憶装置の主要構成を示すブロック図である。図6は、図5中のメモリセル11の詳細構成例を示す回路図である。実施形態1と実施形態2との明確な違いは、実施形態2が、図6に示すワード線WLA及びWLBを持つメモリセル11を使った場合の実施形態であるという点である。
図8は、本発明の実施形態3における半導体記憶装置の主要構成を示すブロック図である。図9は、図8中のローカルSA回路13Aの詳細構成例を示す回路図である。図8において、実施形態1で示す図1と明確に異なるブロックは、図9で示すローカルSA回路13Aと、ローカルSA制御回路12とである。図9で示すローカルSA回路13Aでは、前述のローカルSA回路2で示すNチャンネルトランジスタ9a及び9bのソースに他のNチャンネルトランジスタ14を配置し、ローカルSA制御回路12で生成される制御信号NSEでNチャンネルトランジスタ14を制御する構成にしている。
図10は、本発明の実施形態4における半導体記憶装置の主要構成を示すブロック図である。図11は、図10中のローカルSA回路13Bの詳細構成例を示す回路図である。図10において、実施形態1で示す図1と明確に異なるブロックは、図11で示すローカルSA回路13Bと、ローカルSA制御回路12とである。図11で示すローカルSA回路13Bでは、前述のローカルSA回路2のNチャンネルトランジスタ9a及び9bのソースに制御信号NSEを接続した構成にしている。
2,13A,13B ローカルSA回路
3 メモリセルアレイ
5 ロウデコーダ
6,12 ローカルSA制御回路
7 IF回路
8a,8b,10a,10b Pチャンネルトランジスタ
9a,9b Nチャンネルトランジスタ
11 メモリセル
21a,21b Pチャンネルトランジスタ
22a,22b,23a,23b Nチャンネルトランジスタ
Claims (11)
- 1対の信号線を構成する第1及び第2の信号線と、
他の1対の信号線を構成する第3及び第4の信号線と、
前記第1及び第2の信号線に接続されたメモリセルと、
前記第1及び第2の信号線と前記第3及び第4の信号線との間に介在したセンスアンプ回路とを備えた半導体記憶装置であって、
前記センスアンプ回路は、
プリチャージ信号に接続されたゲートと、第1の電源電位に接続されたソースと、前記第1の信号線に接続されたドレインとを有する第1導電型の第1のトランジスタと、
前記プリチャージ信号に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第2の信号線に接続されたドレインとを有する第1導電型の第2のトランジスタと、
前記第1の信号線に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第3の信号線に接続されたドレインとを有する第1導電型の第3のトランジスタと、
前記第2の信号線に接続されたゲートと、前記第1の電源電位に接続されたソースと、前記第4の信号線に接続されたドレインとを有する第1導電型の第4のトランジスタと、
前記第3の信号線に接続されたゲートと、第2の電源電位に接続されたソースと、前記第1の信号線に接続されたドレインとを有する第2導電型の第5のトランジスタと、
前記第4の信号線に接続されたゲートと、前記第2の電源電位に接続されたソースと、前記第2の信号線に接続されたドレインとを有する第2導電型の第6のトランジスタとを備えたことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第1及び第2の信号線はローカルビット線であり、
前記第3及び第4の信号線はグローバルビット線であって、
前記ローカルビット線と前記グローバルビット線とはビット線の階層構造を構成することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記メモリセルは、
前記第1の電源電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有する第1導電型の第1のセルトランジスタと、
前記第1の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第1導電型の第2のセルトランジスタと、
前記第2の電源電位に接続されたソースと、前記第1の記憶ノードに接続されたドレインと、前記第2の記憶ノードに接続されたゲートとを有する第2導電型の第3のセルトランジスタと、
前記第2の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第2導電型の第4のセルトランジスタと、
前記第1の記憶ノードに接続されたソースと、前記第1の信号線に接続されたドレインと、ワード線に接続されたゲートとを有する第2導電型の第5のセルトランジスタと、
前記第2の記憶ノードに接続されたソースと、前記第2の信号線に接続されたドレインと、前記ワード線に接続されたゲートとを有する第2導電型の第6のセルトランジスタとを備えたことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記メモリセルは、
前記第1の電源電位に接続されたソースと、第1の記憶ノードに接続されたドレインと、第2の記憶ノードに接続されたゲートとを有する第1導電型の第1のセルトランジスタと、
前記第1の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第1導電型の第2のセルトランジスタと、
前記第2の電源電位に接続されたソースと、前記第1の記憶ノードに接続されたドレインと、前記第2の記憶ノードに接続されたゲートとを有する第2導電型の第3のセルトランジスタと、
前記第2の電源電位に接続されたソースと、前記第2の記憶ノードに接続されたドレインと、前記第1の記憶ノードに接続されたゲートとを有する第2導電型の第4のセルトランジスタと、
前記第1の記憶ノードに接続されたソースと、前記第1の信号線に接続されたドレインと、第1のワード線に接続されたゲートとを有する第2導電型の第5のセルトランジスタと、
前記第2の記憶ノードに接続されたソースと、前記第2の信号線に接続されたドレインと、前記第1のワード線と異なる第2のワード線に接続されたゲートとを有する第2導電型の第6のセルトランジスタとを備えたことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記センスアンプ回路は、
前記第5及び第6のトランジスタの各々のソースに接続されたドレインと、前記第2の電源電位に接続されたソースと、カラム選択信号に由来する制御信号に接続されたゲートとを有する第2導電型の第7のトランジスタを更に備えたことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第5及び第6のトランジスタの各々のソースに接続された前記第2の電源電位は、カラム選択信号に由来する制御信号に応じて電位値が制御されることを特徴とする半導体記憶装置。 - メモリセルと、
前記メモリセルにつながるビット線と、
前記ビット線につながるセンスアンプ回路とを備えた半導体記憶装置であって、
前記センスアンプ回路は、シングルエンド構成でかつ前記メモリセルから読み出したデータを前記ビット線に書き戻す機能を備えるとともに、前記ビット線にデータを書き戻す機能によって前記メモリセルへのデータ書き込み動作を実現することを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、
前記ビット線はメモリセルアレイ内で分割された階層構造を持つことを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、
前記ビット線にデータを書き戻す機能は、Highデータ又はLowデータのいずれか一方を書き戻す機能であることを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、
前記センスアンプ回路は、分割されたメモリセルアレイの間に配置されていることを特徴とする半導体記憶装置。 - 請求項10記載の半導体記憶装置において、
分割された2本のビット線につながる2つの前記センスアンプ回路が隣り合って配置されていることを特徴とする半導体記憶装置。
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