CN102906819A

CN102906819A - 半导体存储装置

Info

Publication number: CN102906819A
Application number: CN2011800259114A
Authority: CN
Inventors: 黑田直喜
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 2010-12-16
Filing date: 2011-10-26
Publication date: 2013-01-30
Anticipated expiration: 2031-10-26
Also published as: JPWO2012081159A1; US20130051170A1; WO2012081159A1; CN102906819B; US20130229887A1; US8830774B2; JP5798120B2

Abstract

本发明提供一种半导体存储装置。在具有分层位线结构的SRAM(静态随机存取存储器)中，利用对与存储器单元相连的局部位线(LBL/NLBL)进行预充电的P沟道晶体管(10a、10b)、栅极与局部位线相连且漏极与全局位线(GBL/NGBL)相连的P沟道晶体管(8a、8b)、和栅极与全局位线相连且漏极与局部位线相连的N沟道晶体管(9a、9b)来构成局部SA(读出放大器)电路(2)。由此，无需细致的定时控制就能实现写入时的向非选择存储单元的恢复动作，并且也能实现基于反馈功能的读出动作的高速化，且也能达成节省面积化。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其涉及在防止数据写入时的非选择存储单元的数据破坏的同时降低了构成元件数的半导体存储装置。

背景技术

在以往的SRAM(静态随机存取存储器)中存在下述问题：由于构成存储器单元的晶体管的微细化而使晶体管特性的偏差变大，在存储器动作中所保持的存储器单元数据会被破坏。

作为防止读出动作时的数据破坏的方法，有将位线划分成写入用和读出用的技术。另外，作为防止写入动作时的非选择存储单元的数据破坏的方法，有对从非选择存储单元读出的数据进行返写、恢复或回写(writeback)的技术(参照专利文献1以及2)。

另一方面，还公知下述技术：将与存储器单元有直接关系的局部(local)位线设定得较短，使用针对每条局部位线设定了局部SA(读出放大器，sense amplifier)电路的分层位线结构(参照专利文献3以及非专利文献1)。

在先技术文献

专利文献

专利文献1：日本特开2007-4888号公报

专利文献2：国际公开第2008/032549号

专利文献3：日本特开2000-207886号公报

非专利文献

非专利文献1：K.Takeda，et al.，″Multi-step Word-line ControlTechnology in Hierarchical Cell Architecture for Scaled-down High-densitySRAMs″，Technical Digest of Technical Papers，2010Symposium on VLSICircuits，pp.101-102.

发明内容

发明要解决的技术问题

在以上述以往的分层位线结构所配置的局部SA电路中，在为单端型(参照专利文献3)的情况下，每一条位线需要22个元件，即便在为交叉耦合型(参照非专利文献1)的情况下，每一条位线也需要8个元件，故存在SRAM的面积开销大这一问题。

本发明正是为了解决上述问题而提出的，其目的在于提供一种在防止存储器单元的数据破坏的同时降低了SA电路的构成元件数的半导体存储装置。

用于解决技术问题的技术方案

为了解决上述问题，本发明在具备构成一对信号线的第1以及第2信号线、构成另一对信号线的第3以及第4信号线、与所述第1以及第2信号线连接的存储器单元、和介于所述第1以及第2信号线与所述第3以及第4信号线之间的SA电路的半导体存储装置中，利用6元件的晶体管来构成所述SA电路。即所述SA电路具备：第1导电型的第1晶体管，具有与预充电信号连接的栅极、与第1电源电位连接的源极、和与所述第1信号线连接的漏极；第1导电型的第2晶体管，具有与所述预充电信号连接的栅极、与所述第1电源电位连接的源极、和与所述第2信号线连接的漏极；第1导电型的第3晶体管，具有与所述第1信号线连接的栅极、与所述第1电源电位连接的源极、和与所述第3信号线连接的漏极；第1导电型的第4晶体管，具有与所述第2信号线连接的栅极、与所述第1电源电位连接的源极、和与所述第4信号线连接的漏极；第2导电型的第5晶体管，具有与所述第3信号线连接的栅极、与第2电源电位连接的源极、和与所述第1信号线连接的漏极；和第2导电型的第6晶体管，具有与所述第4信号线连接的栅极、与所述第2电源电位连接的源极、和与所述第2信号线连接的漏极。

另外，根据另一观点，本发明在具备存储器单元、与所述存储器单元相连的位线、和与所述位线相连的SA电路的半导体存储装置中，所述SA电路为单端构成、且具备向所述位线回写从所述存储器单元读出的数据的功能，并且利用向所述位线回写数据的功能来实现向所述存储器单元的数据写入动作。

发明效果

根据本发明，由于具备无需细致的定时控制就能向存储器单元回写写入动作时的非选择存储单元的数据这一功能，因此能够实现在防止存储器单元的数据破坏的同时降低了SA电路的构成元件数的半导体存储装置。

附图说明

图1是表示本发明的实施方式1中的半导体存储装置的主要构成的框图。

图2是表示图1中的存储器单元的详细构成例的电路图。

图3是表示图1中的局部SA电路的详细构成例的电路图。

图4是表示本发明的实施方式1中的半导体存储装置的主要动作的时序图。

图5是表示本发明的实施方式2中的半导体存储装置的主要构成的框图。

图6是表示图5中的存储器单元的详细构成例的电路图。

图7是表示本发明的实施方式2中的半导体存储装置的主要动作的时序图。

图8是表示本发明的实施方式3中的半导体存储装置的主要构成的框图。

图9是表示图8中的局部SA电路的详细构成例的电路图。

图10是表示本发明的实施方式4中的半导体存储装置的主要构成的框图。

图11是表示图10中的局部SA电路的详细构成例的电路图。

具体实施方式

以下，基于附图来详细说明本发明的实施方式。其中，在以下的各实施方式中，对具有与其他实施方式同样的功能的构成要素赋予同一符号，并省略其说明。

《实施方式1》

图1是表示本发明的实施方式1中的半导体存储装置的主要构成的框图。图1的半导体存储装置具备：存储器单元(MC)1；存储器单元1被配置成矩阵状的存储器单元阵列3；对存储器单元1的数据的输入输出进行控制的字线WL<0>～WL<3>；用于选择并激活字线的行解码器5；局部SA电路2；按照将存储器单元1和局部SA电路2相连的方式分别构成一对信号线的局部位线LBL<0>/NLBL<0>～LBL<3>/NLBL<3>；用于对局部SA电路2的预充电信号PC<0>～PC<1>进行控制的局部SA控制电路6；与局部SA电路2相连并分别构成一对信号线的全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>；具备能够对全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>的任意一方的信号进行选择的功能的接口(IF)电路7；与IF电路7相连的时钟信号CLK、数据输入信号DI以及数据输出信号DO。此外，在图1中，为了简化附图，仅示出8个存储器单元1，但是存储器单元1的个数是任意的。另外，字线的个数、局部位线的个数、全局位线的个数也分别是任意的。

尤其是，图1示出具有与以固有的单位被配置的存储器单元1直接相连且布线长度短的局部位线LBL<0>/NLBL<0>～LBL<3>/NLBL<3>、和按照通过局部SA电路2之后与所有的局部位线相连的方式被配置在存储器单元阵列3上且布线长度长的全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>的、分层位线结构的半导体存储装置。

图2是表示图1中的存储器单元1的详细构成例的电路图。如图2所示，存储器单元1由第1单元晶体管21a、第2单元晶体管21b、第3单元晶体管22a、第4单元晶体管22b、第5单元晶体管23a和第6单元晶体管23b而构成。第1单元晶体管21a为具有与VDD电位连接的源极、与第1存储节点连接的漏极、和与第2存储节点连接的栅极的P沟道晶体管。第2单元晶体管21b为具有与VDD电位连接的源极、与第2存储节点连接的漏极、和与第1存储节点连接的栅极的P沟道晶体管。第3单元晶体管22a为具有与VSS电位连接的源极、与第1存储节点连接的漏极、和与第2存储节点连接的栅极的N沟道晶体管。第4单元晶体管22b为具有与VSS电位连接的源极、与第2存储节点连接的漏极、和与第1存储节点连接的栅极的N沟道晶体管。第5单元晶体管23a为具有与第1存储节点连接的源极、与局部位线LBL连接的漏极、和与字线WL连接的栅极的N沟道晶体管。第6单元晶体管23b为具有与第2存储节点连接的源极、与局部位线NLBL连接的漏极、和与字线WL连接的栅极的N沟道晶体管。

图3是表示图1中的局部SA电路2的详细构成例的电路图。如图3所示，局部SA电路2由第1晶体管10a、第2晶体管10b、第3晶体管8a、第4晶体管8b、第5晶体管9a和第6晶体管9b而构成。第1晶体管10a为具有与预充电信号PC连接的栅极、与VDD电位连接的源极、和与局部位线LBL连接的漏极的P沟道晶体管。第2晶体管10b为具有与预充电信号PC连接的栅极、与VDD电位连接的源极、和与局部位线NLBL连接的漏极的P沟道晶体管。第3晶体管8a为具有与局部位线LBL连接的栅极、与VDD电位连接的源极、和与全局位线GBL连接的漏极的P沟道晶体管。第4晶体管8b为具有与局部位线NLBL连接的栅极、与VDD电位连接的源极、和与全局位线NGBL连接的漏极的P沟道晶体管。第5晶体管9a为具有与全局位线GBL连接的栅极、与VSS电位连接的源极、和与局部位线LBL连接的漏极的N沟道晶体管。第6晶体管9b为具有与全局位线NGBL连接的栅极、与VSS电位连接的源极、和与局部位线NLBL连接的漏极的N沟道晶体管。

如以上所述，图3的局部SA电路2由预充电信号PC进行控制，并由用于将局部位线LBL以及NLBL分别预充电为High(电源电位、或VDD电位)的P沟道晶体管10a以及10b、用于向全局位线GBL/NGBL转送根据局部位线LBL以及NLBL的各自的电位电平所驱动的数据的P沟道晶体管8a以及8b、和用于向局部位线LBL以及NLBL转送根据全局位线GBL/NGBL的电位电平所驱动的数据的N沟道晶体管9a以及9b而构成，P沟道晶体管8a和N沟道晶体管9a以及P沟道晶体管8b和N沟道晶体管9b分别成为根据电位电平来反馈数据的反馈构造。

图4是表示本发明的实施方式1中的半导体存储装置的主要动作的时序图。一边使用图4的时序图一边说明具备以上结构的半导体存储装置的写入动作以及读出动作。

首先，若在时刻A从外部输入了WRITE指令，则实施写入动作。若从数据输入信号DI输入了数据DI0，则向由IF电路7选择出的全局位线GBL<1>/NGBL<1>转送数据。其次，若预充电信号PC<0>变为High，则向与其相连的局部SA电路2的局部位线的预充电动作处于非激活状态。其次，若字线WL<0>被激活为High信号，则与其相连的各存储器单元1分别和局部位线LBL<0>/NLBL<0>以及LBL<2>/NLBL<2>连接。此时，若作为所选择出的列的信号的全局位线GBL<1>变为超过了应成为逻辑值High的N沟道晶体管的阈值电压的电压，则仅局部SA电路2内的N沟道晶体管9a被激活，为了变为接地电位(VSS电位)，仅将局部位线LBL<2>进行下拉、即写入Low数据。此时，根据若局部位线LBL<2>的Low电平变为P沟道晶体管的阈值电压以上则P沟道晶体管8a向全局位线GBL<0>写入High数据的、所谓的反馈功能，成为除了通常动作之外还对转送到局部SA电路2的数据转送速度进行辅助的功能。因为全局位线NGBL<1>为Low，所以局部SA电路2内的N沟道晶体管9b不会被激活。

另一方面，与非选择的列相连的全局位线GBL<0>/NGBL<0>从预充电状态变为被开放的状态(Hi-Z状态)，从而处于待机状态。即，不会对与局部位线LBL<0>/NLBL<0>相连的存储器单元1进行写入动作，由字线WL<0>使得存储器单元1和局部位线LBL<0>/NLBL<0>相连的状态为所谓的写入动作时的半选择状态。首先，在与字线WL<0>相连的存储器单元1中所保持的数据被读出到局部位线LBL<0>/NLBL<0>。此时，若局部位线LBL<0>变为超过了应成为Low的P沟道晶体管的阈值电压的电压，则局部SA电路2的P沟道晶体管8a被激活，要将全局位线GBL<0>变为High。由此，若全局位线GBL<0>超过了N沟道晶体管的阈值电压，则N沟道晶体管9a被激活，按照将局部位线LBL<0>进一步变为Low的方式执行反馈动作。因为局部位线NLBL<0>为High，所以局部SA电路2的P沟道晶体管8b不会被激活，故全局位线NGBL<0>也维持在Low，P沟道晶体管9b不会被激活，故局部位线NLBL<0>能够维持High。

其次，若在时刻B从外部输入了READ指令，则实施读出动作。若预充电信号PC<0>变为High，则向与其相连的局部SA电路2的局部位线的预充电动作处于非激活状态。其次，若字线WL<0>被激活为High信号，则与其相连的各存储器单元1分别和局部位线LBL<0>/NLBL<0>以及LBL<2>/NLBL<2>连接。由于使用局部SA电路2而向全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>转送数据的动作全部相同，因而仅说明全局位线GBL<0>/NGBL<0>。此时，若由于存储器单元1的保持数据而使得局部位线LBL<0>变为超过了应成为Low的P沟道晶体管的阈值电压的电压，则局部SA电路2的P沟道晶体管8a被激活，向全局位线GBL<0>转送High数据。与此同时，若全局位线GBL<0>变为超过了应成为High的N沟道晶体管的阈值电压的电压，则N沟道晶体管9a被激活，通过反馈动作按照将局部位线LBL<0>进一步变为Low的方式进行下拉。另一方面，因为由于存储器单元1的保持数据而使得局部位线NLBL<0>被维持在High，则局部SA电路2的P沟道晶体管8b不会被激活，故全局位线NGBL<0>也维持在Low。与此同时，N沟道晶体管9b也不会被激活。根据以上的动作，从存储器单元1读出的数据被传送至全局位线GBL<0>/NGBL<0>，同样地数据也被传送至全局位线GBL<1>/NGBL<1>，但是却由IF电路7选择这两个数据的其中一个，作为输出数据DO0从数据输出信号DO向存储器外部输出(时刻C)。

如以上，在写入时的非选择状态的存储器单元1中，由于由局部SA电路2内的P沟道晶体管8a和N沟道晶体管9a所实现的反馈功能、或者由P沟道晶体管8b和N沟道晶体管9b所实现的反馈功能，成为仅存储器单元1所读出的Low数据进行自动恢复的功能，故在非选择状态的存储器单元1的SNM(静态噪声容限)的改善方面具有较大效果。

另外，虽然局部SA电路2内的N沟道晶体管9a、9b成为写入时的写缓冲器电路，但是局部位线的布线负载非常轻，通过用一级的N沟道晶体管构成，能够实现充分的写入能力并且无需较大的驱动器尺寸，故在节省面积化方面也是有效的。

另外，由于在写入动作时向所选择出的全局位线转送的信号可以是用于通过局部位线向存储器单元1写入数据的N沟道晶体管9a、9b的控制信号，因而无需较大的驱动能力。这在于为了配置在存储器单元阵列3上，相对于布线负载较大的全局位线而言无需增大IF电路7中包含的对控制信号进行驱动的驱动器电路，故在存储器面积的削减或瞬时消耗电流的缓和等方面是有效的。另外，作为向全局位线转送的控制信号，因为对全局位线使用了Low(接地电位或VSS)预充电，所以只要驱动High数据即可，从而能够进一步减小驱动器电路中包含的N沟道晶体管的能力，故能够期待面积削减的效果。此外，由于根据局部SA电路2内的反馈功能、即由于全局位线中的High数据的转送而局部位线被下拉，其效果使得全局位线被上拉为High这一功能，能够辅助驱动器电路将全局位线变为High，因而控制信号的信号传输能高速地进行，并且能够实现驱动器电路的面积削减。另外，尤其是，由于SRAM存储器单元的写入一般倾向于在P沟道晶体管的阈值电压低且N沟道晶体管的阈值电压高的工艺条件的情况下进行动作最困难，所以在该工艺条件的情况下将负载大的全局位线驱动为High、即使P沟道晶体管激活的本半导体存储装置中，还存在能比以N沟道晶体管驱动负载大的位线的情况更高速化这一优点。而且，N沟道晶体管仅作为对负载轻的局部位线进行驱动的晶体管的本半导体存储装置，其特征在于与以往相比能提高写入能力。

其次，由于能够在读出动作时无多余的定时控制地利用P沟道晶体管向全局位线转送被读出到局部位线的Low数据，因而尤其与高速动作时的以往的交叉耦合型SA电路的激活定时的控制的困难度相比较，则非常有效，并且由于能够实现高速动作且能够减少元件个数，故在节省面积方面是有效的。另外，由于通过向全局位线读出High数据来利用由N沟道晶体管9a、9b所实现的反馈功能下拉局部位线，因而成为辅助局部位线的Low读出动作的功能，能够实现更高速的高速读出动作。

另外，读出时的非选择存储单元也存在下述效果，即：利用由非选择状态的存储器单元的局部SA电路2能实现的恢复功能有助于SNM改善。

另外，图3的局部SA电路2即便与以往的交叉耦合型SA电路相比较，也能够以较少的元件数来实现，并且由于能够无复杂的启动定时地实现不受定时制约的动作，因而能够同时实现节省面积化和高速化。尤其是，在图1所示那样的将局部位线的布线负载设定得较小、且在读出动作时局部位线的电位电平快速地越过P沟道晶体管8a、8b的阈值电压这样的分层型位线构成中，在存储器的高速化方面是有效的。

此外，可以说即便在存储器单元阵列3上以没有成为分层型的位线结构来使用图3的局部SA电路2，在省面积化或控制定时的容易性方面也是有效的。

另外，局部SA电路2也可以配置在被分割后的存储器单元阵列3之间。而且，如果按照将两个局部SA电路2相邻地配置的方式进行构成，则通过将局部SA电路2与存储器单元阵列3之间的布局分离区域做成一半的个数，从而在节省面积方面也是有效的。

此外，在本实施方式中，虽然仅预充电信号PC<0>变为High，但是为了避免写入时的贯通电流的增加，也可以同时将所有的预充电信号PC<0>～PC<1>变为High。

另外，在本实施方式中，虽然举出了SRAM存储器单元，但是可以说只要是必须进行同样的存储器动作的存储器，则能够灵活使用本发明。

《实施方式2》

图5是表示本发明的实施方式2中的半导体存储装置的主要构成的框图。图6是表示图5中的存储器单元11的详细构成例的电路图。实施方式1与实施方式2的明确不同之处在于，实施方式2为使用了具有图6所示的字线WLA以及WLB的存储器单元11时的实施方式。

如图6所示，存储器单元11由第1单元晶体管21a、第2单元晶体管21b、第3单元晶体管22a、第4单元晶体管22b、第5单元晶体管23a和第6单元晶体管23b而构成。第1单元晶体管21a为具有与VDD电位连接的源极、与第1存储节点连接的漏极、和与第2存储节点连接的栅极的P沟道晶体管。第2单元晶体管21b为具有与VDD电位连接的源极、与第2存储节点连接的漏极、和与第1存储节点连接的栅极的P沟道晶体管。第3单元晶体管22a为具有与VSS电位连接的源极、与第1存储节点连接的漏极、和与第2存储节点连接的栅极的N沟道晶体管。第4单元晶体管22b为具有与VSS电位连接的源极、与第2存储节点连接的漏极、和与第1存储节点连接的栅极的N沟道晶体管。第5单元晶体管23a为具有与第1存储节点连接的源极、与局部位线LBL连接的漏极、和与第1字线WLA连接的栅极的N沟道晶体管。第6单元晶体管23b为具有与第2存储节点连接的源极、与局部位线NLBL连接的漏极、和与不同于第1字线WLA的第2字线WLB连接的栅极的N沟道晶体管。

图7是表示本发明的实施方式2中的半导体存储装置的主要动作的时序图。一边使用图7的时序图一边说明具备以上结构的半导体存储装置的读出动作。

首先，若在时刻A从外部输入了READ指令，则实施读出动作。若预充电信号PC<0>变为High，则向与其相连的局部SA电路2的局部位线的预充电动作处于非激活状态。其次，若字线WLA<1>以及WLB<0>被激活为High信号，则与其相连的各存储器单元11分别和局部位线LBL<0>/NLBL<0>以及LBL<2>/NLBL<2>连接。使用局部SA电路2而向全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>转送数据的动作，由于与实施方式1完全相同，因而将其省略。此时，从与字线WLB<0>相连的存储器单元11读出的局部位线NLBL<0>的数据、和从与字线WLA<1>相连的存储器单元11读出的局部位线LBL<2>的数据，由于处于非选择状态，因而被转送到全局位线NGBL<0>以及GBL<1>，但是由于IF电路7执行非选择控制，因而不会作为输出数据来输出。也就是说，能够实现作为仅输出局部位线LBL<0>以及NLBL<2>的数据、即同时将来自不同存储器单元11的数据进行读出的多端口存储器的功能。

其次，在时刻B至时刻C的期间，也只是字线WLA<0>以及WLB<1>被激活的状态有所改变，其他动作完全相同。

如以上，在读出动作时可容易地实现能够从不同的两个存储器单元同时地向数据输出信号DOA以及DOB读出数据、即多端口存储器。尤其是，由于能够利用由图6的存储器单元11所示那样的6个晶体管构成的存储器单元11来实现多端口存储器，因而与以往的具有由8个晶体管构成的存储器单元的多端口存储器相比较，能够实现大幅度的面积削减。

《实施方式3》

图8是表示本发明的实施方式3中的半导体存储装置的主要构成的框图。图9是表示图8中的局部SA电路13A的详细构成例的电路图。在图8中，与实施方式1所示的图1明确不同的块为图9所示的局部SA电路13A和局部SA控制电路12。在图9所示的局部SA电路13A中，构成为：在前述的局部SA电路2所示的N沟道晶体管9a以及9b的源极配置另一N沟道晶体管14，利用由局部SA控制电路12所生成的控制信号NSE来控制N沟道晶体管14。

具备以上结构的半导体存储装置的写入动作以及读出动作，仅在图4所示的时序图上加入控制信号NSE<0>来进行表示。控制信号NSE<0>也可以是列选择信号、即与预充电信号PC<0>相同的逻辑值，并且也可以是在相同的定时或者稍迟的定时上升为High、且在与预充电信号PC<0>相同的定时下降为Low的控制信号。另外，另一控制信号NSE<1>维持Low。

根据本实施方式，除了实施方式1的效果之外，由于与被选择出的存储器单元1相连的局部SA电路13A所连接的控制信号NSE<0>以外的控制信号NSE<1>被维持在Low，因而能够防止下述动作：向通过局部SA电路13A而与全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>连接起来的非选择存储单元1所相连的局部位线LBL<1>/NLBL<1>以及LBL<3>/NLBL<3>，写入全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>的数据这一动作。即、能够抑制由于局部SA电路13A的N沟道晶体管9a或9b会下拉局部位线LBL<1>或NLBL<1>、以及LBL<3>或NLBL<3>的一方所引起的局部位线的预充电电力的无端消耗。

此外，在本实施方式中，虽然仅预充电信号PC<0>变为High，但是为了避免写入时的贯通电流的增加，也可以同时将所有的预充电信号PC<0>～PC<1>变为High。另外，也可以说，控制信号NSE可以由列选择信号和存储器动作所需的定时控制信号的逻辑积来生成。

《实施方式4》

图10是表示本发明的实施方式4中的半导体存储装置的主要构成的框图。图11是表示图10中的局部SA电路13B的详细构成例的电路图。在图10中，与实施方式1所示的图1明确不同的块为图11所示的局部SA电路13B和局部SA控制电路12。在图11所示的局部SA电路13B中，构成为：在前述的局部SA电路2的N沟道晶体管9a以及9b的源极连接了控制信号NSE。

在具备以上结构的半导体存储装置的写入动作以及读出动作，仅在图4所示的时序图上加入控制信号NSE<0>来进行表示。控制信号NSE<0>例如可以是由列选择信号所生成的逻辑信号、即与预充电信号PC<0>正相反的逻辑值，并且也可以是在相同的定时或稍迟的定时下降为Low、且在与预充电信号PC<0>相同的定时上升为High的控制信号，另一控制信号NSE<1>维持High。

根据本实施方式，除了实施方式1的效果之外，由于与被选择出的存储器单元1相连的局部SA电路13B所连接的控制信号NSE<0>以外的控制信号NSE<1>维持High，因而能够抑制下述动作：向通过局部SA电路13B而与全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>连接起来的非选择存储单元1所相连的局部位线LBL<1>/NLBL<1>以及LBL<3>/NLBL<3>，写入全局位线GBL<0>/NGBL<0>以及GBL<1>/NGBL<1>的数据这一动作，即能够抑制由于局部SA电路13B的N沟道晶体管9a或9b会下拉局部位线LBL<1>或NLBL<1>、以及LBL<3>或NLBL<3>的一方所引起的预充电电力的无端消耗。另外，由于能够削减实施方式3的局部SA电路13A的N沟道晶体管14，因而能够同时实现实施方式1的节省面积效果和实施方式3的低消耗电力效果。

以上，说明了实施方式1～4，但是也可以任意地组合并实施这些实施方式。另外，也可以将图3、图9或图11的结构利用于全局SA电路中。

-工业可用性-

如以上说明过的那样，本发明涉及的半导体存储装置具有能够在防止存储器单元的数据破坏的同时降低SA电路的构成元件数这一效果，故在搭载了具有多个且多种类规格的存储器的系统LSI等中是有用的。

-符号说明-

1 存储器单元

2、13A、13B 局部SA电路

3 存储器单元阵列

5 行解码器

6、12 局部SA控制电路

7 IF电路

8a、8b、10a、10b P沟道晶体管

9a、9b N沟道晶体管

11 存储器单元

21a、21b P沟道晶体管

22a、22b、23a、23b N沟道晶体管

Claims

1.一种半导体存储装置，具备：

第1以及第2信号线，构成一对信号线；

第3以及第4信号线，构成另一对信号线；

存储器单元，与所述第1以及第2信号线连接；和

读出放大器电路，介于所述第1以及第2信号线与所述第3以及第4信号线之间，

所述读出放大器电路具备：

第1导电型的第1晶体管，具有与预充电信号连接的栅极、与第1电源电位连接的源极、和与所述第1信号线连接的漏极；

第1导电型的第2晶体管，具有与所述预充电信号连接的栅极、与所述第1电源电位连接的源极、和与所述第2信号线连接的漏极；

第1导电型的第3晶体管，具有与所述第1信号线连接的栅极、与所述第1电源电位连接的源极、和与所述第3信号线连接的漏极；

第1导电型的第4晶体管，具有与所述第2信号线连接的栅极、与所述第1电源电位连接的源极、和与所述第4信号线连接的漏极；

第2导电型的第5晶体管，具有与所述第3信号线连接的栅极、与第2电源电位连接的源极、和与所述第1信号线连接的漏极；和

第2导电型的第6晶体管，具有与所述第4信号线连接的栅极、与所述第2电源电位连接的源极、和与所述第2信号线连接的漏极。

2.根据权利要求1所述的半导体存储装置，其特征在于，

所述第1以及第2信号线为局部位线，

所述第3以及第4信号线为全局位线，

所述局部位线和所述全局位线构成位线的分层构造。

3.根据权利要求1所述的半导体存储装置，其特征在于，

所述存储器单元具备：

第1导电型的第1单元晶体管，具有与所述第1电源电位连接的源极、与第1存储节点连接的漏极、和与第2存储节点连接的栅极；

第1导电型的第2单元晶体管，具有与所述第1电源电位连接的源极、与所述第2存储节点连接的漏极、和与所述第1存储节点连接的栅极；

第2导电型的第3单元晶体管，具有与所述第2电源电位连接的源极、与所述第1存储节点连接的漏极、和与所述第2存储节点连接的栅极；

第2导电型的第4单元晶体管，具有与所述第2电源电位连接的源极、与所述第2存储节点连接的漏极、和与所述第1存储节点连接的栅极；

第2导电型的第5单元晶体管，具有与所述第1存储节点连接的源极、与所述第1信号线连接的漏极、和与字线连接的栅极；和

第2导电型的第6单元晶体管，具有与所述第2存储节点连接的源极、与所述第2信号线连接的漏极、和与所述字线连接的栅极。

4.根据权利要求1所述的半导体存储装置，其特征在于，

所述存储器单元具备：

第2导电型的第3单元晶体管，具有与所述第2电源电位连接的源极、与所述第1存储节点连接的漏极；和与所述第2存储节点连接的栅极；

第2导电型的第5单元晶体管，具有与所述第1存储节点连接的源极、与所述第1信号线连接的漏极、和与第1字线连接的栅极；和

第2导电型的第6单元晶体管，具有与所述第2存储节点连接的源极、与所述第2信号线连接的漏极、和与不同于所述第1字线的第2字线连接的栅极。

5.根据权利要求1所述的半导体存储装置，其特征在于，

所述读出放大器电路还具备第2导电型的第7晶体管，该第2导电型的第7晶体管具有与所述第5以及第6晶体管各自的源极连接的漏极、与所述第2电源电位连接的源极、和与来自于列选择信号的控制信号连接的栅极。

6.根据权利要求1所述的半导体存储装置，其特征在于，

根据来自于列选择信号的控制信号控制与所述第5以及第6晶体管各自的源极连接的所述第2电源电位的电位值。

7.一种半导体存储装置，具备：

存储器单元；

位线，与所述存储器单元相连；和

读出放大器电路，与所述位线相连，

所述读出放大器电路为单端构成、且具备向所述位线回写从所述存储器单元读出的数据的功能，并且利用向所述位线回写数据的功能来实现向所述存储器单元的数据写入动作。

8.根据权利要求7所述的半导体存储装置，其特征在于，

所述位线具有在存储器单元阵列内被分割后的分层构造。

9.根据权利要求7所述的半导体存储装置，其特征在于，

向所述位线回写数据的功能为回写High数据或Low数据的任意一方的功能。

10.根据权利要求7所述的半导体存储装置，其特征在于，

所述读出放大器电路被配置在被分割后的存储器单元阵列之间。

11.根据权利要求10所述的半导体存储装置，其特征在于，

与被分割后的2条位线相连的2个所述读出放大器电路被相邻地配置。