CN114496027A - 混合端口存储器及其工作方法 - Google Patents

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Abstract

一种混合端口存储器及其工作方法，所述存储器包括：存储阵列，包括多行多列的存储单元；混合端口包括多个第二地址输入引脚；混合端口所接收的时钟信号的上升沿使得所述第一地址输入引脚上输入的第一地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第一存储单元的写入操作；所述外部时钟信号的上升沿还使得第二地址输入引脚上输入的第二地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第二存储单元的读取操作；所述第二存储单元与所述第一存储单元同行不同列。上述的方案，可以节约存储器的版图占用面积、功率和漏电流损耗，并可以提升读取速度。

Description

混合端口存储器及其工作方法
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种混合端口存储器及其工作方法。
背景技术
单端口静态随机存取存储器(SP-SRAM)，是仅具有一个存取端口的静态随机存取存储器。由于仅具有一个端口，单端口静态随机存取存储器一次仅能提供一个存储器访问操作。
双端口静态随机存取存储器(DP-SRAM)提供比单端口静态随机存取存储器(SP-SRAM)更多的带宽，因双端口静态随机存取存储器(DP-SRAM)双端口存储器通常包括用存储阵列来操作的两个端口，该存储阵列可以从这两个端口同时访问。由于具有更多带宽，对于双端口静态随机存取存储器的需求相对于单端口静态随机存取存储器的需求而言正在增加。
然而，现有的双端口静态随机存取存储器的性能仍有待提高。
发明内容
本发明解决的问题是提供一种混合端口存储器，在外部时钟信号的每个存取周期内可以同时执行写入操作和读取操作的同时，可以节约存储器的版图占用面积、功率和漏电流损耗，并可以提升读取速度。
为解决上述问题，本发明提供了一种混合端口存储器，包括：
存储阵列，包括多行多列的存储单元；同行的存储单元与相同的字线耦接，同列的存储单元与相同的位线对耦接；
混合端口，包括时钟信号输入引脚、多个第一地址输入引脚和多个第二地址输入引脚；其中：
所述第一地址输入引脚，适于接收第一地址信号；
所述第二地址输入引脚，适于接收第二地址信号；
所述时钟信号输入引脚，适于接收预设的外部时钟信号；其中，所述外部时钟信号的上升沿使得所述第一地址输入引脚上输入的第一地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第一存储单元的写入操作；所述外部时钟信号的上升沿还使得第二地址输入引脚上输入的第二地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第二存储单元的读取操作；所述第二存储单元与所述第一存储单元同行不同列。
可选地，所述第一地址信号为所述第一存储单元的行地址和列地址的信息，所述第二地址信号为所述第二存储单元的列地址的信息。
可选地，所述混合端口存储器还包括；
时序控制电路，适于基于外部时钟信号，生成用于所述写入操作的写入时钟信号和用于所述读取操作的读取时钟信号；
字线解码和字线驱动电路，适于对所述第一地址信号进行解码得到对应的行地址的信号，并驱动所述存储阵列对应行的字线；
位线解码电路，适于分别对所述第一地址和第二地址分别进行列地址解码，生成对应的第一列地址译码信号和第二列地址译码信号并发送至所述输入输出电路；
输入输出电路，适于在所述写入时钟信号和所述读取时钟信号的控制下，将从外围设备接收的写入数据驱动至第一列地址译码信号对应的第一存储单元；读取所述第二列地址译码信号对应的第二存储单元中的存储数据并发送至所述外围设备。
可选地，所述第一列地址译码信号为写入选择信号，第二列地址译码信号为读取选择信号。
可选地，所述输入输出电路包括写入数据锁存器、与所述存储阵列的列对应设置的多个写入多路复用器和读取多路复用器、写入驱动器、检测放大器和输出数据锁存器；
所述写入数据锁存器，适于将从外围设备接收的写入数据进行锁存；
所述写入多路复用器，适于在接收到所述写入选择信号时，将对应列的写入位线对耦合至所述写入驱动器；
所述写入驱动器，适于将从所述写入数据锁存器处接收的写入数据驱动至所述写入地址对应的第一存储单元的位线对上，以写入所述第一存储单元；
所述读取多路复用器，适于在接收到所述读取选择信号时，将存储阵列对应列的位线对耦合至检测放大器；
所述检测放大器，适于通过读取耦合至存储阵列对应列的位线对，读取所述第二地址对应的第二存储单元中存储的数据；
所述输出数据锁存器，适于将所述检测放大器发送的读取数据进行锁存并输出至所述外围设备。
可选地，所述写入时钟信号的上升沿先于所述读取时钟信号的上升沿到达，且所述写入时钟信号的下降沿晚于所述读取时钟信号的下降沿到达；
所述位线解码电路，适于在对所述第一地址进行列地址解码并生成所述写入选择信号之后，对所述第二地址进行列地址解码并生成所述读取选择信号。
可选地，所述混合端口还包括：读取使能引脚，适于接收第二地址使能信号，以使得位线解码电路对所述第二地址进行解码并生成对应的读取选择信号。
可选地，所述混合端口还包括：检测放大器使能引脚，适于接收检测放大使能信号，以使得所述检测放大器读取所述第二地址对应的第二存储单元中所存储的数据。
可选地，所述检测放大器使能引脚与所述读取使能引脚为同一信号引脚，且所述检测放大使能信号与所述第二地址使能信号相同。
可选地，所述混合端口还包括：时钟信号使能引脚，适于接收时钟使能信号，以使能所述外部时钟信号。
可选地，所述混合端口还包括：所述写入使能引脚，适于接收写入使能信号，以使能所述第一地址信号。
可选地，所述第二地址引脚的数量为(N-1)个；N表示所述存储阵列的列数且为大于或等于2的整数。
可选地，所述存储单元为6T静态随机存储单元。
相应地，本发明实施例还提供了一种混合端口存储器的工作方法，所述方法包括：
接收第一地址信号和第二地址信号；
对所述第一地址信号对应的第一存储单元执行写入操作；
当所述第一存储单元执行写入操作时，对第二地址信号对应的第二存储单元执行读取操作；所述第一存储单元与所述第二存储单元同行不同列；
可选地所述第一地址信号包括所述第一存储单元的行地址和列地址的信息；所述第二地址信号包括所述第二存储单元的列地址的信息。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中提供的混合端口存储器，通过所设置的混合端口中第一地址输入引脚接收用于对存储阵列中的第一存储单元进行行地址和列地址进行寻址的第一地址信号，并通过第二地址输入引脚接收对与第一存储单元同行的第二存储单元进行列地址寻址的第二地址信号，可以以在外部时钟信号的存取周期内，对第一存储单元进行写入操作的同时，对第二存储单元进行读取操作，与双端口静态随机存取存储器相比，可以节约版图占用面积、功率和漏电流损耗，并可以提升读取速度。
附图说明
图1示出了一种双端口静态随机存取存储器的结构示意图；
图2示出了一种双端口静态随机存取存储器中的存储单元的电路结构示意图；
图3示出了本发明实施例中的一种混合端口存储器的结构示意图；
图4示出了本发明实施例中的一种混合端口存储器的存储单元的电路结构示意图；
图5示出了本发明实施例中的一种混合端口存储器的外部时钟信号、写入时钟信号和读取时钟信号的脉冲时序图；
图6示出了本发明实施例中的混合端口存储器与单端口随机存取存取器和双端口随机存取存取器的性能比较结果示意图；
图7示出了本发明实施例中的一种混合端口存储器的工作方法的流程示意图。
具体实施方式
由背景技术可知，双端口静态随机存取存储器具有两个端口，存储阵列中同一存储单元可同时被两个不同端口读取，并且存储阵列中的同一行中的两个不同的存储单元可被用不同数据同时写入。
图1示出了一种双端口静态随机存取存储器的结构。参见图1，所示出的双端口静态随机存取存储器包括存储阵列110、时序控制电路120、字线解码和字线驱动电路130、位线解码电路140和输入输出电路150。其中，存储阵列110分别与字线解码和字线驱动电路130和输入输出电路140耦接，字线解码和字线驱动电路130还与时序控制电路120耦接，时序控制电路120还通过所述位线解码电路与输入输出电路140耦接。
所述存储阵列110包括(M行*N列)的存储阵列的存储单元、M条写入字线WWL0～WWLm(m＝(M-1))、N组写入位线对(WBL0、WBLB0)～(WBLm、WBLBm)、M条读取字线RWL0～RWLm和N条读取位线RBL0～RBLn(n＝(N-1))。其中，同行的储器单元分别与同一写入字线WWLi(i为大于或等于0且小于或等于m的整数)和同一读取位线RWLi耦接，同列的存储单元与相同的写入位线对WBLj、WBLBj(j为大于或等于0且小于或等于n的正整数)及读取位线RBLj耦接。每个存储单元用于存储一个比特的数据。其中，M表示存储阵列的行数且为大于或等于2的整数，N表示存储阵列的列数且为大于或等于2的整数。
所述存储阵列110分别通过M条写入字线WWL0～WWLm和M条读取字线RWL0～RWLm与字线解码和字线驱动电路120耦接，并分别通过N个写入位线对(WBL0、WBLB0)～(WBLm、WBLBm)和N条写入位线RBL0～RBLn与输入输出电路140耦接。
图2示出了一种双端口静态随机存取存储器中的存储单元的结构。参见图2，一种存储单元，包括：包括第一反相器(未标示)和第二反相器(未标示)、第一存取NMOS管NM3和第二存取NMOS管NM4、第三存取NMOS管NM4和第四存取NMOS管NM5。
所述第一反相器和第二反相器构成锁存器。所述锁存器具有第一锁存节点Q和第二锁存节点QB，且第一锁存节点Q和第二锁存节点QB上的数据相反。
第一反相器包括第一PMOS管PM1和第一NMOS管NM1；第二反相器包括第二PMOS管PM2和第二NMOS管NM2。
所述第一PMOS管PM1的栅端与第一NMOS管NM1的栅端及锁存器的第二锁存节点QB耦接，所述第一PMOS管PM1的源端与电源电压VDD耦接，所述第一PMOS管PM1的漏端与第一NMOS管NM1的漏端耦接且作为锁存器的第一锁存节点Q，第一NMOS管NM1的源端与地电压VSS耦接。
所述第二PMOS管PM2的栅端与第二NMOS管NM2的栅端及锁存器的第一锁存节点Q耦接，所述第二PMOS管PM2的源端与电源电压VDD耦接，所述第二PMOS管PM1的漏端与第二NMOS管NM1的漏端耦接且作为锁存器的第二锁存节点QB，第二NMOS管NM1的源端与地电压VSS耦接；
第一存取NMOS管NM3的栅端和第二存取NMOS管NM4的栅端均与写字线WWL耦接，第一存取NMOS管NM3的源端与所述第一锁存节点Q耦接，第一存取NMOS管NM3的漏端与对应的第一写位线WBL耦接；第二存取NMOS管NM4的源端与所述第二锁存节点QB耦接，第二存取NMOS管NM4的漏端与对应的第二写位线WBLB耦接。
第三存取NMOS管NM5的栅端与读取字线RWL耦接，第三存取NMOS管NM5的源端与读取位线RBL耦接，第三存取NMOS管NM5的漏端与第四存取NMOS管NM6的源端耦接；第四存取NMOS管NM6的栅端与所述锁存器的所述第二锁存节点QB耦接，第四存取NMOS管NM6的源端与地电压VSS耦接。
请参见图1和图2，当执行写入操作时，时序控制电路120将从外围设备(未示出)接收的写入地址分别提供字线解码和字线驱动电路130和位线解码电路140进行行地址译码和列地址译码。
字线解码和字线驱动电路130的写入行地址译码结果，将使得存储阵列中的M条写入字线WWL0～WWLm之一被驱动，从而使得对应行的存储单元的第一存取NMOS管NM3和第二存取NMOS管NM4导通。
来自位线解码电路140的写入列地址译码结果，将使得输入输出电路140中对应的写入多路复用器将写入驱动器耦合至所述存储阵列的N个写入位线对(WBL0、WBLB0)～(WBLm、WBLBm)之一。
因此，当写入使能信号WEN的上升沿到来时，写入驱动器将外围设备通过写入数据锁存器发送的写入数据驱动到存储阵列的N个写入位线对(WBL0、WBLB0)～(WBLm、WBLBm)之一，并通过被驱动的写入字线WWL耦接的第一存取NMOS管NM3和第二存取NMOS管NM4写入至存储阵列中的目标存储单元中。
当执行读取操作时，时序控制电路120将从外围设备(未示出)接收的读取地址分别提供字线解码和字线驱动电路130和位线解码电路140进行行地址译码和列地址译码。
字线解码和字线驱动电路130的读取行地址译码结果，将使得存储阵列中的M条读取字线RWL0～RWLm之一被驱动。来自位线解码电路140的读取列地址译码结果，将使得输入输出电路140中对应的读取多路复用器将位线检测单元耦合至所述存储阵列的N条读取位线RBL0～RBLn之一。
因此，当读取使能信号REN的上升沿到来时，输入输出电路140中的位线检测单元(未示出)将从耦合至N条读取位线RBL0～RBLn之一处读取所述存储阵列110中的目标存储单元中的存储数据并发送至输出数据锁存器进行锁存并输出至外围设备。
如前所述，双端口静态随机存取存储器可以在外部时钟信号的一个存取周期内同时执行读取操作和写入操作。因此，在同一存取周期内，双端口静态随机存取存储器需要同时根据外围设备处接收写入地址和读取地址，并几乎同时地对写入地址和读取地址进行行地址解码和列地址解码，将从外围设备写入数据写入至存储阵列中，并从存储阵列中读取对应的数据，因而同时需要包括写入操作逻辑和读取操作逻辑在内的两套逻辑操作进行控制，与单端口静态随机存取存储器在外部时钟信号的一个存取周期内仅需要执行写入操作逻辑和读取操作逻辑之一相比，将具有更大的功率和漏电流损耗。
此外，双端口静态随机存取存储器所采用的如图2所示的含有8个晶体管(8T)的存储单元，与单端口静态随机存取存储器所采用的6个晶体管(6T)的存储单元相比，意味着需要占用更大的版图面积。
而且，在执行读取操作时，单端口静态随机存取存储器通过6T存储单元中的位线对来读取数据，而双端口静态随机存取存储器仅通过单独的一条读取位线来读取存储单元中的存储数据，存着着读取速度慢的问题。
因此，虽然双端口静态随机存取存储器在带宽方面具有优势，但同时也存在着版图占用面积、功率和漏电流损耗较大且读取速度较慢的问题。
为解决上述问题，本发明实施例中的混合端口存储器，通过所设置的混合端口中第一地址输入引脚接收用于对存储阵列中的第一存储单元进行行地址和列地址进行寻址的第一地址信号，并通过第二地址输入引脚接收对与第一存储单元同行的第二存储单元进行列地址寻址的第二地址信号，可以以在外部时钟信号的存取周期内，对第一存储单元进行写入操作的同时，对第二存储单元进行读取操作，与双端口静态随机存取存储器相比，可以节约版图占用面积、功率和漏电流损耗，并可以提升读取速度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3示出了本发明实施例中的一种混合端口存储器的结构。请参见图3，一种混合端口存储器，包括存储阵列310和混合端口320。
所述存储阵列310包括M*N的存储单元311、与存储单元的行一一对应设置的字线WL0～WLm、位线对(BL0/BLB0)～(BLn/BLBn)。
在所述存储阵列310中，同行的存储单元311与相同的读取字线WLi耦接，同列的存储单元311j与相同的位线对(BLj、BLBj)耦接。具体而言，第一行的存储单元311分别与第一字线WL0耦接，第二行的存储单元311与第二字线WL1耦接…第M行的存储单元与第M字线WLm耦接；第一列的存储单元311分别与第一位线对BL0、BLB0耦接，第二列的存储单元分别与第二位线对BL1、BLB1耦接，……第N列的存储单元分别与第N位线对WBLn、WBLBn耦接。
混合端口320，包括时钟信号输入引脚(未示出)、多个第一地址输入引脚(未示出)和多个第二地址输入引脚(未示出)，其中：
所述第一地址输入引脚，适于接收第一地址信号A_wr[0；k-1]；所述第一信号A_wr[0；k-1]为用于对存储阵列中的第一存储单元进行行地址和列地址寻址的写入地址信号；
所述第二地址输入引脚，适于接收第二地址信号A_rd[0；N-2]；所述第二信号为用于对存储阵列中与第一存储单元同行不同列的第二存储单元进行列地址寻址的读取地址信号；N表示存储阵列中列数；其中，所述第二地址引脚的数量为(N-1)个。
所述时钟信号输入引脚，适于接收预设的外部时钟信号CLK；其中，所述外部时钟信号CLK的上升沿使得所述第一地址输入引脚上输入的第一地址信号A_wr[0；k-1]被锁存至所述混合端口存储器且起始所述存储阵列中第一存储单元的写入操作；所述外部时钟信号CLK的上升沿还使得第二地址输入引脚上输入的第二地址信号A_rd[0；N-2]被锁存至所述混合端口存储器且起始所述存储阵列中第二存储单元的读取操作。
在具体实施中，所述混合端口还可以包括时钟信号使能引脚、写入使能引脚、读取使能引脚和检测放大使能引脚。其中：
时钟信号使能引脚可以接收时钟使能信号CEN，以使能所述外部时钟信号；
所述写入使能引脚可以接收写入使能信号WEN，以使能所述第一地址信号；
所述读取使能引脚可以接收读取使能信号REN，以使能所述第二地址信号；
所述检测放大使能引脚可以接收检测放大使能信号SAE，以使能检测放大器。
在本发明一实施例中，所述读取使能引脚与所述检测放大使能引脚为同一引脚，也即采用同一使能信号使能所述列地址译码器对第二地址信号进行读取列地址解码，并使能检测放大器。
参见图4，本发明实施例中的存储阵列中的存储单元310可以包括：包括第一反相器(未标示)和第二反相器(未标示)、第一存取NMOS管NM3和第二存取NMOS管NM4。
第一反相器和第二反相器构成锁存器(未标示)。所述锁存器具有第一锁存节点Q和第二锁存节点QB，且第一锁存节点Q和第二锁存节点QB上的数据相反。
第一反相器包括第一PMOS管PM1和第一NMOS管NM1；第二反相器包括第二PMOS管PM2和第二NMOS管NM2。
所述第一PMOS管PM1的栅端与第一NMOS管NM1的栅端及锁存器的第二锁存节点QB耦接，所述第一PMOS管PM1的源端与电源电压VDD耦接，所述第一PMOS管PM1的漏端与第一NMOS管NM1的漏端耦接且作为锁存器的第一锁存节点Q，第一NMOS管NM1的源端与地电压VSS耦接。
所述第二PMOS管PM2的栅端与第二NMOS管NM2的栅端及锁存器的第一锁存节点Q耦接，所述第二PMOS管PM2的源端与电源电压VDD耦接且作为锁存器的第二锁存节点QB，所述第二PMOS管PM1的漏端与第二NMOS管NM1的漏端耦接，第二NMOS管NM1的源端与地电压VSS耦接；
第一存取NMOS管NM3的栅端和第二存取NMOS管NM4的栅端均与字线WL耦接，第一存取NMOS管NM3的源端与所述第一锁存节点Q耦接，第一存取NMOS管NM3的漏端与对应的第一位线BL耦接；第二存取NMOS管NM4的源端与所述第二锁存节点QB耦接，第二存取NMOS管NM4的漏端与对应的第二位线BLB耦接。
当对所述存储单元310执行写入操作时，与第一存取NMOS管NM3和第二存取NMOS管NM4耦接的字线WL被充电至电源电压VDD，第一存取NMOS管NM3和第二存取NMOS管NM4均导通，外围设备发送的写入数据通过对应存储单元310所在列的位线对BL和BLB上分别传输至存储单元的第一锁存节点Q和第二锁存节点QB，从而使得写入数据被写入存储阵列中对应的存储单元310中。
当对所述存储单元310执行读取操作时，与第一存取NMOS管NM3和第二存取NMOS管NM4耦接的字线WL被充电至电源电压VDD，第一存取NMOS管NM3和第二存取NMOS管NM4均导通，第一锁存节点Q和第二锁存节点QB上的数据分别通过第一存取NMOS管NM3和第二存取NMOS管NM4传输至存储阵列对应列的位线对BL和BLB上，通过读取存储阵列对应列的位线对BL和BLB上的差分电压信号，便可以将对应的存储单元中的存储数据读出。
请继续参见图3，在一些实施例中，所述混合端口存储器320还可以包括时序控制电路330、字线解码和字线驱动电路340、位线解码电路350和输入输出电路360。其中，所述时序控制电路330分别与混合端口320、或者所述混合端口320设置与所述时序控制电路330内，所述时序控制电路330还分别与所述字线解码、字线驱动电路340及位线解码电路350耦接，所述位线解码电路350还与所述输入输出电路360耦接。
所述时序控制电路320可以接收所述混合端口发送的外部时钟信号CLK，并基于外部时钟信号CLK，生成用于对所述第一存储单元执行所述写入操作的写入时钟信号WR-CLK和用于对与所述第一存储单元同行不同列的第二存储单元所述读取操作的读取时钟信号RD-CLK，以在外部时钟信号CLK的一存取周期内执行所述写入操作和读取操作。
如前所述，本发明实施例中的混合端口存储器可以在外部时钟信号的一存取周期内同时执行所述第一存储单元的写入操作和所述第二存储单元的读取操作。请参见图5，因写入操作的速度慢于读取操作，故所述时序控制电路320所生成的写入时钟信号WR-CLK的上升沿先于读取时钟信号RD-CLK的上升沿到来，且写入时钟信号WR-CLK的下降沿于读取时钟信号RD-CLK的下降沿到来之后到达。换言之，读取时钟信号RD-CLK的周期位于写入时钟信号WR-CLK周期内，在所述第一存储单元的写入操作周期内执行所述第二存储单元的读取操作。
当在外部时钟信号CLK的存取周期内执行所述写入操作和读取操作时，所述写入时钟信号WR-CLK的上升先到来。所述时序控制电路320先将混合端口320的第一地址输入引脚接收到的第一地址信号分别发送至所述字线解码和字线驱动电路330和位线解码电路340对存储阵列中的第一存储单元进行行地址寻址和列地址寻址。之后，所述时序控制电路320再将第二地址输入引脚接收到的第二地址信号发送至位线解码电路340对第二存储单元的进行列地址寻址。
请继续参见图3，本发明一实施例中，所述字线解码和字线驱动电路330可以包括字线解码单元331和字线驱动单元332。其中，当接收所述时序控制电路320发送的第一地址信号时，所述字线解码单元331可以将时序控制电路输出的写入地址进行行地址解码，确定所述写入地址对应的第一存储单元所在的行的信息并发送至所述字线驱动单元332。所述字线驱动单元332可以接收所述字线解码单元331对所述写入地址的行地址译码结果，并根据所述行地址译码结果，将与所述存储阵列对应行耦接的字线充电至电源电压VDD。
所述位线解码电路340可以首先对所述时序控制电路输出320的第一地址信号进行写入列地址解码，并将对应的写入列地址解码结果发送至所述输入输出电路360。之后，所述位线解码电路340再将所述时序控制电路输出320的第二地址信号进行读取列地址解码，并将对应的读取列地址解码结果发送至所述输入输出电路360。
请继续参见图3，本发明实施例中，所述输入输出电路360包括输入数据锁存器361、写入驱动器362及与所述存储阵列的列一一对应设备的写入列多路复用器363、与所述存储阵列的列一一对应设备的读取列多路复用器364、检测放大器365、输出数据锁存器366和位线预充电电路367。
当接收到所述位线解码电路340发送的写入列地址解码结果，即写入选择信号时，对应列的写入多路复用器363将写入驱动器363的两个输出节点分别耦合至写入选择信号所指示的所述存储阵列中对应列的位线对BL和BLB。当写入使能时，存储阵列中对应行的字线WL被字线解码和字线驱动电路330驱动至电源电压VDD时，存储阵列中对应行的存储单元的第一存取NMOS管NM3和第二存取NMOS管NM4均导通，写入驱动器362将写入数据依次通过存储阵列中对应列的位线对BL和BLB上和第一存取NMOS管NM3和第二存取NMOS管NM4分别传输至存储阵列中的对应的第一存储单元中进行存储。
位线预充电电路367可以在时序控制电路330输出的预充电控制信号的控制下，在执行读取操作之前将存储阵列310中的所有存储单元的位线对均预充电至电源电压VDD。
之后，当读取使能时，所述位线解码电路340发送的读取列地址解码结果，即读取选择信号，使得对应列的读取列多路复用器364将读取选择信号所指示的所述存储阵列中对应列的位线对BL和BLB耦合至所述检测放大器365。当存储阵列中对应行的字线WL被字线解码和字线驱动电路330驱动至电源电压VDD时，存储阵列中的对应的第二存储单元中的第一锁存节点Q和第二锁存节点QB上的数据通过第一存取NMOS管NM3和第二存取NMOS管NM4传输至对应的位线对BL和BLB上，所述检测放大器365通过读取对应的位线对BL和BLB上的差分电压信号，读取所述第二存储单元中的存储数据，并将所读取的存储数据再通过输出数据缓存器366发送至外围设备。
通过上述的描述可知，本发明实施例中的混合端口存储器仅需在单端口随机存取存储器单端口的基础上，增设用于对写入地址对应的第一存储单元同行不同列的第二存储单元进行列地址寻址的第二地址信号，便可以在外部时钟信号的每个存取周期内，同时执行写入操作和读取操作。
参见图6，本发明实施例中的混合端口存储器在版图面积、性能及功率和漏电流方面与单端口随机存取存取器相当。换言之，本发明实施例中的混合端口存储器与双端口随机存取存取器相比，可以节约版图面积及功率和漏电流损耗，并可以提高存储器的性能。
相应地，本发明实施例还提供了一种混合端口存储器的工作方法。
图7示出了本发明实施例中的一种混合端口存储器的工作方法的流程示意图。请参见图7，本发明实施例中的混合端口存储器的工作方法，具体可以包括如下的步骤：
步骤701：接收第一地址信号和第二地址信号；所述第一地址信号包括所述第一存储单元的行地址和列地址的信息；所述第二地址信号包括所述第二存储单元的列地址的信息；
步骤702：对所述第一地址信号对应的第一存储单元执行写入操作；
步骤703：当所述第一存储单元执行写入操作时，对第二地址信号对应的第二存储单元执行读取操作；所述第一存储单元与所述第二存储单元同行不同列。
本发明实施例中的混合端口存储器的工作方法请参见前述部分的详细介绍，不再赘述。
上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本申请之后的修改中作为新的权利要求包括。
本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器等来实现。
在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种混合端口存储器，其特征在于，包括：
存储阵列，包括多行多列的存储单元；同行的存储单元与相同的字线耦接，同列的存储单元与相同的位线对耦接；
混合端口，包括时钟信号输入引脚、多个第一地址输入引脚和多个第二地址输入引脚；其中：
所述第一地址输入引脚，适于接收第一地址信号；
所述第二地址输入引脚，适于接收第二地址信号；
所述时钟信号输入引脚，适于接收预设的外部时钟信号；其中，所述外部时钟信号的上升沿使得所述第一地址输入引脚上输入的第一地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第一存储单元的写入操作；所述外部时钟信号的上升沿还使得第二地址输入引脚上输入的第二地址信号被锁存至所述混合端口存储器且起始所述存储阵列中第二存储单元的读取操作；所述第二存储单元与所述第一存储单元同行不同列。
2.根据权利要求1所述的混合端口存储器，其特征在于，所述第一地址信号包括所述第一存储单元的行地址和列地址的信息，所述第二地址信号包括所述第二存储单元的列地址的信息。
3.根据权利要求1所述的混合端口存储器，其特征在于，还包括；
时序控制电路，适于接收第一地址信号和第二地址信号，并基于外部时钟信号，生成对应的写入时钟信号和读取时钟信号对所述读取操作和写入操作进行控制；
字线解码和字线驱动电路，适于对所述第一地址信号进行解码得到对应的行地址的信号，并驱动所述存储阵列对应行的字线；
位线解码电路，适于分别对所述第一地址和第二地址分别进行列地址解码，生成对应的第一列地址译码信号和第二列地址译码信号并发送至所述输入输出电路；
输入输出电路，适于在所述时序控制电路的控制下，将从外围设备接收的写入数据驱动至第一列地址译码信号对应的第一存储单元；读取所述第二列地址译码信号对应的第二存储单元中的存储数据并发送至所述外围设备。
4.根据权利要求3所述的混合端口存储器，其特征在于，所述第一列地址译码信号为写入选择信号，第二列地址译码信号为读取选择信号。
5.根据权利要求4所述的混合端口存储器，其特征在于，所述输入输出电路包括写入数据锁存器、分别与所述存储阵列的列一一对应设置的多个写入多路复用器和多个读取多路复用器、写入驱动器、检测放大器和输出数据锁存器；
所述写入数据锁存器，适于将从外围设备接收的写入数据进行锁存并发送至所述写入驱动器；
所述写入多路复用器，适于在接收到所述写入选择信号时，将对应列的位线对耦合至所述写入驱动器；
所述写入驱动器，适于将从所述写入数据锁存器处接收的写入数据驱动至所述写入地址对应的第一存储单元的位线对上，以写入所述第一存储单元；所述读取多路复用器，适于在接收到所述读取选择信号时，将存储阵列对应列的位线对耦合至所述检测放大器；
所述检测放大器，适于通过读取耦合至的存储阵列对应列的位线对，读取所述第二地址对应的第二存储单元中存储的数据；
所述输出数据锁存器，适于将所述检测放大器发送的读取数据进行锁存并输出至所述外围设备。
6.根据权利要求4所述的混合端口存储器，其特征在于，所述写入时钟信号的上升沿先于所述读取时钟信号的上升沿到达，且所述写入时钟信号的下降沿晚于所述读取时钟信号的下降沿到达；
所述位线解码电路，适于在对所述第一地址进行列地址解码并生成所述写入选择信号之后，对所述第二地址进行列地址解码并生成所述读取选择信号。
7.根据权利要求1-6任一项所述的混合端口存储器，其特征在于，所述混合端口还包括：读取使能引脚，适于接收第二地址使能信号，以使得位线解码电路对所述第二地址进行解码并生成对应的读取选择信号。
8.根据权利要求7所述的混合端口存储器，其特征在于，所述混合端口还包括：检测放大器使能引脚，适于接收检测放大使能信号，以使能所述检测放大器。
9.根据权利要求8所述的混合端口存储器，其特征在于，所述检测放大器使能引脚与所述读取使能引脚为同一信号引脚，且所述检测放大使能信号与所述第二地址使能信号相同。
10.根据权利要求1所述的混合端口存储器，其特征在于，所述混合端口还包括：时钟信号使能引脚，适于接收时钟使能信号，以使能所述外部时钟信号。
11.根据权利要求1所述的混合端口存储器，其特征在于，所述混合端口还包括：所述写入使能引脚，适于接收写入使能信号，以使能所述第一地址信号。
12.根据权利要求1所述的混合端口存储器，其特征在于，所述第二地址引脚的数量为(N-1)个；N表示所述存储阵列的列数且为大于或等于2的整数。
13.根据权利要求1所述的混合端口存储器，其特征在于，所述存储单元为6T静态随机存储单元。
14.一种混合端口存储器的工作方法，其特征在于，包括：
接收第一地址信号和第二地址信号；
对所述第一地址信号对应的第一存储单元执行写入操作；
当所述第一存储单元执行写入操作时，对第二地址信号对应的第二存储单元执行读取操作；所述第一存储单元与所述第二存储单元同行不同列。
15.根据权利要求14所述的混合端口存储器的工作方法，其特征在于，所述第一地址信号包括所述第一存储单元的行地址和列地址的信息；所述第二地址信号包括所述第二存储单元的列地址的信息。
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