CN103617808A - 一种sram的读取、缓存电路和方法 - Google Patents

Abstract

本发明提供了一种SRAM的读取、缓存电路，该结构包括：可控缓存装置，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第五NMOS管组成；读取电路，由第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管组成。与此相应的，本发明还提供了一种SRAM的读取、缓存方法。与现有技术相比，采用本发明提供的技术方案具有如下优点：通过同时实现对数据的读取和锁存的方法，减少了版图面积，简化了电路结构，降低了成本。

Description

一种SRAM的读取、缓存电路和方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种SRAM的读取、缓存电路和方法。

背景技术

闪存（Flash Memory）是一种长寿命的非易失性（在断电情况下仍能保持所存储的数据信息）的存储器。由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS（基本输入输出程序）、PDA（个人数字助理）、数码相机中保存资料等。NOR Flash和NAND Flash是现在市场上两种主要的非易失闪存技术。在Nor Flash存储器芯片的应用中，需要实现对页缓存存储器SRAM的读取，同时锁存读出的数据。

SRAM单元一般包括单元阵列和外围电路两部分，其中单元阵列是SRAM单元的核心，其由SRAM存储单元按照行和列排列而成；而外围电路包括输入输出电路、时序产生电路、行译码电路以及放大读出电路等。其中放大读出电路将指定单元中的存储数据进行采样放大后，再将其传送至输出缓冲器中。

传统的放大读出电路普遍采用电流灵敏放大器结构读取，同时额外增加缓存电路存储读出的数据。采用这种电流灵敏放大器结构和额外增加缓存电路方式，需要耗费较大电路的版图面积，增加成本。

因此，希望提出一种新的SRAM放大读出电路，来减小版图面积，降低制造成本。

发明内容

本发明提供了一种可以解决上述问题的SRAM的读取、缓存电路，包括以下结构：

可控缓存装置，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第五NMOS管组成；

读取电路，由第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管组成。

与此相应的，本发明还提供了一种SRAM的读取、缓存方法，其特征为：当进行读取操作时，将选择信号端口SAEN置高电平。

与现有技术相比，采用本发明提供的技术方案具有如下优点：通过同时实现对数据的读取和锁存的方法，减少了版图面积，简化了电路结构，降低了成本。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的实施例的SRAM的读取、缓存电路的结构图；

图2为根据本发明的另一个实施例的SRAM的读取、缓存电路的结构图；

图3为根据本发明的实施例读取“1”的时序图；

图4为根据本发明的实施例读取“0”的时序图。

具体实施方式

下面详细描述本发明的实施例。

所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。

根据本发明的一个方面，提供了一种SRAM的读取、缓存电路结构。下面，将结合图2至图4通过本发明的一个实施例对图1的电路结构进行具体描述。如图1所示，本发明所提供的电路结构包括以下结构。

可控缓存装置，其至少包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2和第五NMOS管N5，其中第一PMOS管P1和第二PMOS管P2的源极接在电源端口；第一PMOS管P1和第二PMOS管P2的漏极分别与第一NMOS管N1和第二NMOS管N2的漏极相连；第一PMOS管P1和第二PMOS管P2的栅极分别与第一NMOS管N1和第二NMOS管N2的栅极相连；同时，第一PMOS管P1和第一NMOS管N1的栅极与第二PMOS管P2和第二NMOS管N2的漏极相连；第二PMOS管P2和第二NMOS管N2的栅极与第一PMOS管P1和第一NMOS管N1的漏极相连；第一NMOS管N1和第二NMOS管N2的源极与第五NMOS管N5的漏极相连；第五NMOS管N5的源极接地；第五NMOS管N5的栅极通过一个反相器接到选择信号端口SAEN上。

读取电路，其至少包括第一PMOS管P1、第二PMOS管P2、第三NMOS管N3、第四NMOS管N4、第六NMOS管N6和第七NMOS管N7，其中第一PMOS管P1的漏极和第二PMOS管P2的栅极与第三NMOS管N3的漏极相连；第三NMOS管N3的源极与第四NMOS管N4的漏极相连；第三NMOS管N3的栅极接在第一输出端BL上；第四NMOS管N4的栅极接在选择信号端口SAEN上；第四NMOS管N4的源极接地；第一PMOS管P1的栅极和第二PMOS管P2的漏极与第七NMOS管N7的漏极相连；第七NMOS管N7的栅极接在第二输出端BLb上；第七NMOS管N7的源极与第六NMOS管N6的漏极相连；第六NMOS管N6的栅极接在选择信号端口SAEN上；第六NMOS管N6的源极接地。

在另一个实施例中，为了增加读取速度，还可以增加第三PMOS管P3、和第四PMOS管P4，如图2所示，第三PMOS管P3的源极接在电源端口，栅极接在第一输出端BL上，漏极与第三NMOS管N3的漏极相连；第四PMOS管P4的源极接在电源端口，栅极接在第二输出端BLb上，漏极与第七NMOS管N7的漏极相连。增加P3和P4可以增加读取速度，但增加两个PMOS管会相应的增加电路的面积，继而增加成本。本领域人员可根据需要，决定是否采用此实施例的电路结构。

与此相应的，本发明还提供了一种SRAM的读取、缓存方法，参考图3和图4，该方法包括：

读取“1”时，选择信号端口SAEN信号首先被置为高电平，从而第五NMOS管N5被关闭，第四和第六NMOS管N4和N6被打开，由于N5被关闭，第二PMOS管P2和第二NMOS管N2的漏极之间的节点D、第一PMOS管P1和第一NMOS管N1漏极之间的节点DB处于浮动状态，D、DB上的电荷短时间保持现状。这时如图3所示，BL电位会被SRAM慢慢拉高，BLb电压会被拉低，随着BL电位的提高，N3管被慢慢打开，这样DB节点的电荷通过N3和N4被泄放，DB节点的电位最后变成0,随着DB电位的降低，P2管被逐渐的打开，D节点被充电，最后D节点电位上升到VCC。当SAEN信号被置低后，此时N5管被打开，N4、N6被关闭，A点信号通过N5管接地，P1、P2、N2和N1组成一个数据缓存装置，读出的“1”被锁存。

读取“0”时，SAEN被信号置为高电平，从而NMOS管N5被关闭，第四和第六NMOS管N4和N6被打开，由于N5被关闭，D、DB节点处于浮动状态，D、DB上的电荷短时间保持现状。这时如图4所示，BL电位会被SRAM慢慢拉低，BLb电压会被拉高，随着BLb电位的提高，N7管被慢慢打开，这样D节点的电荷通过N7和N6被泄放，D节点的电位最后变成0,随着D电位的降低，P1管被逐渐的打开，DB节点被充电，最后DB节点电位上升到VCC。随着SAEN信号被置低，N5管被打开，N4、N6被关闭，A点信号通过N5管接地，P1、P2、N2和N1组成一个数据缓存装置，读出的“0”被锁存。

与现有技术相比，本发明具有以下优点：通过同时实现对数据的读取和锁存的方法，减少了版图面积，简化了电路结构，降低了成本。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (5)

1.一种SRAM的读取、缓存电路结构，该结构包括：

可控缓存装置，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第一NMOS管（N1）、第二NMOS管（N2）和第五NMOS管（N5），其中第一PMOS管（P1）和第二PMOS管（P2）的源极接在电源端口；第一PMOS管（P1）和第二PMOS管（P2）的漏极分别与第一NMOS管（N1）和第二NMOS管（N2）的漏极相连；第一PMOS管（P1）和第二PMOS管（P2）的栅极分别与第一NMOS管（N1）和第二NMOS管（N2）的栅极相连；同时，第一PMOS管（P1）和第一NMOS管（N1）的栅极与第二PMOS管（P2）和第二NMOS管（N2）的漏极相连；第二PMOS管（P2）和第二NMOS管（N2）的栅极与第一PMOS管（P1）和第一NMOS管（N1）的漏极相连；第一NMOS管（N1）和第二NMOS管（N2）的源极与第五NMOS管（N5）的漏极相连；第五NMOS管（N5）的源极接地；第五NMOS管（N5）的栅极通过一个反相器接到选择信号端口（SAEN）上；

读取电路，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第三NMOS管（N3）、第四NMOS管（N4）、第六NMOS管（N6）和第七NMOS管（N7），其中第一PMOS管（P1）的漏极和第二PMOS管（P2）的栅极与第三NMOS管（N3）的漏极相连；第三NMOS管（N3）的源极与第四NMOS管（N4）的漏极相连；第三NMOS管（N3）的栅极接在第一输出端（BL）上；第四NMOS管（N4）的栅极接在选择信号端口（SAEN）上；第四NMOS管（N4）的源极接地；第一PMOS管（P1）的栅极和第二PMOS管（P2）的漏极与第七NMOS管（N7）的漏极相连；第七NMOS管（N7）的栅极接在第二输出端（BLb）上；第七NMOS管（N7）的源极与第六NMOS管（N6）的漏极相连；第六NMOS管（N6）的栅极接在选择信号端口（SAEN）上；第六NMOS管（N6）的源极接地。

2.根据权利要求1所述的电路结构，其中，所述读取电路还包括第三PMOS管（P3）和第四PMOS管（P4），其特征为，第三PMOS管（P3）的源极接在电源端口，栅极接在第一输出端BL上，漏极与第三NMOS管（N3）的漏极相连；第四PMOS管（P4）的源极接在电源端口，栅极接在第二输出端（BLb）上，漏极与第七NMOS管（N7）的漏极相连。

3.一种基于权利要求1或2所述电路结构的SRAM的读取、缓存方法，其特征为：

当进行读取操作时，将选择信号端口（SAEN）置高电平。

4.根据权利要求3所述电路结构的SRAM的读取、缓存方法，其特征为：

读取“0”时，将选择信号端口（SAEN）置为高电平，从而第五NMOS管（N5）被关闭，第四和第六NMOS管（N4、N6）被打开，使得第一PMOS管（P1）与第一NMOS管（N1）之间的第一节点（DB）以及第二PMOS管（P2）与第二NMOS管（N2）之间的第二节点（D）处于浮动状态，其上的电荷短时间保持现状；

随着第一输出端（BL）电位会被SRAM慢慢拉低，第二输出端（BLb）电压会被拉高，随着第二输出端（BLb）电位的提高，第七NMOS管（N7）被打开，所述第二节点（D）的电荷通过第七NMOS管（N7）和第六NMOS管（N6）被泄放，所述第二节点（D）的电位最后变成0；

随着所述第二节点（D）电位的降低，第一PMOS管（P1）被逐渐的打开，所述第一节点（DB）被充电，使得所述第一节点（DB）电位上升到高电平；

随着选择信号端口（SAEN）被置低，所述第五NMOS管（N5）被打开，第四和第六NMOS管（N4、N6）被关闭，第一NMOS管（N1）的源极与第二NMOS管（N2）的源极之间的第三节点（A）通过第五NMOS管（N5）接地，使得读出的“0”被锁存。

5.根据权利要求3所述电路结构的SRAM的读取、缓存方法，其特征为：

读取“1”时，将选择信号端口（SAEN）置为高电平，从而第五NMOS管（N5）被关闭，第四和第六NMOS管（N4、N6）被打开，使得第一PMOS管（P1）与第一NMOS管（N1）之间的第一节点（DB）以及第二PMOS管（P2）与第二NMOS管（N2）之间的第二节点（D）处于浮动状态，其上的电荷短时间保持现状；

随着第一输出端（BL）电位被SRAM慢慢拉高，第二输出端（BLb）电压会被拉低，随着第一输出端（BL）电位的提高，第三NMOS管（N3）被打开，所述第一节点（DB）的电荷通过第三NMOS管（N3）和第四NMOS管（N4）被泄放，所述第一节点（DB）的电位最后变成0；

随着所述第一节点（DB）电位的降低，第二PMOS管（P2）被逐渐的打开，所述第二节点（D）被充电，使得所述第二节点（D）电位上升到高电平；

随着选择信号端口（SAEN）被置低，所述第五NMOS管（N5）被打开，第四和第六NMOS管（N4、N6）被关闭，第一NMOS管（N1）的源极与第二NMOS管（N2）的源极之间的第三节点（A）通过第五NMOS管（N5）接地，使得读出的“1”被锁存。

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