CN1116683C - 读出放大器电路 - Google Patents

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Abstract

读出放大器电路，用由2个CMOS反相器构成的锁存器电路，与该锁存器并接的NMOS管对和与它们串接的电流源构成读出电路。用上述MOS管对放大输入信号对之间的微小电位差，再用锁存器电路的反相器放大该已被放大了的差信号并得到输出信号。由于用两级放大输入信号的微小电位差，而且可用电流源、NMOS管对或CMOS反相器这两级的串接构成，故可以缩短从输入信号之后到输出变化为止所需的延迟时间。

Description

读出放大器电路
技术领域
本发明涉及具有放大微弱信号的差分放大器的半导体集成电路，说得更详细一点的话，涉及用于静态RAM(随机存取存储器)合适的读出放大器的电路构成。
背景技术
以往，作为这种读出放大器，人们知道示于图3的那种电路构成的读出放大器。在图3中，参照标号CDB02，CDT02，SAEQB02和SACM02分别表示来自读出放大器外部的输入信号，STB02和STT02表示输出信号的取出节点，VCC表示电源电压，GND表示接地电位。
分别把输入信号CDB02输入至NMOS晶体管MN203的栅极。把输入信号CDT02输入至NMOS晶体管MN204的栅极，把输入信号SAEQB02输往PMOS晶体管MP201，MP202，MP203，MP206，MP207和MP208的各自的栅极，而把输入信号SACM02输往NMOS晶体管MN205的栅极。电源电压VCC分别连到PMOS晶体管MP201，MP202，MP204，MP205，MP206和MP207的源极上。节点STT02连接到已把漏极彼此之间连接起来的PMOS晶体管MP205和NMOS晶体管MN202的漏极连接点，和已把栅极彼此之间连接起来的PMOS晶体管MP204和NMOS晶体管MN201的栅极连接点，以及PMOS晶体管MP201的漏极上。
PMOS晶体管MP203的漏极和源极连接在PMOS晶体管MP204与MP205的栅极之间。此外，节点STB02连接于已把漏极彼此间连起来的PMOS晶体管MP204和NMOS晶体管MN201的漏极连接点与已把栅极彼此间连起来的PMOS晶体管MP205和NMOS晶体管MN202的栅极连接点以及PMOS晶体管MP202的漏极上。还有，PMOS晶体管MP206的漏极连到NMOS晶体管MN203的漏极上，PMOS晶体管MP207的漏极连到NMOS晶体管MN204的漏极上。
PMOS晶体管MP208的漏极和源极连接于NMOS晶体管MN203和MN204的漏极之间。还有，已把源极彼此间连起来的NMOS晶体管MN203和MN204的各个漏极已分别连到NMOS晶体管MN201和MN202的源极上。源极接地的NMOS晶体管MN205的漏极连到NMOS晶体管MN203和MN204的源极连接点上的同时，在栅极上还输入信号SACM02。
在已形成于这样地被连接的同一半导体芯片上的电路中，NMOS晶体管MN205将变成电流源，并用已连到该电流源上的一对NMOS晶体管MN203和MN204构成差分电路。另外，用PMOS晶体管MP204和NMOS晶体管MN201构成一个反相器，用PMOS晶体管MP205和NMOS晶体管MN202构成另一个反相器，而现有的读出放大器则把由这些反相器构成的锁存器电路和上述差分电路及电流源串接起来形成3级构造。
该读出放大器，通常输入信号SAEQB02时电位为“LOW(低)”，节点STB02和STT02用PMOS晶体管MP203和MP208使之均衡并复位于与电源电压VCC相同的电位。同时，使激活信号SACM02为“LOW”，把读出放大器先置成非激活状态。
在图4中示出了该现有读出放大器的动作波形。当在输入信号CDT02与CDB02之间产生了微小的电位差时，比如说，在输入信号CDT02为电压VCC，输入信号CDB02为电压VCC-V1(V1＜VCC)而产生了电位差时，先使输入信号SAEQB02为“High(高)”，其次使输入信号SACM02为“High”。结果使I1-I2(I1＞I2)的电流流入NMOS晶体管MN203，使I1的电流流入NMOS晶体管MN204。
另外，由于节点STB02与STT02已被复位为电压VCC，故电流I1将流向NMOS晶体管MN202，电流I1-I2将流向NMOS晶体管MN201。结果是在节点STB02与STT02之间将产生很小的电位差(STB02的电位＜STT02的电位)。该电位差用串联连接的锁存器电路即由PMOS晶体管MP204与MP205，NMOS晶体管MN201与MN202构成的锁存器电路放大，进一步放大节点STB02与STT02间的电位差。
这样一来，当在信号CDT02与CDB02之间产生了微小电位差的时候，使信号SACM02变“High”激活读出放大器，并解除复位信号SAEQB02。结果，电流将流入输入信号CDT02和CDB02的NMOS晶体管MN203和MN204中去。NMOS晶体管MN203与MN204的栅极电位的电位不同，与该电位差相对应的电流将流入NMOS晶体管MN203和MN204。相应于该电流差，改变串联连结的锁存器电路，就得到了使输入到节点STB02与STT02上的输入信号CDT02和CDB02的电位放大后的输出。
另外，关于具有这种构成的读出放大器，比如说已登载于1992Symposium on VLSI Circuit Digest of Technical papers，pp.28-29上。
此外，美国专利公报4504748号公报的图6中公开了另一种读出放大器。
再有，在特开平5-298887号公报的图12中公开了一种读出放大器。该读出放大器在从DRAM存储单元一侧已输出了数据时，读出放大器一侧的均衡将变成截止，并通过已设于锁存器电路的前一级上的源极共连的PMOS晶体管P1和P2输入数据并进行动作。
但是，如果根据上述图3所示的现有的读出放大器，由于其构成是使差分电路与锁存器电路串联连接，故动作时的节点STB02或STT02的抽出电流通过NMOS晶体管MN201和MN203或MN202和MN204抽出。因此，若再加本身为电流源的NMOS晶体管MN205，则结果变成为通过3级的NMOS晶体管，故电阻将变高，要花很多的时间才能使节点STB02或STT02的输出变化。例如，若以在应用了以读出周期为66MHz进行动作的静态RAM的超高速缓存中应用了上述现有的读出放大器的情况为例，则需要约2.0ns的时间。为此，如要实现超过100MHz这样的高速的超高速缓存，就希望可在延迟1.5ns以下进行高速动作的读出放大器。
另外，上述的现有的另一种读出放大器，由于没有使用应用了CMOS反相器的锁存器电路，故有着输出电压振幅小，且向下一级的信号传送变慢的缺点。
还有，在上述的再一种读出放大器中，用已设于锁存器电路的前一级上的共源极连接的PMOS晶体管P1和P2构成的读出放大器的输入部分，没有把共用的电流源连接到PMOS晶体管P1和P2上，没有形成差分输入构成。为此，除了对输入电压振幅的容限小之外，放大倍数不可能作得大，不能高速地放大输出来自存储单元的数据。
另一方面，一般说，由于存储器所用的读出放大器的数目非常大，在整个芯片中所占比例大(例如，在1M的超高速缓存中占5％)故还希望实现上述所示的那种延迟时间的高速化而不伴之以消耗电流的增加，还希望减少构成读出放大器的晶体管的个数以减小芯片面积。
发明内容
因此，本发明的目的是：提供一种能使读出放大器激活，且具有可以缩短从解除复位信号SAEQB02之后到读出放大器输出变化为止的延迟时间的读出放大器的半导体集成电路。
本发明的另一个目的是：提供一种具有可以缩短上述延迟时间而不增加消耗电流，和可以借助于减少构成器件的数目以缩小芯片面积的读出放大器的半导体集成电路。
为了实现上述目的，本发明的半导体集成电路的特征是由差分放大电路，电流源和锁存器电路构成，而且使上述锁存器电路与上述电流源串接。上述差分放大电路由对第1输入信号和第2输入信号之间的电位差进行放大的一对源极彼此间连在一起的第1和第2NMOS晶体管，即若用图1来说的话由对输入信号CDB01和CDT01之间的电位差进行放大的一对源极已彼此连在一起的NMOS晶体管MN101和MN102构成。上述电流源已连接于上述第1和第2NMOS晶体管的源极上。上述锁存器电路由已连到以与上述第2输入信号对应的差分放大电路的输出为输入的第1电源线即连接电源电压VCC上的第1CMOS反相器，和已连接到以与上述第1输入信号对应的差分放大电路的输出为输入的第1电源线上的第2CMOS反相器构成，而且，把上述第1CMOS反相器的输出连到第2CMOS反相器的输入上，同时把上述第2CMOS反相器的输出连接到上述第1CMOS反相器的输入上。
在这种情况下，只要使得上述第1CMOS反相器由其源极已连接到第1电源线上的第1PMOS晶体管，即用图1来说的话由PMOS晶体管MP104和漏极已连接到该第1PMOS晶体管的漏极上的第3NMOS晶体管即NMOS晶体管MN103构成；上述第2CMOS反相器由其源极已连到第1电源线上的第2PMOS晶体管即PMOS晶体管MP105和漏极已连接到该第2PMOS晶体管的漏极上的第4NMOS晶体管即NMOS晶体管MN104构成；上述电流源由其源极被连到第2电源线即接地电位GND上，第3输入信号即信号SACM01被连接到栅极、其漏极也可以由已连到上述第1和第2NMOS晶体管的源极上的第5晶体管即NMOS晶体管MN105构成。
另外，如果再设有其漏极连到上述第1PMOS晶体管的栅极，上述第3NMOS晶体管的栅极，上述第2PMOS晶体管的漏极，上述第2和第4NMOS晶体管的漏极上的第3PMOS晶体管即如用图1所说为PMOS晶体管MP101；其漏极连到上述第2PMOS晶体管的栅极，上述第4NMOS晶体管的栅极，上述第1PMOS晶体管的漏极和上述第2、第3NMOS晶体管的漏极上的第4PMOS晶体管即PMOS晶体管MP102；其漏极与源极连在上述第1PMOS晶体管的栅极和上述第2PMOS晶体管的栅极之间的第5PMOS晶体管即PMOS晶体管MP103，同时如果使得把第4输入信号即信号SAEQB01输入到上述第3、第4和第5PMOS晶体管的各栅极上去那样构成则正好合适。
再有，还可以作成为在上述差分放大电路的上述第1NMOS晶体管与上述电流源之间再设以串联连结的第6NMOS晶体管和在上述差分放大电路的第2NMOS晶体管与上述电流源之间串联连结的第7晶体管，即用图6来说的话在NMOS晶体管MN101与电流源MN105之间串接一个NMOS晶体管MN106，在NMOS晶体管MN102与电流源MN105之间串接一个NMOS晶体管MN107，同时，使第5输入信号即上述锁存器电路的上述第2CMOS反相器的输出信号输入到上述第6NMOS晶体管的栅极上去，使上述锁存器电路的上述第1CMOS反相器的输出信号输入到上述第7NMOS晶体管的栅极上去。
另外，如果这样构成正好合适，即；再设置其源极和漏极已连在上述第6NMOS晶体管的漏极与上述第7NMOS晶体管的漏极之间的第6PMOS晶体管，即用图6来说的话，再设置其源极和漏极已连到NMOS晶体管MN106的漏极与NMOS晶体管MN107的漏极之间的PMOS晶体管MP106；同时，使上述第4输入信号即信号SAEQB01输入往上述第6PMOS晶体管的栅极。
附图说明
结合附图参看说明，将会了解到本发明上边说过的和更进一步的目的和特征。
图1是示出了本发明的半导体集成电路的第1实施例的读出放大器的电路构成图。
图2是图1中所示的读出放大器的动作波形图。
图3是现有的读出放大器的电路构成图。
图4是图3中所示的现有的读出放大器的动作波形图。
图5是图1所示的读出放大器的动作波形图。
图6是示出了本发明的半导体集成电路的第2实施例的读出放大器的电路构成图。
图7是图6所示的读出放大器的动作波形图。
图8是示出了本发明的半导体集成电路的第3实施例的读出放大器的电路构成图。
图9是示出了本发明的半导体集成电路的第4实施例的读出放大器的电路构成图。
图10是图8和图9所示的读出放大器的动作波形图。
图11是示出了本发明的半导体集成电路的第5实施例的读出放大器的电路构成图。
图12是示出了本发明的半导体集成电路的第6实施例的读出放大器的电路构成图。
图13是图11和图12所示的读出放大器的动作波形图。
图14是图11和图12所示的读出放大器的动作波形图。
具体实施方式
以下用附图对本发明的半导体集成电路的优选的实施例进行说明。
图1是表示本发明的半导体集成电路的第1实施例的读出放大器的电路构成图。在图1中，参照标号CDB01，CDT01，SAEQB01和SACM01表示来自读出放大器外部的输入信号，STB01和STT01表示输出信号的取出节点，VCC为电源电压，GND表示接地电压。
输入信号CDB01输入往NMOS晶体管MN101的栅极。输入信号CDT01被输入到NMOS晶体管MN102的栅极，输入信号SAEQB01被输入到PMOS晶体管MP101，MP102和MP103的各自的栅极，而输入信号SACM01则被输入到NMOS晶体管MN105的栅极。电源电压VCC被连到PMOS晶体管MP101，MP102，MP104和MP105的各自的栅极。节点STT01与已把其漏极彼此连接了起来的PMOS晶体管MP105和NMOS晶体管MN104的漏极连接点和已把栅极彼此间连接了起来的PMOS晶体管MP104和NMOS晶体管MN103的栅极连接点及PMOS晶体管MP101的漏极连接起来。
PMOS晶体管MP103的漏极和源极连接于PMOS晶体管MP104的栅极与MP105的栅极之间。另外，节点STB01连接于已把源极彼此间连在一起的PMOS晶体管MP104与NMOS晶体管MN103的漏极连接点和已把栅极彼此间连在了一起的PMOS晶体管MP105与NMOS晶体管MN104的栅极连接点及PMOS晶体管MP102的漏极上。再有，NMOS晶体管MN101的漏极连接到NMOS晶体管MN103与PMOS晶体管MP104的漏极连接点和NMOS晶体管MN104与PMOS晶体管MP105的栅极连接点上。
此外，NMOS晶体管MN102的漏极连到NMOS晶体管MN104与PMOS晶体管MP105的漏极连接点和NMOS晶体管MN103与PMOS晶体管MP104的栅极连接点上。源极接地的NMOS晶体管MN105的漏极连到NMOS晶体管MN101，MN102，MN103和MN104的源极连接点上。
本实施例的读出放大器由下述部分构成：锁存器电路，由用上述那样构成的PMOS晶体管MP104与NMOS晶体管MN103形成的CMOS反相器和由MP105与MN104形成的CMOS反相器构成；差分放大电路，由与该锁存器电路的NMOS晶体管MN103并联连接的NMOS晶体管MN101及与NMOS晶体管MN104并联连接的NMOS晶体管MN102构成；NMOS晶体管MN105，它将形成与NMOS晶体管MN101，MN102，MN103和MN104串联连接起来的电流源。
在该读出放大器中，NMOS晶体管MN101和MN102使输入信号CDT01与CDB01之间的微小的电位差放大，变化节点STB01与STT01的电位。当节点STB01与STT01变化时，NMOS晶体管MN103与MN104进一步放大这一变化。若作成为这样的构成，由于可以把输入信号CDT01与CDB01之间的微小的电位差用2级进行放大，而且可把电流源MN105与NMOS晶体管MN101和MN103或NMOS晶体管MN102和MN104这两级的串联连接构成。故可以缩短节点STB01与STT01的输出进行变化前的延迟时间。
图2是图1所示的电路构成的读出放大器的动作波形图。通常，信号SACM01和SAEQB01为“Low”，且节点STB01和STT01被复位为VCC。在输入信号CDT01与CDB01之间已产生了微小电位差时，比如说，输入信号CDT01变为电压VCC，输入信号CDB01变为VCC-V1(V1＜VCC)因而产生了电位差时，把复位信号SAEQB01变成“High”(即以此解除复位)，接着，使信号SACM01变“High”(即以此使读出放大器激活)。其结果是电流I1流向NMOS晶体管MN102，使电流I1-I2(I1＞I2)流向NMOS晶体管MN101。
这时，在节点STB01与STT01之间将产生很小的电位差(STB01的电位＜STT01的电位)。该电位被由PMOS晶体管MP104和MP105，NMOS晶体管MN103和MN104构成的锁存器电路放大。再放大节点STB01与STT01间的电位差。
该读出电路与图3的现有的读出放大器不同，用两级来放大微小电位差，而且把电流源MN105与NMOS晶体管MN101与MN103或NMOS晶体管MN102与MN104这两级串接构成，故节点STB01与STT01的输出进行变化之前的延迟时间，如图2中与图4所示的现有例相比较而示出的那样，可以谋求Δt时间的缩短。
比如说，在用0.4μm工艺的CMOS使本实施例的读出放大器动作时，可以得到比现有构成的读出放大器缩短Δt＝0.6ns的延迟时间的结果。就是说，可以得到比现有技术进行更高速地动作的读出放大器。
另外，本实施例的读出放大器即便采用先使信号SACM01变“High”，接着使信号SAEQB01变“High”(使与对于图2的投入顺序相反)的办法也可使之动作。图5是图1的电路构成的读出放大器的动作波形图。当在输入信号CDT01与CDB01之间已产生了微小电位差时，比如说输入信号CDT01变成电压VCC，输入信号CDB01变为VCC-V1(V1＜VCC)因而已产生了电位差时，就先使信号SACM01变“High”，接着使信号SAEQB01变“High”。在这种情况下，在信号SACM01为“High”，信号SAEQB01为“Low”期间，电流通过PMOS晶体管MP101，MP102和MP103，通过NMOS晶体管MN101，MN102，MN103和MN104，MN105，从电源向GND流动，故节点STB01，STT01的电位将从VCC下降。同时，由于输入信号CDB01的电位开始下降，故在输入信号CDT01与CDB01之间产生电位差，流向NMOS晶体管MN101的电流变得比流向NMOS晶体管MN102的电流小。结果是节点STB01，STT01的电位从VCC下降的同时，还产生很小的电位差(STB01的电位＜STT01的电位)。
之后，当信号SAEQB01变“High”后，上述很小的电位差被由PMOS晶体管MP104和MP105，NMOS晶体管MN103和MN104构成的锁存器电路放大，进一步放大节点STB01与STT01之间的电位差。在这种情况下，因在信号SAEQB01变“High”时，已先在节点STB01，STT01之间产生了电位差，且已从电位VCC下降，所以节点STB01或STT01的输出变化前的延迟时间，如在图5中所示的与图2(信号SAEQB01变“High”，接着使信号SACM01变“High”的情况下)之间的比较那样，缩短了时间Δt1。
此外，本实施例的读出放大器，与图3所示的现有的读出放大器由13个晶体管构成相比，构成晶体管数也少到10个，对于使用读出放大器数目很多的存储器来说，对减少芯片面积作出贡献的效果很大。
图6是表示出了本发明的半导体集成电路的第1实施例的读出放大器的电路构成图。对于第1实施例(图1)，在源极接地的NMOS晶体管MN105与NMOS晶体管MN101之间插入NMOS晶体管MN106，在源极接地的NMOS晶体管MN105与NMOS晶体管MN102之间插入NMOS晶体管MN107。就是说，NMOS晶体管MN101的源极与NMOS晶体管MN106的漏极连接，NMOS晶体管MN102的源极与NMOS晶体管MN107的漏极相连。此外，NMOS晶体管MN106的栅极与节点STT01相连，NMOS晶体管MN107的栅极与节点STB01连接。源极接地的NMOS晶体管MN105的漏极连接到NMOS晶体管MN106，MN107，MN103和MN104的源极连接点上。PMOS晶体管MP106的源极和漏极连接到NMOS晶体管MN101的源极与NMOS晶体管MN106的漏极之间的连接点和NMOS晶体管MN102的源极与NMOS晶体管MN107的漏极之间的连接点上。
第2实施例的读出放大器由下述部分构成。它们是：锁存器电路，由如图1那样连接的PMOS晶体管MP104，MP105和NMOS晶体管MN103，MN104构成；与该锁存器电路的NMOS晶体管MN103并接的NMOS晶体管MN101；与NMOS晶体管MN103并联且与NMOS晶体管MN101串接的NMOS晶体管106(栅极被连往由PMOS晶体管MP105和NMOS晶体管MN104构成的反相器的输出)；与NMOS晶体管MN104并接的NMOS晶体管MN102；与NMOS晶体管MN104并接且与NMOS晶体管MN102串接的NMOS晶体管MN107(栅极连到由PMOS晶体管MP104与NMOS晶体管MN103构成的反相器的输出上)；以及将成为与NMOS晶体管MN106，MN107，MN103和MN104串接的电流源的NMOS晶体管MN105。
在该读出放大器中，与第1实施例一样，NMOS晶体管MN101和MN102放大输入信号CDT01与CDB01之间的微小电位差，使节点STB01和STT01的电位变化。当节点STB01和STT01变化后，NMOS晶体管MN103和MN104使该变化进一步放大。当作成这样的构成时，由于对输入信号CDT01与CDB01间的微小电位差用两级进行放大，而且可以把电流源MN105与NMOS晶体管MN103或者NMOS晶体管MN102这两级的串联连接构成，故可以缩短节点STB01或STT01的输出变化之前的延迟时间。
此外，在信号SAEQB01和信号SACM01从“High”变“Low”的期间，若把输出信号输出到节点STB01，STT01上，比如说向节点STB01输出“Low”，向节点STT01输出“High”，由于已把栅极连到节点STB01上的NMOS晶体管MN107将变成截止，故在这一期间内，在第1实施例中(图1)流的电流，即通过栅极已连接到节点STB01上的PMOS晶体管MP105，通过栅极已连到输入信号CDT01(电位为“High”)上的NMOS晶体管MN102和本身为电流源的NMOS晶体管MN105从电源流向GND的电流可以断开。就是说，通过导入NMOS晶体管MN106，MN107，就可以防止消耗电流的增加。
图7是图6的电路构成的读出放大器的动作波形。通常，信号SACM01和SAEQB01为“Low”，节点STB01和STT01已被复位为VCC。当在输入信号CDT01与CDB01间已产生了微小电位差时，先使复位信号SAEQB01变“High”(即以此解除复位)，接着使信号SACM01变“High”(即以此使读出放大器激活)。
这时，在节点STB01与STT01间将产生很小的电位差(STB01的电位＜STT01的电位)。该电位差用由PMOS晶体管MP104和MP105，NMOS晶体管MN103和MN104构成的锁存器电路放大，以进一步放大节点STB01和STT01间的电位差。
该读出电路和示于图3的现有的读出放大器不同，用两级放大微小电位差，且用电流源MN105与NMOS晶体管MN103或NMOS晶体管MN104这两级串接构成，故可以缩短节点STB01或STT01的输出变化前的延迟时间。
此外，当在信号SAEQB01，SACM01从“High”变“Low”期间，节点STB01，STT01的输出变化时，比如说当向节点STB01输出“High”，向节点STT01输出“Low”时，由于栅极已连接到节点STT01上的NMOS晶体管MN103，MN106和栅极已连到节点STB01上的PMOS晶体管MP105将变成截止，故通过本身为电流源的NMOS晶体管MN105流向GND的电流ISA将变成0。
对此，在示于图1的第1实施例中，在上述期间内，从电源通过栅极已连到节点STT01上的PMOS晶体管MP104，通过栅极已连接上输入信号CDB01(电位为VCC-V1＞NMOS晶体管的阈值电压)的NMOS晶体管MN101，通过本身为电流源的NMOS晶体管MN101，通过本身为电流源的NMOS晶体管MN105，电流ISA向GND流动。另外，在示于图3的现有例中，在上述期间内，栅极已连接到节点STT02上的NMOS晶体管MN201和栅极已连到节点STB02上的PMOS晶体管MP205将变为截止。故通过本身为电流源的NMOS晶体管MN205流向GND的电流ISA变为0，在图7中示出的，是对在示于图1的第1实施例中通过NMOS晶体管MN105流动的电流ISA与在示于图3的现有例中通过NMOS晶体管MN205流动的电流ISA进行比较。其结果是，在示于图7的第2实施例中，可对于第1实施例削减电流ISA，同时，可使之与现有例相同。
例如，在用0.4μm工艺的CMOS使第2实施例的读出放大器动作时，比之现有构成的读出放大器，可以得到使延迟时间缩短Δt＝0.6ns的结果，同时，还可以得到与现有构成的读出放大器同等的消耗电流200μA(工作频率200MHz)。就是说可以在与现有技术同等的消耗电流的情况下，得到比现有技术还高速地进行动作的读出放大器。
此外，第2实施例的读出放大器，即便采用先使信号SACM01变“High”，接着使信号SAEQB01变“High”(对图2的投入顺序反过来)的办法，也可与示于图5的第1实施例一样地动作，可以缩短节点STB01或STT01的输出变化前的延迟时间Δt1。
图8是表示出了本发明的半导体集成电路的第3实施例的读出放大器的电路构成图。在第3实施例(图8)中，第2实施例(图6)中的NMOS晶体管MN106，MN107的栅极已连到了输入信号SACMB01上。
第3实施例的读出放大器由下述部分构成。它们是：由上述图1那样连接的PMOS晶体管MP104，MP105和NMOS晶体管MN103，MN104构成的锁存器电路；与该锁存器电路的NMOS晶体管MN103并接的NMOS晶体管MN101；与NMOS晶体管MN103并联且与NMOS晶体管MN101串接的NMOS晶体管MN106(栅极与输入信号SACMB01相连)；与NMOS晶体管MN104并联连接的NMOS晶体管MN102；与NMOS晶体管MN104并联且与NMOS晶体管MN102串接的NMOS晶体管MN107(栅极与输入信号SACMB01相连)；以及本身为与NMOS晶体管MN106，MN107，MN103和MN104串接的电流源的NMOS晶体管MN105。
该读出放大器中的延迟时间的缩短可和第2实施例一样地进行说明。在该读出放大器中，在信号SAEQB01为“Low”，信号SACM01从“High”变“Low”的期间，向节点STB01，STT01输出输出信号时，比如说向节点STB01输出“High”，向节点STT01输出“Low”时，借助于使输入信号SACMB01变“Low”，栅极已连到输入信号SACMB01上的NMOS晶体管MN106，MN107将变为截止，故与第1实施例(图1)相比，和第2实施例一样，可以防止消耗电流的增加。
图9是表出了本身为本发明的半导体集成电路的第4实施例的读出放大器的电路构成图。在第4实施例(图9)中，取代第3实施例(图8)中的PMOS晶体管MP106，导入了NMOS晶体管MN108，且NMOS晶体管MN108的栅极已连到输入信号SACMB01上。本第4实施例的读出放大器具有和上述图8的第3实施例相同的构成。
该读出放大器中的延迟时间的缩短，可以和第2实施例同样地进行说明。此外，在该读出放大器中，在信号SAEQB01为“Low”，信号SACM01从“High”变为“Low”的期间，在向节点STB01、STT01输出输出信号时，比如说在向节点STB01输出“High”，向节点STT01输出“Low”时，借助于使输入信号SACMB01为“Low”，栅极已连到输入信号SACMB01上的NMOS晶体管MN106，MN107，MN108将变为截止，所以与第1实施例(图1)相比，和第2实施例一样，可以防止消耗电流的增加。
图10是示于图8和图9的电路构成的读出放大器的动作波形图。在信号SAEQB01，SACM01从“High”变为“Low”的期间，在节点STB01，STT01的输出变化时，比如说，在向节点STB01输出“High”，向节点STT01输出“Low”时，栅极已连到节点STT01上的NMOS晶体管MN103和栅极已连到节点STB01上的PMOS晶体管MP105变为截止，另外，借助在该期间中使输入信号SACMB01为“Low”，栅极已连到输入信号SACMB01上的NMOS晶体管MN106，MN107，MN108变为截止，故通过本身为电流源的NMOS晶体管MN105流向GND的电流ISA变为0。
在图10中，示出了在示于图1的第1实施例中通过NMOS晶体管MN105流动的电流ISA。与在图3的现有例中通过NMOS晶体管MN205流动的电流ISA的比较。结果是，在示于图8的第3实施例和示于图9的第4实施例中，对于第1实施例，可以削减电流ISA。同时，还可使之和现有例相同。
比如说，在用0.4μm工艺的CMOS使本实施例的读出放大器动作时，得到了比现有构成的读出放大器的延迟时间还缩短Δt＝0.6ns的结果，同时。还可得到与现有构成的读出放大器同等的消耗电流(工作频率200MHz)200μA。就是说，可以得到在与现有技术同等的消耗电流下比现有技术更高速地动作的读出放大器。
另外，第4实施例的读出放大器，即便是采用先使信号SACM01变“High”，接着使信号SAEQB01变“High”(使对于图10的投入顺序反过来)，信号SACMB101变“Low”(使与图10相同)，也可使之与图5所示的第1实施例同样地动作，使节点STB01或STT01的输出变化前的延迟时间缩短Δt1时间。
图11是示出了本身为本发明的半导体集成电路的第5实施例的读出放大器的电路构成图。对于第3实施例(图8)，不导入NMOS晶体管MN106，MN107，而代之以导入源极接地的NMOS晶体管MN109，MN110，并使NMOS晶体管MN101，MN102的源极分别与源极接地的NMOS晶体管MN109，MN110的漏极相连。就是说，NMOS晶体管MN103和NMOS晶体管104的源极连接点，与源极接地的NMOS晶体管MN105的漏极被连在一起。另外，NMOS晶体管MN101的源极与源极接地的NMOS晶体管MN109的漏极相连，NMOS晶体管MN102的源极与源极接地的NMOS晶体管MN110的漏极相连。此外，NMOS晶体管MN109，MN110的栅极被连到输入信号SAC01上。
第5实施例的读出放大器由下述部分构成。它们是：由上述图1那样连接的PMOS晶体管MP104，MP105和NMOS晶体管MN103，MN104构成的锁存器电路；与该锁存器电路的NMOS晶体管MN103并联连接的NMOS晶体管MN101；与NMOS晶体管MN104并接的NMOS晶体管MN102；与NMOS晶体管MN103和MN104串接的成为电流源的NMOS晶体管MN105；与NMOS晶体管MN101串接的成为电流源NMOS晶体管MN109(栅极连到输入信号上)；与NMOS晶体管MN102串接的成为电流源的NMOS晶体管MN110(栅极被连接到输入信号SAC01上)。
在本读出放大器中，与第1实施例一样，NMOS晶体管MN101和MN102放大输入信号CDT01与CDB01间的微小电位差，使节点STB01和STT01的电位变化。当节点STB01和STT01变化后，NMOS晶体管MN103和MN104进一步放大这一变化，当作成这样的构成时，用两级放大输入信号CDT01与CDB01间的微小电位差，另外，由于可以用电流源MN105与NMOS晶体管MN103或NMOS晶体管MN104这两级串接，电流源MN109与NMOS晶体管MN101这两级的串接以及电流源MN110与NMOS晶体管MN102这两级的串接构成。故可以缩短节点STB01或STT01的输出变化前的延迟时间。
这时，在与信号SACM01同一时刻使信号SAC01变“High”。此外，在把输出信号输出到节点STB01，STT01之后，在信号SAEQB01变“Low”，信号SACM01变“Low”为止的期间，借助于使输入信号SAC01变“Low”，栅极已连到输入信号SAC01上的NMOS晶体管MN109，MN110变成为截止，故与第1实施例(图1)相比，可以防止消耗电流的增加。
图12是示出了本身为本发明的半导体集成电路的第6实施例的读出放大器的电路构成图。对于第4实施例(图9)，不导入NMOS晶体管MN106，MN107，而代之以导入源极接地的NMOS晶体管MN109，MN110，并使NMOS晶体管MN101，MN102的源极分别与源极接地的NMOS晶体管MN109，MN110漏极相连。就是说，使NMOS晶体管MN103与NMOS晶体管MN104的源极连接点和漏极接地的NMOS晶体管MN105的漏极相连。此外，NMOS晶体管MN101的源极与源极接地的NMOS晶体管MN109的漏极相连，NMOS晶体管MN102的源极与源极接地的NMOS晶体管MN110的漏极相连。此外，NMOS晶体管MN109，MN110的栅极已连到输入信号SAC01上。第6实施例的读出放大器具有和上述图11的第5实施例同样的构成。
在本读出放大器中，与第1实施例一样，NMOS晶体管MN101和MN102放大输入信号CDT01与CDB01间的微小电位差，使节点STB01与STT01的电位变化。当节点STB01和STT01变化后，NMOS晶体管MN103和MN104进一步放大这一变化。若作成为这样的构成，则用两级放大输入信号CDT01与CDB01间的微小电位差，另外，由于可以用电流源MN105与NMOS晶体管MN103或NMOS晶体MN104这两级的串接。电流源MN109与NMOS晶体管MN101这两级的串接及电流源MN110与NMOS晶体管MN102这两级的串接构成，故可以缩短节点STB01或STT01的输出变化前的延迟时间。
这时，使信号SAC01与信号SACM01在同一时刻变“High”。另外，在把输出信号输出到节点STB01，STT01之后，在信号SAEQB01变“Low”，信号SACM01变“Low”之前的时间，借助于使输入信号SAC01变“Low”，其栅极已连到输入信号SAC01上的NMOS晶体管MN109，MN110，MN108将变成截止，故与第1实施例(图1)相比，可以防止消耗电流的增加。
图13是图11和图12所示的电路构成的读出放大器的动作波形图。在节点STB01，STT01的输入变化之后，例如向节点STB01输出了“High”。向节点STT01输出了“Low”之后，在信号SAEQB01，SACM01变“Low”之前的期间，栅极已连到节点STT01上的NMOS晶体管MN103和栅极已连到节点STB01上的PMOS晶体管MP105将变为截止，另外，借助于在这一期间内使输入信号SAC01变为“Low”，由于栅极已连到输入信号SAC01上的NMOS晶体管MN109，MN110，MN108变为截止，故通过本身为电流源的NMOS晶体管MN105，MN109和MN110流向GND的电流ISA变为0。
在图13中，将在示于图1的第1实施例中通过NMOS晶体管MN105流动的电流ISA，与在示于图3的现有例中通过NMOS晶体管MN205流动的电流ISA进行的比较并示出。其结果是，在示于图11的第5实施例和示于图12的第6实施例中，比之第1实施例，还可削减电流ISA，且可用与现有技术同等的电流，求得比现有技术更高速化。
比如说，在用0.4μm工艺的CMOS使本实施例的读出放大器动作时，可以得到延迟时间比现有构成的读出放大器缩短Δt＝0.6ns的结果。就是说，可以得到比现有技术更高速地动作的读出放大器。
此外，第6实施例的读出放大器，即使是先使信号SACM01变“High”，接着使信号SAEQB01变“High”(使对图13的投入顺序倒过来)。使信号SAC01与信号SACM01在同一时刻变“High”，接着使之与信号SAEQB01在同一时刻变“Low”，也可以与示于图5的第1实施例一样地动作。缩短节点STB01或STT01的输出变化前的延迟时间Δt5(图14)。
从上边说过的实施例可知，倘采用本发明，就可以缩短在读出放大器的输入信号中产生电位差、解除复位、使读出放大器激活之后，到放大并输出输入信号的电位差为止的时间。
另外，无需对现有的读出放大器增加消耗电流，就如上所述，可以缩短在读出放大器的输入信号中产生电位差，解除复位，激活读出放器之后，到放大并输出输入信号的电位差为止的时间。
还有，由于构成读出放大器的晶体管个数比现有的读出放大器减少，故可以收到减小芯片面积，以提高成品率和降低造价的效果。
以上对本发明的优选的实施例进行了说明，但不言而喻，本发明并不受限于上述实施例，在不偏离本发明的精神的范围内，还可有种种的设计变更。

Claims (11)

1.读出放大器电路，其特征是具备：
第1和第2输入信号线；
差分放大电路，具有用于放大上述第1和第2输入信号线上的第1和第2输入信号的电位差且源极彼此相连的第1和第2NMOS晶体管；
电流源，与上述第1和第2NMOS晶体管的源极相连；
锁存器电路，包括有以与上述差分放大电路的上述第2输入信号对应的输出为输入，且与第1电源线、上述第1和第2NMOS晶体管的源极以及上述电流源直接相连的第1CMOS反相器和以与上述差分放大电路的上述第1输入信号对应的输出为输入，且与上述第1电源线、上述第1和第2NMOS晶体管的源极以及上述电流源直接相连的第2CMOS反相器，上述第1和第2CMOS反相器的输出分别连接到上述第2和第1CMOS反相器的输入，
上述第1CMOS反相器由源极与上述第1电源线相连的第1PMOS晶体管和漏极与该第1PMOS晶体管的漏极相连的第3NMOS晶体管构成，上述第2CMOS反相器由源极与上述第1电源线相连的第2PMOS晶体管和漏极与该第2PMOS晶体管的漏极相连的第4NMOS晶体管构成，上述电流源由给栅极提供第3输入信号且漏极与上述第1和第2NMOS晶体管的源极相连的第5NMOS晶体管构成。
2.权利要求1所述的读出放大器电路，其特征是还具备有：
第3PMOS晶体管，其漏极连到上述第1PMOS晶体管和上述第3NMOS晶体管的栅极以及上述第2PMOS晶体管、上述第2及第4NMOS晶体管的漏极；
第4PMOS晶体管，其漏极连到上述第2PMOS晶体管和上述第4NMOS晶体管的栅极以及上述第1PMOS晶体管、上述第1及第3NMOS晶体管的漏极；
第5PMOS晶体管，其漏极源极路径连接到上述第1和第2PMOS晶体管的栅极之间，
为上述第3、第4和第5PMOS晶体管的栅极提供第4输入信号。
3.权利要求2所述的读出放大器电路，其特征是还具备有：
在上述差分放大电路的上述第1NMOS晶体管与上述电流源之间串接的第6NMOS晶体管，在其栅极上提供上述锁存器电路的上述第2CMOS反相器的输出信号；和
在上述差分放大电路的第2NMOS晶体管与上述电流源之间串接的第7NMOS晶体管，在栅极上提供上述锁存器电路的上述第1CMOS反相器的输出信号。
4.权利要求3所述的读出放大器电路，其特征是还具备有：
第6PMOS晶体管，其漏极源极路径连接于上述第6与第7NMOS晶体管的漏极之间，同时在其栅极上提供第4输入信号。
5.权利要求2所述的读出放大器电路，其特征是还具备有：
第6NMOS晶体管，串接于上述差分放大电路的上述第1NMOS晶体管与上述电流源之间；
第7NMOS晶体管，串接于上述差分电路的第2NMOS晶体管与上述电流源之间；以及
第6PMOS晶体管，其源极漏极路径连接在上述第6与第7NMOS晶体管的漏极之间，在其栅极上提供第4输入信号，
在上述第6NMOS晶体管的栅极上提供第5输入信号。
6.权利要求2所述的读出放大器电路，其特征是还具备有：
串接于上述差分放大电路的上述第1NMOS晶体管与上述电流源之间的第6NMOS晶体管；
串接于上述差分放大电路的第2NMOS晶体管与上述电流源之间的第7NMOS晶体管；以及
其漏极源极路径连接于上述第6与第7NMOS晶体管的漏极之间的第8NMOS晶体管，
在上述第6、7和8NMOS晶体管的栅极上提供第5输入信号。
7.权利要求2所述的读出放大器电路，其特征是还具备有：
漏极源极路径串接于上述差分放大电路的上述第1NMOS晶体管与第2电源线之间的第6NMOS晶体管；
漏极源极路径串接于上述差分放大电路的第2NMOS晶体管与上述第2电源线之间的第7NMOS晶体管；以及
漏极源极路径连接于上述第6与第7NMOS晶体管的漏极之间的第6PMOS晶体管，在其栅极上提供第4输入信号，
在上述第6和第7NMOS晶体管的栅极上提供第5输入信号。
8.权利要求2所述的读出放大器电路，其特征是还具备有：
漏极源极路径串接于上述差分放大电路的上述第1NMOS晶体管与第2电源线之间的第6NMOS晶体管；
漏极源极路径串接在上述差分放大电路的第2NMOS晶体管与上述第2电源线之间的第7NMOS晶体管；
漏极源极路径连接于上述第6与第7NMOS晶体管的漏极之间的第8NMOS晶体管，
在上述第6、7和8NMOS晶体管的栅极上提供第5输入信号。
9.权利要求1所述的读出放大器电路，其特征是：
上述读出放大器具有与上述第1和第2NMOS晶体管的漏极分别直接相连的第1和第2输出节点。
10.读出放大器电路，其特征是具备：
差分放大电路，包括第1晶体管、第2晶体管和电流源；以及
锁存器电路，包括第1反相器和第2反相器；
其中所述差分放大电路具有与上述锁存器电路的第1和第2输入分别相连的第1和第2输出；以及
所述锁存器电路串接于所述电流源，
上述电流源包括源极漏极路径串接于上述第1晶体管的源极漏极路径且串接于上述第2晶体管的源极漏极路径的第3晶体管，
其中，所述第1晶体管的栅极提供有第1信号作为输入，所述第2晶体管的栅极提供有第2输入信号作为输入。
11.权利要求10所述的读出放大器电路，其特征是：
上述第1反相器包括各自的源极漏极路径串接于上述第3晶体管的源极漏极路径的第4和第5晶体管；以及
上述第2反相器包括各自的源极漏极路径串接于上述第3晶体管的源极漏极路径的第6和第7晶体管。
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