CN1392568A - 半导体存储器件的字线驱动器 - Google Patents

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Abstract

一种利用负偏压字线方案的存储器件在预充电操作的过程中将字线放电电流从负电压源中转移，由此降低电压波动并减小了负电压源的电流消耗。在预充电操作的过程中将主字线、子字线、字线启动信号或其它类型的字线耦合到负电压源。在预充电操作的过程中字线也耦合到第二电源，然后在大部分字线放电电流已经转移之后与第二电源断开。然后负电压源可以放电字线并将其保持在负偏压。

Description

半导体存储器件的字线驱动器
本申请要求以临时申请No.60/288,744作为优先权的基础，该申请是由与本申请的发明人相同的发明人在2001年5月4日申请的题为“WORD LINEDRIVER FOR A SEMICODUCTOR MEMORY DEVICE”的申请，在此以引用该申请的全部内容可供参考。
                            技术领域
一般地说本发明涉及半导体存储器件，更具体地说涉及用于半导体存储器件的字线驱动器电路。
                            背景技术
附图1所示为在典型的DRAM存储器件中的存储单元。通过两种主要类型的漏电流降低这种存储单元的刷新时间：由在晶体管M1的结边界处的缺陷所引起的结漏电流I1；和由流经晶体管M1的子阈值(sub-threshold)电流引起的沟道漏电流I2。通过降低沟道注入剂量能够降低结漏电流I1，但是这使I2增加。类似地，通过增加M1的阈值电压Vth可以降低子阈值电流I2，但这使I1增加。
已经设计了负偏压字线方案来同时降低结漏电流和沟道漏电流。采用负字线方案的存储器件给非选择的存储单元的字线施加负电压Vbb(通常为-0.4至-0.5伏特)。然而这种负偏压字线方案的实施出现了多个问题。首先，要求较大的负电压源来处理在放电操作过程中在字线从Vpp或Vdd放电到Vbb时所产生的较高的放电电流。这些放电电流还易于在Vbb中引起电压波动。运行字线控制电路所需的电流还对负电压源提出附加要求。因此，负电压源在存储器件中往往占用较大的空间。其次，由于每个字线都要求一个负字线驱动器，因此常规的负字线方案所需的复杂的实施方式一般具有芯片面积损失。此外，在字线驱动器的间距内很难实施负电压转换器。
                            发明内容
根据本发明的负字线驱动方案在预充电操作的过程中将字线放电电流从负电压源中转移出来。
本发明的一方面是一种使字线放电的方法，该方法包括：将字线耦合到第一电源；以及将电流从该字线中转移到第二电源。
本发明的另一方面是一种半导体存储器件，该半导体存储器件包括：字线；耦合到该字线并适合于在预充电操作的过程中将该字线耦合到第一电源的字线驱动器电路；其中字线驱动器电路适合于在预充电操作的过程中将放电电流转移到第二电源。
本发明的再一方面是一种半导体存储器件，该半导体存储器件包括：字线；在预充电操作的过程中将该字线耦合到第一电源的装置；以及在预充电操作的过程中将电流从该字线转移到第二电源的装置。
本发明的这些方面和其它方面都已公开并要求保护。
                            附图说明
附图1所示为在DRAM存储器件中的已有技术的存储单元。
附图2所示为利用主(main)字线驱动方案的已有技术的DRAM器件的核心结构。
附图3所示为已有技术的字线驱动器的示意图。
附图4所示为根据本发明的存储器件的第一实施例。
附图5所示为根据本发明的存储器件的第二实施例。
附图6所示为根据本发明的存储器件的第三实施例。
附图7所示为利用子字线驱动方案的已有技术的DRAM器件的核心结构。
附图8所示为已有技术的NMOS子字线驱动器的示意图。
附图9所示为附图8的NMOS类型的子字线驱动器的一个操作周期的时序图。
附图10所示为已有技术的CMOS子字线驱动器的示意图。
附图11所示为附图10的CMOS类型的子字线驱动器的一个操作周期的时序图。
附图12所示为已有技术的PXID发生器的示意图。
附图13所示为已有技术的WEI发生器的示意图。
附图14所示为NMOS子字线驱动器电路、PXID发生器和WEI驱动器的已有技术的结构。
附图15所示为CMOS子字线驱动器电路、PXID发生器和WEI驱动器的已有技术的结构。
附图16所示为根据本发明的存储器件的第四实施例。
附图17所示为根据本发明的存储器件的第五实施例。
附图18所示为根据本发明的存储器件的第六实施例。
附图19所示为根据本发明的存储器件的第七实施例。
                            具体实施方式
                         主字线驱动器方案
附图2所示为利用主字线驱动方案的已有技术的DRAM器件的核心结构.在附图2中所示的核心结构包括存储单元阵列12、读出放大器块14和主行解码器16。在每个存储单元12的内部是单个的存储单元MC，每个存储单元MC具有位于位线BL/BLB和主字线WL的交叉处的单元晶体管和单元电容。非选择的存储单元的字线WL保持在电源地电压Vss。当访问(access)存储单元MC(例如在读操作的过程中)时，通常将相应的字线驱动到升高(boost)的电压Vpp，这种电压导通了该访问晶体管并允许在读出放大器块14中的读出放大器通过位线BL/BLB读出单元电容的状态。
因为每个主字线WL都耦合到多个存储单元，所以它们造成了很大的电容负载。因此，主行解码器18包含字线驱动器比如在附图3中所示的字线驱动器。在此，字线驱动器是一种由叠加的PMOS晶体管M1和NMOS晶体管M2形成的简单推挽级。M2的源极连接到在常规的存储器件中的Vss。在预充电操作的过程中(在完成访问存储单元之后)，由于字线WL放电，大量的电流通过M2流到Vss。在应用负字线方案的存储器件中，M2的源极连接到负电源Vbb以使字线保持在Vbb以降低在访问晶体管中的泄漏。然而，这使得在预充电操作的过程中较大的放电电流流入到Vbb中，由此在Vbb中造成电压波动以及其它的问题。
                            实施例1
附图4所示为根据本发明的存储器件的第一实施例。在附图4中所示的驱动电路被构造成在预充电操作之后它将字线WL保持在Vbb，但将大多数字线放电电流转移到Vss，由此降低了对负电源的需求。附图4的驱动电路包括电源保持电路(或“保持电路”)20和具有经改变的驱动器部分22的驱动级18。保持电路20包括NMOS晶体管M4和连接到Vbb的衬底，该晶体管M4具有连接在WL和Vbb之间的沟道和连接到反相器(inverter)INV1的输出的栅极。反相器INV1以Vbb为基准，并且具有连接到字线的输入。在经改变的驱动器部分22中，连接NMOS晶体管M3的二极管与M2串联连接。M2和M3的衬底都连接到Vbb。保持电路20优选位于与其余的主行解码器相对的单元阵列的侧面以结省在解码器区域中的空间。
现在参考附图4描述根据本发明的预充电操作。在访问操作结束时，因为晶体管M1导通所以字线WL保持在Vpp。反相器INV1的输出较低，晶体管M2和M4都关断，二极管连接的晶体管M3并不导过电流。当响应行地址的改变使字线无效(deactivate)时，晶体管M1关断，M2导通，来自字线的放电电流通过M2和M3流入到Vss。这就是说，因为响应地址改变字线通过M2和M3耦合到Vss，所以字线放电电流被转移到Vss。
当字线电压下降到INV1的切换点时，INV1的输出变高，M4导通，字线电压被下拉到Vbb，因为响应字线的电压降低它通过M4耦合到Vbb。在字线电压降低到足够切换反相器INV1时，来自字线的大多数放电电流都已经转移到Vss，因此要求很小的字线电流来将字线保持在Vbb。
在保持电路启动时二极管连接的晶体管M3防止电流通过M2从Vss中流回。即，在字线放电电流大体都已经转移到Vss之后M3响应字线电压使字线与Vss断开。M2和M3的衬底也都连接到Vbb以防止在保持电路启动时电流流经这些晶体管。
在附图4中所示的结构的优点在于因为大多数的字线放电电流转移到Vss所以它降低了对负电源的电流消耗。另外的优点在于它使字线控制电路所需的Vbb电流最小。再一优点是字线驱动器电路装备在字线间距内。
                            实施例2
附图5所示为根据本发明的存储器件的第二实施例。在附图5中所示的驱动电路与附图4的驱动电路的不同之处在于在附图5中不需要保持电路，并且对经改变的驱动器部分24作进一步改进，包括较大的NMOS下拉晶体管M2。M2的源极连接到Vbb，M3的栅极与M2的栅极一起连接到行解码器的输出。M4的沟道连接在M2的漏极和Vss之间，M4的栅极连接到字线WL。M2、M3和M4的衬底都连接到Vbb。因此，现在只要M3导通，通过响应字线电压将字线耦合到Vss，则晶体管M4将字线放电电流转移到Vss。现在晶体管M2响应行地址信息将字线耦合到Vbb。
在访问操作结束时，字线处于Vpp，M4导通，但没有电流流经M4，因为M2和M3通过行解码器关断。在预充电操作开始时，M2和M3都导通，但绝大部分字线放电电流通过M4流到Vss，因为M4比M2大得多。当字线电压达到M3的阈值电压Vth时，由于WL下拉到Vbb所以其余的字线放电电流流经M1和M2。
在附图5中所示的结构具有多个与附图4的结构相同的优点，并且另外的优点在于不需要保持电路，但M4的增加在解码器区域中要求更大的面积。
                            实施例3
附图6所示为根据本发明的存储器件的第三实施例。在附图6中所示的驱动电路的结构和操作都与附图5的驱动电路的结构和操作类似，但是晶体管M3已经改变为与M4串联而不是与M2串联。
                            子字线驱动方案
上文讨论的本发明关于具有主字线方案的存储器件的原理可以延伸到其它类型的存储器件中，例如这些器件包括利用子字线驱动方案的存储器件。附图7所示为利用子字线驱动方案的典型的已有技术的DRAM器件的核心结构。虽然这种类型存储器件公开在美国专利US 5,416,748、5,596,542、5,764,585、5,781,498和5,986,966中，但是在此为了方便还是简要概述这种类型的存储器件。
在附图7中所示的核心结构包括读出放大器块28、单元阵列30、子字线驱动器块32和连接电路34。在每个存储单元阵列30中是单个存储单元MC，每个存储单元MC具有位于位线BL/BLB和子字线WL的交叉处的单元电容和单元晶体管。子字线WL由位于子字线驱动器块32内的子字线驱动器36驱动。每个子字线驱动器36由来自主行解码器3 8中的一根字线启动线WEI和PX线控制，该PX线是如下文所述分布在整个器件中的一种类型的字线。
主行解码器38响应七个高地址位ADDRESS(2-8)产生64个字线启动信号WEI<0：63>。这些信号通过驱动器39进行缓存，驱动器39在解码器38的外面，但它也可以在该解码器的里面。附图7的字线启动信号基本与在附图2中的主字线相同的方式运行，但它们连接到子字线驱动器36而不是直接连接到在存储单元中的访问晶体管。
然而，通过PXI发生器/解码器42响应量更低的地址位ADDRESS(0-1)驱动其余的字线PXI<0：3>。通过本身分布在整个器件中的字线驱动电路将这些PX信号分布在整个存储器件中。PXI线驱动通常位于在连接(conjunction)电路34中的PXID发生器40。PXID发生器又驱动PXID/PXB线，这些线是驱动子字线驱动器36的互补信号线。
所有的子字线WL正常地预充电到Vss。当访问存储单元时，相应的字线启动信号WEI和PXID/B信号都启动(activate)。这使得相应的子字线驱动器SWD将相应的子字线驱动到Vpp。在访问操作完成之后，子字线驱动器将子字线WL预充电到Vss。
将PX线和字线驱动器电路分布在整个器件中使得存储器件可以以更高的速度运行。
附图8所示为常规的已有技术的NMOS型的子字线驱动器电路。参考附图8和9描述这种电路的结构和操作。在有效操作之前，在附图9中除了PXIB以外其它所有的信号线都处于Vss，而PXIB是有效的低信号。为开始有效操作，首先将WEI驱动到Vpp。这就使结点N1切换到Vpp-Vth(假设百分之百的抽吸效率)，这里Vth是M4的阈值电压。结点N1仍然保持在浮动状态，因为M4的栅源电压为Vth。在较短的时间之后，当PXID驱动到Vpp时，因为M1的漏极栅极耦合电容的缘故，将结点N1升压到2Vpp-Vth(再次假设百分之百的抽吸效率)。然后PXID通过M1给字线WL输送足够的电流以达到Vpp的电平。
在预充电操作的过程中，时序相反，字线WL放电。因为M1的宽度/长度比远大于M2的宽度/长度比，所以绝大部分放电电流流经M1。
附图10所示为典型的已有技术的CMOs型子字线驱动器电路。参考附图10和11描述这种电路的结构和操作。在CMOS实施方式中，应用WEIB(WEI的互补信号)作为字线启动信号。在有效操作之前，在附图11中所示的所有的信号线都处于它们的无效状态。为成为有效操作，在PXID从Vss变到Vpp的同时WEIB从Vpp切换到Vss。这就使PXID通过M5将子字线WL充电到Vpp。
在预充电操作的过程中，时序相反，字线WL放电到Vss。在预充电操作的早期，大多数字线放电电流流经M5，因为它的宽度/长度比远大于M7的宽度/长度比。在子字线电压到达M5的阈值电压Vth时，晶体管M5导通，其余的放电电流通过M6和M7流动。
在附图10中所示的CMOS实施方式的子字线驱动器电路是一种比在附图8中所示的实施方式更简单的电路，但PMOS晶体管M5需要额外的空间，因为它在半导体芯片上需要一个独立的凹下部分(well)。
附图12所示为已有技术的PXID发生器电路40的示意图。附图12的电路产生通常用于驱动在附图7的子字线驱动器电路36以及在附图8和10中的子字线驱动器电路的互补信号PXID和PXIB。PXID和PXIB的电压摆动通常分别为Vss到Vpp和Vss到Vdd。反相器INV3通常以较大的晶体管制造，因为它输送字子字线的绝大部分充电和放电电流。
附图13所示为用于驱动在附图7中所示的字线启动信号WEI的已有技术驱动电路39的示意图，该字线启动信号又驱动在附图8和附图10中所示的子字线驱动器电路。
附图14所示为NMOS子字线驱动器电路、PXID发生器和WEI驱动器的已有技术的结构。在附图9中所示的时序应用到这种结构中以启动和禁止子字线WL。如果在附图4中所示的以Vbb为基准的电路试图以实施负偏压字线方案，则从负电压发生器中消耗过量的电流。这些电流是：(i)在预充电操作过程中的字线放电电流，(ii)PXI发生器42和PXID发生器40的驱动电流，以及(iii)WEI驱动器39的驱动电流。这些较大的电流分量在Vbb电源中和在字线“低”电平中造成波动，并降低了单元刷新特性。
附图15所示为CMOS子字线驱动器电路、PXID发生器和WEI驱动器的已有技术的结构。将在附图11中所示的时序应用到这种结构中以启动和禁止子字线WL。试图应用附图15的结构实施负偏压字线方案具有如上文参考附图14所讨论的相同问题。
                            实施例4
附图16所示为根据本发明的存储器件的第四实施例。在附图16中所示的结构在某些方面与在附图14中所示的NMOS子字线驱动器方案类似，但是具有下的改进。在PXID40中的反相器INV3的公共电源端通过NMOS晶体管5连接到Vss。M5的栅极连接到PXID线。M7的源极连接到Vbb，象M6的源极一样，M6的源极连接到PXID和它的栅极连接到PXIB。在WEI驱动器39中的驱动级具有以在附图4中所示的经修改的驱动器部分22相同方式构造的经修改的驱动器部分46。以在附图4中所示的保持电路20相同方式构造的保持电路44连接到字线启动信号WEI。
现在参考附图16描述根据本发明的预充电操作。在附图9中所示的相同的时序应用到附图16的电路中。为开始预充电操作，PXID变低(即变到Vss)，这使得结点N2和PXIB变高(即变到Vpp)。在预充电操作的早期，由于子字线WL较大的电容性负载的缘故，PXID保持在Vpp。由于PXID放电较慢，所以M5导通，并且大部分字线放电电流经过M5和M8流到Vss直到PXID的电压电平达到M5的阈值电压Vth。因此，在本实例中，子字线耦合到Vss，然后响应字线的电压从Vss中断开。当PXID下降到M5的Vth之下时，晶体管M5关断，子字线WL通过晶体管M6和M7进一步放电到Vbb。当WL的电压达到Vbb时，M6和M7将WL和PXID都保持在Vbb。因此，大部分字线放电电流从Vbb转移到Vss。
在PXID变低之后不久，行地址解码器使WEI通过M2和M3放电直到WEI达到M3的阈值电压Vth。当WEI电压降低到足够使反相器INV1的输出变高时，晶体管M4导通并进一步使WL放电到Vbb。然后保持电路44将WL保持在Vbb以防止不希望的电流通过PXID流回。因此，来自字线启动信号WEI的放电电流也转移到Vss。
在优选的实施中，保持电路44设置在WEI驱动器的阵列30的相对侧。这使得实施更加容易，因为否则由于较小的WEI线间距它很难在行解码器区域中容纳保持电路。
如附图16所示，优选将反相器INV2的信号摆动设置到Vss至Vdd以消除如果一直将PXIB驱动向下到Vbb时可能发生的Vbb电流消耗。
在优选的实施例中，晶体管M6和M7的阈值电压Vth增加以降低流经M6和M7的子阈值电流。这可以通过应用相同的单元Vth注入工艺来制造M6和M7来实现，应用该注入工艺来制造单元访问晶体管。因此，本发明可以进一步降低负电源的电流消耗而不要求附加的工艺步骤并且使芯片面积损失最小。
晶体管M6位于附图16的右手侧的连接区域中以结省在连接区域中的空间，反相器INV2、INV3和INV4都位于该连接区域中。这样比较方便，因为在附图16中所示的双PXID线都已经选定路线在附图14中所示的结构中。因此，本发明的优点在于它允许根据本发明容易地修改已有的存储器件设计。
如上文所述，在附图16中所示的实施例的优点在于因为大部分字线放电电流转移到Vss所以它降低了对负电源的电流消耗。另外的优点在于它使子字线控制电路所需的Vbb电流最小。再一优点在于预充电操作所需的时序并不需要改变。
                            实施例5
附图17所示为根据本发明的存储器件的第五实施例。在附图17中所示的结构类似于在附图16中所示的NMOS子字线驱动器方案，但是从该驱动级中已经删除了二极管连接的晶体管M3。相反应用单元Vth注入实施NMOS晶体管M2，并且它的源极直接连接到Vbb。删除了保持电路。在预充电操作过程中，当WEI过渡到低逻辑电平时，WEI通过M2直接放电到Vbb。因为M2以单元Vth注入实施，所以行地址解码器仍然以Vs s为基准而不使子阈值电流流经M2。虽然在附图17中所示的结构将正常的字线放电电流耦合到Vbb，但是WEI的电容性负载相对较低，附图17的实施例另外的优点在于它不需要保持电路。
                            实施例6
附图18所示为根据本发明存储器件的第六实施例。在附图18中所示的结构应用CMOS子字线驱动器比如在附图15中所示的子字线驱动器，但是对PXID发生器40进行了改进以包括晶体管M5，从而在大部分字线放电电流已经转移到Vss之后根据本发明将反相器INV3与Vss断开。已经增加了晶体管M6以响应PXIB将PXID线连接到Vbb。此外，晶体管M6、M7和M9都以单元Vth注入实施。
将在附图11中所示的相同的时序用于附图18的实施例。PXID发生器以与附图16的电路相同的方式将子字线放电电流转移到Vss。然而，附图18的实施例的另外的优点在于字线启动信号WEIB通过M2放电到Vss，因此降低了Vbb的电流消耗。字线启动信号WEIB可以以Vss为基准，因为晶体管M6、M7和M9都以单元Vth注入实施。因此，消除了保持电路。附图18的实施例具有紧凑、容易实施带有较低的Vbb电流需求的负偏压子字线方案以及芯片面积损失最小的优点。
                            实施例7
附图19所示为根据本发明的存储器件的第七实施例。在附图19中所示的结构大部分与附图18类似，但是M6已经移到在阵列的左侧具有PXID发生器的连接区域中。这就消除了一直在接子字线驱动器(SWD)32上选择路线(route)的双PXID线。
作为进一步的改进，如果附图16的保持电路和经改进的WEI驱动器都与附图18或19的实施例一同使用，则晶体管M6、M7和M9都可以不需要单元Vth注入而实施。
在本发明的优选实施例中已经描述并示出了本发明的原理，但是很显然在不脱离这种原理的前提下可以对本发明的结构和细结作出修改。例如，虽然在上文中以DRAM存储器件作为实例进行描述，但是本发明并不限于DRAM字线驱动器。作为进一步的实例，上文所描述的实施例实施了负偏压字线方案。然而，负偏压应该理解为在有效的模式中与施加到字线的极性相反的极性的电位。
此外，如上文所述，在根据本发明的预充电操作的过程中，响应地址或在字线上的特定电压的变化将字线耦合到不同的电源，但是本发明还考虑响应其它的激励也执行这些耦合操作。此外，还可以将字线放电电流转移到电源而不是Vbb。然而，在本文中，电源不仅指电压源比如Vss，而且还指从字线转移放电电流的任何适合的电流吸收器(sink)。

Claims (30)

1.一种使字线放电的方法，该方法包括：
响应字线的电压或行地址将该字线耦合到第一电源；以及
将电流从该字线转移到第二电源。
2.根据权利要求1所述的方法，其中将电流从该字线转移到第二电源包括：
响应行地址将该字线耦合到第二电源；以及
在字线放电电流基本已经转移到第二电源之后使字线与第二电源断开。
3.根据权利要求2所述的方法，其中使字线与第二电源断开包括当字线电压达到二极管的阈值电压时关断二极管。
4.根据权利要求1所述的方法，其中该字线是子字线，响应字线启动信号和PX信号通过子字线驱动器驱动该子字线。
5.根据权利要求4所述的方法，其中将字线启动信号耦合到第一电源包括响应字线启动信号的电压将字线启动信号耦合到第一电源。
6.根据权利要求5所述的方法，其中通过一晶体管将字线启动信号耦合到第一电源，以与用于制造单元访问晶体管相同的单元Vth注入工艺制造该晶体管。
7.根据权利要求5所述的方法，还包括响应于行地址将电流从字线启动信号转移到第二电源。
8.根据权利要求4所述的方法，其中将电流从字线转移到第二电源包括：
以第二电源为基准的反相器驱动PX线；以及
在字线放电电流基本已经转移到第二电源之后使反相器与第二电源断开。
9.根据权利要求4所述的方法，其中还包括响应行地址将PX信号耦合到第一电源。
10.一种使字线放电的方法，该方法包括：
将该字线耦合到第一电源；以及
响应字线的电压或行地址将电流从该字线转移到第二电源。
11.根据权利要求10所述的方法，其中：
该第一电源是衬底电源；以及
第二电源是地电源。
12.根据权利要求10所述的方法，其中：
该第一电源是负电源；以及
第二电源是地电源。
13.一种使子字线放电的方法，该子字线耦合到子字线驱动器，通过由上行地址解码的字线启动信号和由下行地址解码的PX线驱动该子字线驱动器，该方法包括：
将该子字线耦合到第一电源；
将电流从该子字线转移到第二电源；以及
将字线启动信号耦合到该第一电源。
14.根据权利要求13所述的方法，其中将电流从子字线转移到第二电源包括：
响应下行地址将PX信号耦合到第二电源；以及
在将放电电流基本已经转移到第二电源之后使PX信号与第二电源断开。
15.根据权利要求13所述的方法，还包括响应字线启动信号电压将电流从该字线启动信号转移到第二电源。
16.一种半导体存储器件，该半导体存储器件包括：
字线；和
字线驱动器电路，该字线驱动器电路耦合到该字线并适合于在预充电操作的过程中将该字线耦合到第一电源；
其中字线驱动器电路适合于在预充电操作的过程中将放电电流转移到第二电源。
17.根据权利要求16所述的半导体存储器件，其中：
该字线是主字线；以及
该字线驱动器电路包括驱动级，该驱动级耦合到主字线并适合于在预充电操作的过程中将字线放电电流转移到第二电源。
18.根据权利要求17所述的半导体存储器件，其中字线驱动器电路还包括耦合到主字线的电源保持电路。
19.根据权利要求18所述的半导体存储器件，其中电源保持电路设置在与行解码器相对的存储器阵列的一侧上。
20.根据权利要求18所述的半导体存储器件，其中：
电源保持电路包括：
耦合在主字线和第一电源之间的第一晶体管，以及
耦合在第一晶体管和主字线之间的反相器；以及驱动级包括：
耦合到第二电源的第二晶体管，以及
耦合在第二晶体管和主字线之间的二极管。
21.根据权利要求17所述的半导体存储器件，其中驱动级包括：
第一晶体管，其设置以将主字线耦合到第一电源；以及
第二晶体管，其设置以将字线放电电流转移到第二电源。
22.一种半导体存储器件，该半导体存储器件包括：
多个字线；以及
多个字线驱动器电路，这些字线驱动器电路耦合到该字线并适合于在预充电操作的过程中将该字线耦合到第一电源；
其中字线驱动器电路适合于在每个字线的预充电操作的过程中响应相应的字线的电压将字线放电电流转移到第二电源。
23.根据权利要求22所述的半导体存储器件，其中：
第一电源是衬底电源；以及
第二电源是地电源。
24.根据权利要求22所述的半导体存储器件，其中：
第一电源是负电源；以及
第二电源是地电源。
25.一种半导体存储器件，该半导体存储器件包括：
多个字线；以及
多个子字线驱动器电路，这些子字线驱动器电路耦合到该子字线并适合于在预充电操作的过程中响应多个字线启动信号和多个PX信号将该子字线耦合到第一电源；
多个PX信号发生器，耦合到该多个子字线驱动器并适合于响应下行地址产生多个多个PX信号；以及
行解码器，耦合到该多个子字线驱动器并适合于响应上行地址产生多个多个字线启动信号，
其中多个PX信号发生器适合于在每个字线的预充电操作的过程中响应下行地址将子字线放电电流转移到第二电源。
26.根据权利要求25所述的半导体存储器件，其中行解码器适合于在每个字线的预充电操作的过程中响应上行地址将字线启动信号放电电流转移到第二电源。
27.根据权利要求26所述的半导体存储器件，还包括多个电源保持电路，该电源保持电路耦合到字线启动信号并适合于响应每个字线启动信号的电压将字线启动信号耦合到第一电源。
28.根据权利要求25所述的半导体存储器件，其中行解码器适合于在每个字线的预充电操作的过程中响应上行地址将字线启动信号耦合到第一电源。
29.一种半导体存储器件，该半导体存储器件包括：
多个子字线；
多个子字线驱动器，这些子字线驱动器耦合到该子字线并适合于在预充电操作的过程中响应多个字线启动信号和多个PX信号将该子字线耦合到第一电源；
多个PX信号发生器，这些PX发生器耦合到多个子字线驱动器并适合于响应下行地址产生多个PX信号；
行解码器，行解码器耦合到多个子字线驱动器并适合于响应上行地址产生多个字线启动信号；
多个电源保持电路，该电源保持电路耦合到字线启动信号并适合于响应每个字线启动信号的电压将字线启动信号耦合到第一电源；
其中行解码器适合于在每个字线的预充电操作的过程中响应上行地址将字线启动信号放电电流转移到第二电源。
30.根据权利要求29所述的半导体存储器件，其中行解码器适合于响应上行地址将每个字线启动信号耦合到第二电源并响应每个字线启动信号的电压将每个字线启动信号与第二电源断开。
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