CN1278424C - 半导体存储器 - Google Patents
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Abstract
第一驱动电路的第一缓存器分别产生提供给字线的电压。第二驱动电路的第二缓存器与第一缓存器同步工作，分别产生提供给第一衬底线的电压。在访问存储单元时，各个第二缓存器向对应的第一衬底线提供用以降低传输晶体管和驱动晶体管的阈值的电压，在空闲期间提供用以提高传输晶体管和驱动晶体管的阈值的电压。这可以提高访问存储单元时的工作速度并且减小空闲期间的泄漏电流。因而可以缩短半导体存储器工作时的访问时间并减小空闲期间的空闲电流。
Description
本申请基于并要求2002年8月13日提交的日本专利申请No.2002-235896的优先权，其全部内容在此引入作为参考。
技术领域
本发明涉及静态RAM。
背景技术
近年来，配备有静态RAM(下文中，称作SRAM)的系统的工作频率在不断提高。此外，为了降低便携设备的总功耗，尤其需要低功耗的SRAM。在此情况下，需要具有更快的访问时间和更小的空闲期间消耗电流(空闲电流)的SRAM。
未审结的日本专利申请公开No.Hei 11-16363公开了一种SRAM，其包含多个由6个晶体管组成的存储单元，传输晶体管和负载晶体管的衬底(p阱区)与字线(word line)相连。
在其中公开的SRAM中，当字线变为高电平以访问存储单元时，传输晶体管和负载晶体管的阈值将减小，而当字线变为低电平以保留存储单元内的数据时，阈值增大。在访问存储单元时，流经传输晶体管和负载晶体管的电流增大，从而缩短访问时间。在空闲期间，传输晶体管和负载晶体管的泄漏电流减小，从而减小了空闲电流。
此外，未审结的日本专利申请公开No.2000-114399中公开了一种SRAM，其包含多个由6个晶体管组成的存储单元，传输晶体管和驱动晶体管的栅极均与其衬底相连。另外，与通常的SRAM一样，负载晶体管和驱动晶体管形成了输入端和输出端相互连接的两个CMOS反相器。
在其中公开的SRAM中，当字线变为高电平以访问存储单元时，传输晶体管的阈值减小，而当字线变为低电平以保留存储单元内的数据时，阈值增大。在栅极施加有低电平时，驱动晶体管的阈值减小。因而，在访问存储单元时，流经传输晶体管的电流增大，从而缩短了访问时间。在空闲期间，在由负载晶体管和驱动晶体管组成的两个CMOS反相器中，负载晶体管导通的一个CMOS反相器的泄漏电流减小，从而减小了空闲电流。
在SRAM这样的半导体集成电路中，晶体管的衬底区域(阱区)通常是由多个晶体管共用，以便减小这些晶体管的布局面积。换句话说，为多个晶体管形成单个阱区。因此，根据上述现有技术，在字线连接到衬底上时，用于驱动字线的驱动器不仅要驱动字线的负载，还要驱动晶体管衬底的负载。结果，即使晶体管的阈值降低了，访问存储单元也会花费更长的时间。
此外，构成传输晶体管和驱动晶体管的nMOS晶体管的源区和漏区由n型扩散层形成。因此，如果字线的高电平电压比pn结的正向偏压高，则在把字线的高电平电压施加到p型阱区时，电流会由衬底(p型阱区)流到nMOS晶体管的源区或者漏区。这会导致在访问存储单元时出现故障(数据崩溃或者数据读取错误)。
发明内容
本发明的一个目的在于缩短半导体存储器的访问时间并减小其空闲电流。
本发明的另一个目的在于防止在访问存储单元时出现故障。
根据本发明的半导体存储器的一个方面，存储单元分别具有传输晶体管和驱动晶体管。传输晶体管的栅极分别连接在字线上。传输晶体管和驱动晶体管的衬底分别连接在第一衬底线(substrate line)上。第一驱动电路的第一缓存器分别产生提供给字线的电压。第二驱动电路的第二缓存器与第一缓存器同步工作，分别产生提供给第一衬底线的电压。传输晶体管和驱动晶体管的衬底电压根据字线的选择与否而改变。因此，传输晶体管和驱动晶体管的阈值也根据字线的选择与否而改变。
当选定字线之一时(当访问存储单元时)，各个第二缓存器向其相应的第一衬底线提供电压，以降低传输晶体管和驱动晶体管的阈值；而在未选定这一个字线时(处于空闲期间)，各个第二缓存器向其相应的第一衬底线提供电压，以提高传输晶体管和驱动晶体管的阈值。这可以提高访问存储单元时的工作速度并且减小空闲期间的泄漏电流。由于字线和第一衬底线分别连接在第一缓存器和第二缓存器上，所以第一衬底线的电压可以设置得与字线的电压不同。由于可以与字线电压无关地设置第一衬底线的电压，可以改善存储单元的电特性。因此，可以缩短半导体存储器工作时的访问时间并减小空闲期间的空闲电流。
根据本发明的半导体存储器的另一个方面，在选定一个字线时，各个第二缓存器向其相对应的第一衬底线提供电源电压。这可以使得生成提供给第一衬底线的高电平电压的电路变得不必要。从而可以防止半导体存储器的芯片尺寸和功率消耗增大。
根据本发明的半导体存储器的另外一个方面，在选定一个字线时，各个第二缓存器向其相应的第一衬底线提供第一电压，其中，第一电压低于传输晶体管的衬底与源区和漏区之间的各个pn结的正向偏压，也低于驱动晶体管的衬底与源区和漏区之间的各个pn结的正向偏压。因此，在访问存储单元时，可以防止正向电流流经晶体管。即，可以防止存储单元出现故障。
根据本发明的半导体存储器的另外一个方面，在一个字线未被选定时，各个第二缓存器向其相对应的第一衬底线提供地电压。这使得生成提供给第一衬底线的低电平电压的电路变得不必要。因此，可以防止半导体存储器的芯片尺寸和功率消耗增大。
根据本发明的半导体存储器的另外一个方面，负压发生器产生负电压。在一个字线未被选定时，各个第二缓存器向其相应的第一衬底线提供负电压。这可以减小在空闲期间存储单元中的传输晶体管和驱动晶体管的泄漏电流，这又进一步减小了空闲电流。
根据本发明的半导体存储器的另外一个方面，在一个字线未被选定时，各个第二缓存器向其相应的第一衬底线提供地电压。这使得无需用于生成提供给第一衬底线的高电平电压的电路。从而可以防止半导体存储器的芯片尺寸和功率消耗增大。
根据本发明的半导体存储器的另外一个方面，存储单元分别具有传输晶体管和负载晶体管。传输晶体管的栅极分别连接到字线上。负载晶体管的衬底分别连接到第二衬底线上。第一驱动电路的第一缓存器分别产生提供给字线的电压。第三驱动电路的第三缓存器与第一缓存器同步工作，分别产生向第二衬底线提供的电压。因此，负载晶体管的阈值根据字线的选择与否而改变。
在选定了一个字线时(当访问存储单元时)，各个第三缓存器向第二衬底线提供电压，以降低负载晶体管的阈值；而一个字线未被选定时(处于空闲期间)，各个第三缓存器向第二衬底线提供电压，以提高负载晶体管的阈值。这可以提高访问存储单元时的工作速度并且减小空闲期间的泄漏电流。由于字线和第二衬底线分别连接到第一缓存器和第三缓存器上，所以第二衬底线的电压可以设置得不同于字线的电压。因为可以独立于字线的电压而设置第二衬底线的电压，所以可以改善存储单元的电特性。从而可以缩短半导体存储器工作时的访问时间并减小空闲期间的空闲电流。
根据本发明的半导体存储器的另外一个方面，升压器产生高于电源电压的升压电压。在选定了一个字线时，各个第三缓存器向其相应的第二衬底线提供电源电压；并且在未选定这一个字线时，各个第三缓存器向其相应的第二衬底线提供高于电源电压的升压电压。这可以减小在空闲期间存储单元中的传输晶体管和负载晶体管的泄漏电流，这又进一步减小了空闲电流。
附图说明
由以下的详细说明，结合附图，可以清楚地理解本发明的本质、原理和效用，附图中类似的部件用相同的标号标示，其中：
图1是本发明的半导体存储器的第一实施例的框图；
图2是显示了图1所示的存储器核心的关键部分的细节；
图3是一个截面图，显示了图2所示的存储单元的结构；
图4是一个时序图，解释了第一实施例中的SRAM的工作；
图5是一个框图，显示了根据本发明的半导体存储器的第二实施例的存储单元阵列的关键部分；
图6是一个框图，显示了本发明的半导体存储器的第三实施例；
图7是一个框图，显示图6所示存储器核心的关键部分的细节；
图8是一个框图，显示了根据本发明的半导体存储器的第四实施例的存储单元阵列的关键部分；
图9是一个框图，显示了根据本发明的半导体存储器的第五实施例的存储单元阵列的关键部分；
图10是一个框图，显示了本发明的半导体存储器的第六实施例；
图11是一个框图，显示了图10所示存储器核心的关键部分的细节；
图12是一个框图，显示了阱驱动器的配置的另一个实例；以及
图13是一个框图，显示了阱驱动器的配置的另一个实例。
具体实施方式
以下参照附图来描述本发明的优选实施例。图中，各个粗线表示由多条线组成的信号线。前面有“/”的信号是负逻辑的。图中双圆圈表示外部端子。在下面的描述中会对信号名称进行简化，如将“芯片选择信号”简写为“/CS信号”。
图1显示了根据本发明的半导体存储器的第一实施例。该半导体存储器是通过CMOS工艺在硅衬底上形成的SRAM。
该SRAM具有命令缓存器10、地址缓存器12、数据输入/输出缓存器14、工作控制电路16、地址解码器18和20以及存储器核心22。
命令缓存器10接收来自外部的命令信号(芯片选择信号/CS、写使能信号/WE和输出使能信号/OE)。地址缓存器12通过地址端子接收地址信号AD，并输出所接收的信号作为行地址信号RAD(高位地址)和列地址信号CAD(低位地址)。
在读操作中，数据输入/输出缓存器14通过数据总线DB接收来自存储器核心22的读出数据，并将所接收的数据输出到数据端子DQ。在写操作中，数据输入/输出缓存器14通过数据端子DQ接收写入数据，并将所接收的数据输出到数据总线DB。
工作控制电路16对命令缓存器10提供的命令信号进行解码，并且输出用于操作存储器核心22的控制信号。地址解码器18对行地址信号RAD进行解码，并将结果作为解码信号RAD2输出。地址解码器20对列地址信号CAD进行解码，并将结果作为解码信号CAD2输出。
存储器核心22具有存储单元阵列ARY、字解码器WDEC、阱驱动器PWD、读出放大器SA、列解码器CDEC和输入/输出控制电路I/O。存储单元阵列ARY具有多个字线WL、多个第一衬底线SL1、互补的位线(bit line)BL和/BL以及存储单元MC，存储单元位于字线WL和位线BL、/BL的交点上。各第一衬底线SL1在字线WL的布线方向上位于两个相邻的存储单元MC之间。
字解码器WDEC根据来自地址解码器18的解码信号RAD2驱动(选择)任何一个字线WL。阱驱动器PWD根据解码信号RAD2驱动(选择)任何一个第一衬底线SL1。列解码器CDEC根据来自地址解码器20的解码信号RAD2把多个位线对BL、/BL中的任何一个连接到数据总线DB。字解码器WDEC和阱驱动器PWD在位线BL、/BL的布线方向上位于存储单元阵列ARY的一侧(在图中位于左侧)。
图2显示了图1所示存储器核心22的关键部分的细节。
在存储单元阵列ARY中，多个存储单元MC(如粗虚线框所示)排列成矩阵。每个存储单元MC具有两个传输晶体管TT、两个驱动晶体管DT和两个负载晶体管LT。传输晶体管TT和驱动晶体管DT由nMOS晶体管组成。负载晶体管LT由pMOS晶体管组成。在下文中，有时会把nMOS晶体管和pMOS晶体管简称为nMOS和pMOS。
负载晶体管LT和驱动晶体管DT形成了两个输入端和输出端互连的CMOS反相器。负载晶体管LT的源极连接到电源线VDD上(例如，2V)。驱动晶体管DT的源极连接到地线上(OV)。传输晶体管TT将CMOS反相器的输入端分别连接至位线BL和/BL。传输晶体管TT的栅极连接至字线WL。即，构成存储单元MC的晶体管的连接方式与普通的6晶体管式SRAM存储单元相同。
传输晶体管TT和驱动晶体管DT的衬底(p型阱区PW；图中的点划线所示)连接至第一衬底线SL1。负载晶体管LT的衬底(n型阱区NW；图中的双点划线所示)连接至电源线VDD，但未在图中示出。
图中两个垂直相邻的存储单元MC镜面对称。nMOS的衬底区域(p型阱区)PW在字线WL的布线方向上跨着两个相邻的存储单元区域。即，每个阱区PW都是两个相邻的存储单元MC共用的。
与此类似，pMOS的衬底区域(n型阱区)NW在字线WL的布线方向上跨着两个相邻的存储单元区域。即，每个阱区NW都是两个相邻的存储单元MC共用的。两个存储单元共用阱区PW和NW可以减小存储单元MC之间隔离区域的尺寸，从而减小存储单元阵列ARY的尺寸。在SRAM这样的半导体存储器中，存储单元阵列ARY占据了大部分的芯片面积。因此，减小存储单元阵列ARY的面积可以减小芯片的尺寸并降低芯片的成本。
字解码器WDEC分别具有用来对信号RAD2进行解码的解码电路(未显示)和多个用来驱动字线WL的字缓存器BUF1(第一缓存器)。可以根据解码信号RAD2激活任何一个字缓存器BUF1。被激活的字缓存器BUF1向其对应的字线WL提供电源电压VDD。未被激活的字缓存器BUF1向其对应的字线WL提供地电压VSS。即，字解码器WDEC作为具有用于驱动字线WL的字缓存器BUF1的第一驱动电路而工作。
阱驱动器PWD分别具有用来对信号RAD2进行解码的解码电路(未显示)和多个用来驱动第一衬底线SL1的阱缓存器(第二缓存器)BUF2。各个阱缓存器BUF2布置在两个字缓存器BUF1之间，为每个阱区PW而形成。因为每个阱缓存器BUF2都布置在两个字缓存器BUF1之间，第一衬底线SL1可以不与字线WL相交。这便于存储单元阵列ARY的布线设计。
每个阱缓存器BUF2都由两个相邻的字缓存器BUF1共用。当激活两个相邻字缓存器BUF1中的任意一个时，激活阱缓存器BUF2。具体而言，向阱驱动器PWD的解码电路提供解码信号，该解码信号比解码信号RAD2少了一个低位的比特。被激活的阱缓存器BUF2向其对应的第一衬底线SL1提供电源电压VDD。未激活的阱缓存器BUF2向其对应的第一衬底线SL1提供地电压VSS。即，阱驱动器PWD作为具有用于驱动第一衬底线SL1的阱驱动器BUF2的第二驱动电路而工作。
图3显示了图2所示存储单元MC的截面结构。nMOS表示传输晶体管TT，pMOS表示负载晶体管LT。在该图中，“p+”表示高掺杂的p型扩散层，而“n+”表示高掺杂的n型扩散层。
将n型杂质注入p型衬底PSUB(硅衬底)中，以形成阱区NW1和作为pMOS的衬底区域的n型阱区NW。将p型杂质注入阱区NW1的表面，以形成作为nMOS的衬底区域的p型阱区PW。
如上所述一个阱区(在此实例中为PW)与衬底PSUB隔离的结构通常被称为三阱结构。三阱结构便于nMOS的阱区PW与衬底PSUB之间的电隔离。即，如图2所示，可以形成多个电隔离的阱区PW。请注意，通过p型衬底，可以简单地通过注入n型杂质而形成多个电隔离的n型阱区NW。
nMOS的源区和漏区(都位于n+层上)可通过向阱区PW的表面注入n型杂质而形成。nMOS的漏区和源区之一被连接至位线BL或/BL。nMOS的栅极连接至字线WL。nMOS的源区和漏区中的另一个连接至pMOS的源区或漏区。nMOS的衬底(阱区PW)通过p型扩散区(p+层)连接至第一衬底线SL1。
pMOS的源区和漏区(都位于p+层上)可通过向阱区NW的表面注入p型杂质而形成。PMOS的源区和漏区中的一个连接至电源线VDD。PMOS的栅极连接至CMOS反相器(未显示)的输出端。PMOS的衬底(阱区NW)通过注入有n型杂质的扩散区(n+层)连接至电源线VDD。
图4显示了第一实施例中SRAM的操作。
在执行读操作或写操作时，控制SRAM的系统单元把芯片选择信号/CS变为低电平，从而使SRAM处于激活状态(在此实例中，将描述读操作)。在不访问SRAM时，系统单元把芯片选择信号/CS变为高电平，从而使SRAM处于空闲状态。
当在芯片选择信号/CS的低电平期间提供了地址信号AD(AD1)时，字解码器WDEC根据地址信号AD1选择字线WL并将该字线WL的电压变为电源电压VDD(图4(a))。阱驱动器PWD根据一个不包含低位的一个比特的地址信号AD1来选择第一衬底线SL1，并且将第一衬底线SL1的电压变为电源电压VDD(图4(b))。在此，阱驱动器PWD的阱缓存器BUF2与字解码器WDEC的字缓存器BUF1同步工作。
连接到被选字线WL的存储单元MC通过传输晶体管TT和位线BL、/BL将数据DATA输出到数据总线DB(图4(c))。当输出使能信号/OE处于低电平(图4(d))时，输出到数据总线DB的数据DATA被输出到数据端子DQ。即执行了读操作。
当字线WL被选定时，通过第一衬底线SL1向由字线WL选择的存储单元MC的p型阱区PW提供电源电压VDD。因此，位于工作中的存储单元MC中的传输晶体管TT和驱动晶体管DT的阈值下降。即，当向字线WL提供用于导通传输晶体管TT的电压时，阱缓存器BUF2向第一衬底线SL1提供电压，以降低传输晶体管TT和驱动晶体管DT的阈值。因此，传输晶体管TT和驱动晶体管DT的导通电阻下降，从而增大了源-漏电流。这提高了存储单元MC的工作速度，从而缩短了访问时间。
请注意，在存储单元阵列ARY上形成了多个阱区PW，且减小了每个阱区PW的负载，例如寄生电容。因此，在访问存储单元MC时可以将阱缓存器BUF2的驱动功率减小到最小，并且将消耗电流降低到最小。
字线WL不连接到阱区PW上，而是连接到传输晶体管TT的栅极上。因此，即使对于要求阱区PW的电压随字线WL的选择而同步改变的SRAM，也可以防止字线WL的负载增大。因而，与字线WL直接连接到阱区PW上的SRAM相比，从字缓存器BUF1开始工作到传输晶体管TT导通之间的时间显著缩短。这进一步提高了存储单元MC的工作速度，而这又进一步缩短了访问时间。
当芯片选择信号/CS变为高电平时，SRAM进入空闲状态。字解码器WDEC将字线WL的电压改变为地电压VSS(图4(e))。阱驱动器PWD将第一衬底线SL1的电压改变为地电压VSS(图4(f))。通过第一衬底线SL1向存储单元阵列ARY中的所有阱区PW提供地电压VSS。此时传输晶体管TT和驱动晶体管DT的阀值比访问存储单元MC时要高。换句话说，当向字线WL提供用于关闭传输晶体管TT的电压时，阱缓存器BUF2向第一衬底线SL1提供电压，以提高传输晶体管TT和驱动晶体管DT的阈值。因而，在SRAM的空闲状态期间，传输晶体管TT和驱动晶体管DT的截止电阻升高，从而减小了漏区和源区之间的泄漏电流。所以，在空闲状态期间，消耗电流(空闲电流)减小。
如上所述，在本实施例中，传输晶体管TT和驱动晶体管DT的阈值与字线WL的选择周期同步地降低，且与字线WL的非选择期间同步地提高。这可以提高访问存储单元MC时的工作速度并减小空闲期间的泄漏电流。因此，可以缩短SRAM工作时的访问时间并减小空闲电流。
由于第一衬底线SL1的电压可以独立于字线WL的电压而设置，因而可以改善存储单元MC的电特性。
向第一衬底线SL1提供电源电压VDD和地电压VSS使得无需提供用于产生提供给第一衬底线SL1的电压的电路。从而可以防止SRAM的芯片尺寸和功率消耗增大。
图5显示了根据本发明的半导体存储器第二实施例的存储单元阵列的关键部分。其中与第一实施例中描述的相同元件使用相同的标号或符号表示。此处省略了其详细描述。
该实施例中的半导体存储器是通过CMOS工艺在硅衬底上形成的SRAM。构成SRAM的各个模块与第一实施例(图1)中的几乎完全相同。
在此实施例中，当相邻的字缓存器BUF1向字线WL提供电源电压VDD时，阱驱动器PWD的阱缓存器BUF2向第一衬底线SL1提供低于电源电压VDD的第一电压VDD1。此外存储单元阵列ARY的配置与第一实施例(图2)中的配置相同。
第一电压VDD1是通过电阻分压或类似方法降低电源电压而产生的。第一电压VDD1设置为低于传输晶体管TT和驱动晶体管DT的pn结的正向偏压。即，存在如下关系：电源电压VDD＞正向偏压＞第一电压VDD1。因此，在访问存储单元MC时，可将第一电压VDD1提供给第一衬底线SL1，而不会有正向电流流经传输晶体管TT和驱动晶体管DT的pn结。这就降低了访问时的工作电流并避免出现故障。
该实施例可以提供与上述的第一实施例相同的效果。此外，这个实施例描述了在字线WL选择期间供给第一衬底线SL1的第一电压VDD1，低于传输晶体管TT的衬底与源区、漏区之间的pn结正向偏压，并低于驱动晶体管DT的衬底与源区、漏区之间的pn结正向偏压的第一电压VDD1。因此在访问存储单元MC时，可以防止正向电流流经晶体管。即可以避免存储单元MC出现故障。另外，在访问存储单元MC时，可以防止不用于访问的额外电流流经存储单元MC。
图6显示了根据本发明的半导体存储器的第三实施例。其中与第一实施例中描述的相同元件使用相同的标号或符号表示。此处省略了其详细描述。
第三实施例中的SRAM具有存储器核心22A，而不是第一实施例中的存储器核心22。此外，还具有用于产生负电压“-VP”的电荷泵24(负压发生器)。由电荷泵24产生的负电压“-VP”提供给阱驱动器PWD。其它的配置与第一实施例中的基本上相同。
图7显示了图6所示的存储器核心22A的关键部分的细节。
当两个相邻的字缓存器BUF1中的任何一个向字线WL提供电源电压VDD时，阱驱动器PWD的阱缓存器BUF2分别向第一衬底线SL1提供电源电压VDD。而当两个相邻的字缓存器BUF1都向字线WL提供地电压VSS时，阱驱动器PWD的阱缓存器BUF2向第一衬底线SL1提供负电压“-VP”。此外存储单元阵列ARY的配置与第一实施例(图2)中的配置相同。
在这个实施例中，阱缓存器BUF2在空闲状态时向第一衬底线SL1提供负电压“-VP”。因此在此实施例的空闲状态下，传输晶体管TT和驱动晶体管DT的阈值高于第一和第二实施例中的阀值。因此，空闲电流进一步减小。
此实施例可以提供与上述的第一实施例相同的效果。此外，在此实施例中，在没有选择字线WL的时候，向第一衬底线SL1提供负电压“-VP”。因此在空闲状态中，可以减小传输晶体管TT和驱动晶体管DT的泄漏电流。这又进一步减小了空闲电流。
图8显示了根据本发明的半导体存储器的第四实施例的存储单元阵列的关键部分。其中与第一实施例中描述的相同元件使用相同的标号或符号表示。此处省略了其详细描述。
这个实施例中的半导体存储器是通过CMOS工艺在硅衬底上形成的SRAM。构成SRAM的各个模块与第三实施例(图6)中的基本上相同。
在该实施例中，当两个相邻的字缓存器BUF1中的任何一个向字线WL提供电源电压VDD时，阱驱动器PWD的各个阱缓存器BUF2向它的第一衬底线SL1提供高于电源电压VDD的第一电压VDD1。第一电压VDD1设置为低于传输晶体管TT和驱动晶体管DT的pn结的正向偏压。即，存在如下关系：正向偏压＞第一电压VDD1＞电源电压VDD。
此外，当两个相邻的字缓存器BUF1都向字线WL提供地电压VSS时，阱驱动器PWD的阱缓存器BUF2向第一衬底线SL1提供负电压“-VP”。此外存储单元阵列ARY的配置与第三实施例(图7)中的配置相同。
在访问存储单元MC时，向传输晶体管TT和驱动晶体管DT的衬底(阱区PW)提供高于电源电压VDD的第一电压VDD1。因此，传输晶体管TT和驱动晶体管DT的工作速度变得更快。此外，与第二实施例中相同，在访问存储单元MC时，没有正向电流流经传输晶体管TT和驱动晶体管DT的pn结。这可以防止产生不用于访问存储单元的额外电流，防止了访问时出现故障。
在空闲状态下，向传输晶体管TT和驱动晶体管DT的衬底(阱区PW)提供负电压“-VP”。从而如同第三实施例中一样减小了空闲电流。
该实施例可提供与上述的第一到第三实施例中所具有的相同效果。
图9显示了根据本发明的半导体存储器的第五实施例的存储单元阵列的关键部分。其中与第一实施例中描述的相同元件使用相同的标号或符号表示。此处省略了其详细描述。
该实施例中的半导体存储器是通过CMOS工艺在硅衬底上形成的SRAM。构成SRAM的各个模块与第三实施例(图6)中的基本上相同。
在这个实施例中，当两个相邻的字缓存器BUF1中的任何一个向字线WL提供电源电压VDD时，阱驱动器PWD的各个阱缓存器BUF2向它的第一衬底线SL1提供地电压VSS。地电压VSS也是低于传输晶体管TT和驱动晶体管DT的pn结的正向偏压的第一电压。提供给阱缓存器BUF2的输入端的信号逻辑与提供给字缓存器BUF1的输入端的信号逻辑相同，其中字缓存器BUF1向字线WL提供电源电压VDD。此外，当两个相邻的字缓存器BUF1均向字线WL提供地电压VSS时，阱驱动器PWD的阱缓存器BUF2向第一衬底线SL1提供负电压“-VP”。此外存储单元阵列ARY的配置与第三实施例(图(7))中的配置相同。
这个实施例可应用于这样的SRAM：为了实现高速工作，存储单元MC的nMOS晶体管设置为较低的阈值。如果本发明不是应用于阀值电压设置为较低值的SRAM，则晶体管会有较高的亚阈值电流(泄漏电流)，并且因此导致空闲电流增大。选择了字线WL时(进行访问时)，传输晶体管TT和驱动晶体管DT的衬底(阱区PW)设置为地电压VSS；而没有选择字线WL时(空闲状态)，则设置为负电压“-VP”。从而即使阈电压设为较低值，也可抑制空闲电流并且缩短访问时间。
该实施例可以提供与由第一和第三实施例中获得的相同效果。此外，在该实施例中，在没有选择字线WL时，向第一衬底线SL1提供地电压VSS。这就使得无需用于生成提供给第一衬底线SL1的高电平电压的电路。因此，可以防止SRAM的芯片尺寸和功率消耗增大。
图10显示了根据本发明的半导体存储器的第六实施例。其中与第一和第三实施例中描述的相同元件使用相同的标号或符号表示。此处省略了其详细描述。
该实施例中的SRAM使用存储器核心22B代替了第三实施例中的存储器核心22A。此外，还形成有产生第二电压VDD2，即升压电压的电荷泵26(升压器)。把电荷泵26产生的第二电压VDD2提供给阱驱动器NWD(将在以后描述)，该阱驱动器NWD是存储单元MC的pMOS晶体管的衬底。其它的配置和第三实施例中的基本上相同。除了字解码器WDEC和阱驱动器PWD之外，存储器核心22B还具有附加的阱驱动器NWD。阱驱动器NWD的输出端连接到第二衬底线SL2上。
图11显示了图10所示存储器核心22B的关键部分的细节。
图11在中部显示了pMOS晶体管(n型阱区NW)的衬底。与第一实施例中相同，两个垂直相邻的存储单元MC呈镜面对称。nMOS的衬底(p型阱区PW)由两个相邻的存储单元MC共用。同样地，如同上述的实施例中一样，pMOS的衬底(n型阱区NW)由两个相邻的存储单元MC共用。阱区NW(负载晶体管LT的衬底)连接到第二衬底线SL2上。
存储器核心22B具有位于存储单元阵列ARY一侧的字解码器WDEC、阱驱动器PWD以及阱驱动器NWD。阱驱动器PWD和阱驱动器NWD与字解码器WDEC交错布置。字解码器WDEC和阱驱动器PWD和第三实施例(图(7))中的相同。字解码器WDEC具有字缓存器BUF1，字缓存器BUF1的输出端分别连接到字线WL上。阱驱动器PWD具有阱缓存器BUF2，阱缓存器BUF2的输出端分别连接到第一衬底线SL1上。
阱驱动器NWD具有用来对信号RAD2进行解码的解码电路(未示出)，以及多个分别用来驱动第二衬底线SL2的阱缓存器BUF3(第三缓存器)。当两个相邻的字线WL中的任何一个被选定时，各个阱缓存器BUF3向它的第二衬底线SL2提供电源电压VDD。当两个相邻的字线WL均被选定时，阱缓存器BUF3向第二衬底线SL2提供高于电源电压VDD的第二电压VDD2。这样，阱驱动器NWD作为具有用于驱动第二衬底线SL2的阱缓存器BUF3的第三驱动电路。
在该实施例中，当SRAM处于空闲状态的时候，向负载晶体管LT提供高于电源电压的第二电压。这提高了负载晶体管LT的阈值并减小了泄漏电流。在访问存储单元MC时，向负载晶体管LT的衬底提供电源电压VDD。因此，降低了负载晶体管LT的阈值，实现了较低的导通电阻。传输晶体管TT和驱动晶体管DT的操作与第三实施例中的相同。
负载晶体管的阀值与传输晶体管TT和驱动晶体管DT的阈值一同根据字线WL的选定/非选定而发生改变。因而，当访问存储单元MC的时候，晶体管以高速工作。当没有访问存储单元MC的时候(空闲期间)，减小了晶体管的泄漏电流。
此实施例可以提供与上述的第一和第三实施例相同的效果。此外，在此实施例中，负载晶体管LT的阈值与字线WL的选择周期同步地降低，并与字线WL的非选择周期同步地升高。因此，可以提高访问存储单元MC时的工作速度，且降低空闲状态时的泄漏电流。从而可以缩短SRAM工作时的访问时间并且减小空闲电流。
而当字线WL未被选定时，向第二衬底线SL2提供高于电源电压VDD的第二电压VDD2。从而可以减小在空闲期间存储单元MC的负载晶体管LT的泄漏电流。这可以进一步减小空闲电流。
在上述的实施例中，已经描述了阱驱动器PWD和字解码器WDEC布置在存储单元阵列ARY一侧的情况。另外，也描述了阱驱动器PWD、NWD和字解码器WDEC布置在存储单元阵列ARY一侧的情况。然而，本发明并不局限于这些实施例。
例如，如图12所示，阱驱动器PWD和NWD(或阱驱动器PWD、NWD两者之一)可以布置在存储单元阵列ARY上与字解码器WDEC相对的一侧。采用图12中的布局可以缩短设计时间，特别是当本发明应用于现有的存储器核心时。当阱驱动器PWD、NWD如图中所示布置在存储单元阵列ARY的另一侧时，可以通过交替地布置阱缓存器BUF2和BUF3而减小其布局面积。
此外，在上述的实施例中，已经描述了阱驱动器PWD的阱缓存器BUF2布置在字缓存器BUF1之间的情况。另外，也描述了阱驱动器PWD的阱缓存器BUF2和阱驱动器NWD的阱缓存器BUF3交替布置在字缓存器BUF1之间的情况。然而，本发明并不局限于这些实施例。
例如，如图13所示，阱驱动器PWD和NWD(或阱驱动器PWD、NWD两者之一)可以分别沿着字解码器WDEC布置。采用图13中的布局可以缩短设计时间，特别是当本发明应用于现有的存储器核心时。在形成有阱驱动器PWD和NWD两者的情况下，如图13所示，可以通过交替地布置阱缓存器BUF2和BUF3来减小其布局面积。
上述实施例均涉及本发明应用到SRAM上的情况。然而，本发明并不局限于这些实施例。例如，本发明也可以应用到逻辑LSI上，例如CPU或者系统存储器中的SRAM核心。
本发明并不局限于上述的实施例，在不脱离本发明的原理和范围的情况下，可以进行各种修改。部分或全部的组成部分都可以进行改进。
Claims (15)
1.一种半导体存储器，包括：
多个存储单元，其分别具有传输晶体管和驱动晶体管；
多个字线，其分别连接到所述传输晶体管的栅极上；
第一驱动电路，其具有多个用于分别产生向所述字线提供的电压的第一缓存器；
多个第一衬底线，其分别连接到所述传输晶体管和所述驱动晶体管的衬底上；以及
第二驱动电路，其具有多个第二缓存器，所述第二缓存器与所述第一缓存器同步工作，分别产生向所述第一衬底线提供的电压，其中
每个所述的第一缓存器向所述字线提供电源电压以导通所述传输晶体管，所述电源电压高于所述传输晶体管的衬底与源区和漏区之间、以及所述驱动晶体管的衬底与源区和漏区之间的各个pn结的正向偏压，并且
当向所述字线中的一个提供所述电源电压时，每个所述的第二缓存器向所述第一衬底线中对应的第一衬底线提供低于所述正向偏压的第一电压，以降低所述传输晶体管和驱动晶体管的阈值，当向所述字线中的一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述第一衬底线中对应的第一衬底线提供电压，以提高所述传输晶体管和驱动晶体管的阈值。
2.根据权利要求1所述的半导体存储器，其中：
当向所述字线中的所述一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述对应的第一衬底线提供地电压。
3.根据权利要求1所述的半导体存储器，还包括：
负压发生器，用于产生负电压，其中：
当向所述字线中的所述一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述对应的第一衬底线提供所述负电压。
4.根据权利要求3所述的半导体存储器，其中：
当向所述字线中的所述一个提供用于导通所述传输晶体管的电压时，每个所述的第二缓存器向所述对应的第一衬底线提供地电压。
5.根据权利要求1所述的半导体存储器，包括：
存储单元阵列，其由所述的存储单元组成，其中
所述的第一和第二驱动电路布置在所述存储单元阵列的一侧。
6.根据权利要求5所述的半导体存储器，其中：
每个所述第二驱动电路的第二缓存器布置在所述第一驱动电路的两个第一缓存器之间。
7.根据权利要求1所述的半导体存储器，包括：
存储单元阵列，其由所述存储单元组成，其中
所述第一驱动电路位于所述存储单元阵列的一侧，所述第二驱动电路位于所述存储单元阵列的另一侧。
8.根据权利要求1所述的半导体存储器，其中：
所述第一衬底线分别连接到第一衬底区域，每个所述的第一衬底区域由所述存储单元中两个相邻的存储单元共用；且
所述第二缓存器分别对应于所述第一衬底区域。
9.一种半导体存储器，包括：
多个存储单元，其分别具有传输晶体管和驱动晶体管；
多个字线，其分别连接到所述传输晶体管的栅极上；
第一驱动电路，其具有多个用于分别产生向所述字线提供的电压的第一缓存器；
多个第一衬底线，其分别连接到所述传输晶体管和所述驱动晶体管的衬底上；以及
第二驱动电路，其具有多个第二缓存器，所述第二缓存器与所述第一缓存器同步工作，分别产生向所述第一衬底线提供的电压，其中
每个所述的第一缓存器向所述字线提供电源电压以导通所述传输晶体管，所述电源电压低于所述传输晶体管的衬底与源区和漏区之间、以及所述驱动晶体管的衬底与源区和漏区之间的各个pn结的正向偏压，并且
当向所述字线中的一个提供所述电源电压时，每个所述的第二缓存器向所述第一衬底线中对应的第一衬底线提供低于所述正向偏压且高于所述电源电压的第一电压，以降低所述传输晶体管和驱动晶体管的阈值，当向所述字线中的一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述第一衬底线中对应的第一衬底线提供电压，以提高所述传输晶体管和驱动晶体管的阈值。
10.根据权利要求9所述的半导体存储器，其中：
当向所述字线中的所述一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述对应的第一衬底线提供地电压。
11.根据权利要求9所述的半导体存储器，还包括：
负压发生器，用于产生负电压，其中：
当向所述字线中的所述一个提供用于关闭所述传输晶体管的电压时，每个所述的第二缓存器向所述对应的第一衬底线提供所述负电压。
12.根据权利要求9所述的半导体存储器，包括：
存储单元阵列，其由所述的存储单元组成，其中
所述的第一和第二驱动电路布置在所述存储单元阵列的一侧。
13.根据权利要求12所述的半导体存储器，其中：
每个所述第二驱动电路的第二缓存器布置在所述第一驱动电路的两个第一缓存器之间。
14.根据权利要求9所述的半导体存储器，包括：
存储单元阵列，其由所述存储单元组成，其中
所述第一驱动电路位于所述存储单元阵列的一侧，所述第二驱动电路位于所述存储单元阵列的另一侧。
15.根据权利要求9所述的半导体存储器，其中：
所述第一衬底线分别连接到第一衬底区域，每个所述的第一衬底区域由所述存储单元中两个相邻的存储单元共用；且
所述第二缓存器分别对应于所述第一衬底区域。
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