CN1505045A - 半导体存储器件和半导体集成电路 - Google Patents

半导体存储器件和半导体集成电路 Download PDF

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Abstract

本发明提供了一种半导体存储器件，在此半导体器件中，第三和第四晶体管被构造成垂直结构。第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上，从而达致了单元面积的减小。根据施加到各个第一和第二晶体管的源电位与字线选择电平电位之间的差值变得大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，被馈送到各个第一和第二晶体管的源电极，从而执行“0”写入补偿。

Description

半导体存储器件和半导体集成电路
技术领域
本发明涉及到半导体存储器件，且涉及到能够有效地应用于其中安排有静态存储单元的半导体存储器的技术。
背景技术
在用作半导体集成电路例子的半导体存储器件中，用来储存和保持数据的锁存电路包含n沟道MOS晶体管及其负载元件。锁存电路的信号输入/输出端子与其相应的位线经由存取晶体管之一被连接。存取晶体管通常被构造成n沟道MOS晶体管。但当n沟道MOS晶体管被用于存取晶体管时，读出操作时的单元电流根据n沟道MOS晶体管的阈值电压而变小，其运行速度降低，且高电平侧数据的写入速度降低。因此，已经提出了一种半导体存储器件，其中的存取晶体管被构造成p沟道MOS晶体管(例如专利文献1和2)。在配备有p沟道MOS晶体管作为存取晶体管的电路中，被相应存取晶体管步降即下拉的存储节点的电位，增大到比地电位(低电位侧上的电源VSS)高出存取晶体管阈值电压的电位。当这一电位高于锁存电路的反向阈值电压时，就无法进行数据写入(或其重新写入)。因此，已知有一种技术，其中提供了与用来供应低电位侧上正常电源电位GND的端子不同的一种端子，且比字线选择电平高出预定电平的电位被馈送到此端子，从而使得即使存储节点的电位在写入操作时被降去存取晶体管的阈值电压，也有可能利用锁存电路探测各个位线的低电平数据，因而能够可靠地进行数据写入和重新写入。
[专利文献1]
日本未经审查的专利公开No.Hei 9(1997)-231765
[专利文献2]
日本未经审查的专利公开No.Hei 4(1992)-168694
当p沟道MOS晶体管被用于存储单元的各个存取晶体管时，节点电位在逻辑值“0”写入时保持不变，致使写入操作变得不稳定。考虑到这一点，如在专利文献1所述的技术中那样，提供一个比低电位侧上正常电源电位高出预定电平的电压，是有效的。然而，根据专利文献1，由于存取晶体管被制作在本体层中，故单元的面积变得比较大。例如，如在专利文献1的图1所示的存储单元1中那样，可以从由4个晶体管Q11-Q14和2个电阻器R11-R12组成的存储单元中省略负载电阻器R11-R12。但在这种电路结构中，虽然存储单元的面积变小，但单元读出电流和泄漏电流彼此成正比，故存储器的高速运行和低泄漏是矛盾的。亦即，当为了高速运行而降低阈值电压和确保充足的栅-源电压Vgs时，就出现大的待机电流。相反，当使阈值电压高且降低漏-源电压Vds时，就出现小的读出电流，从而就出现低速运行。
发明内容
本发明的目的是提供一种技术来达致单元面积的减小和逻辑值“0”的恰当写入。本发明的另一目的是提供一种技术来达致待机电流的减小和运行速度的提高。
从本说明书和附图的描述中，本发明的上述和其它的目的和新颖特点是显而易见的。
本申请所公开的有代表性的发明的概述简述如下：
提供了一种半导体存储器件，它包括用来传送数据的第一位线；与第一位线有互补电平关系的第二位线；存储区，其中，第一晶体管的漏电极与第二晶体管的栅电极被彼此连接以形成第一节点，且第二晶体管的漏电极与第一晶体管的栅电极被彼此连接以形成第二节点；p沟道第三晶体管，它能够根据字线的电压电平而将第一节点连接到第一位线；p沟道第四晶体管，它能够根据字线的电压电平而将第二节点连接到第二位线；以及电源电路，它能够将根据施加到各个第一和第二晶体管的源电位与字线的选择电平电位之间的差变得大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，馈送到各个第一和第二晶体管的源电极，其中，第三和第四晶体管被构造成垂直结构，第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上。
根据上述方法，第三和第四晶体管被构造成垂直结构，第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上。这达致了单元面积的减小。电源电路将根据施加到各个第一和第二晶体管的源电位与字线的选择电平电位之间的差变得大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，馈送到各个第一和第二晶体管的源电极。因此，进行“0”写入补偿。这达致了逻辑值“0”的恰当写入。
此时，字线的选择电平电位能够被设定为地电位。而且，电源电路包括连接到第一和第二晶体管的源电极和地的第五晶体管以及误差放大器，此误差放大器用来确定施加到其上的参考电压与施加到各个第一和第二晶体管的源电位之间的差，并用来根据此差值而控制第五晶体管的导通电阻。
当构造包含其中第一存储单元被设置成阵列形式的第一存储单元区、其中结构不同于第一存储单元的第二存储单元被设置成阵列形式的第二存储单元区、以及第一存储单元区与第二存储单元区之间共用的外围电路的半导体存储器件时，各个第一存储单元包含含有彼此连接的n沟道第一MOS晶体管和n沟道第二MOS晶体管的存储区、能够将第一MOS晶体管的漏电极和第二MOS晶体管的栅电极连接到第一位线的p沟道第三MOS晶体管、以及能够将第二MOS晶体管的漏电极和第一MOS晶体管的栅电极连接到第一位线的p沟道第四MOS晶体管。第三和第四MOS晶体管能够被构造成垂直结构，第三MOS晶体管能够被层叠在第一MOS晶体管上，且第四MOS晶体管能够被层叠在第二MOS晶体管上。此时，各个第二存储单元包括存储区，其中，包含串联连接的p沟道第五MOS晶体管和n沟道第六MOS晶体管的第一倒相器以及包含串联连接的p沟道第七MOS晶体管和n沟道第八MOS晶体管的第二倒相器，被连接成回路形式。第五和第七MOS晶体管被构造成垂直结构，第五MOS晶体管被层叠在第六MOS晶体管上，且第七MOS晶体管被层叠在第八MOS晶体管上。从而减小了单元面积。
此时，使第一存储单元阵列中相邻位线之间的阵列间距与第二存储单元阵列中相邻位线之间的阵列间距彼此相等，从而使得有可能在第一存储单元阵列与第二存储单元阵列之间共用位线。
当第一存储单元阵列与第二存储单元阵列的位线阵列间距彼此不同时，最好可以将用来选择性地连接第一和第二存储单元阵列中的位线的选择器，插入在第一存储单元阵列的位线与第二存储单元阵列的位线之间。
提供了一种半导体存储器件，它包括提供在字线与位线交点处的存储单元、用来选择性地将位线连接到数据线的列选择开关、用来将各个位线预充电到预定电平的位线预充电电路、以及能够在高于位线预充电电路输出的预充电电压的电平电压下对列选择开关选择的位线进行预充电的高电压预充电装置。
根据上述装置，高电压预充电装置在高于位线预充电电路产生的预充电电压的电平电压下进行预充电。这达致了待机电流的减小，并提高了读出和写入速度。
此时，半导体存储器件包括经由列选择开关连接到位线且能够通过列选择开关选择的位线将数据写入到相应存储单元中的写入放大器。高电压预充电装置能够被包含在写入放大器中。
存储器件可以包含含有彼此连接的n沟道第一MOS晶体管和n沟道第二MOS晶体管的存储区、能够将第一MOS晶体管的漏电极和第二MOS晶体管的栅电极连接到第一位线的p沟道第三MOS晶体管、以及能够将第二MOS晶体管的漏电极和第一MOS晶体管的栅电极连接到第一位线的p沟道第四MOS晶体管。第三和第四MOS晶体管被构造成垂直结构，第三MOS晶体管被层叠在第一MOS晶体管上，且第四MOS晶体管被层叠在第二MOS晶体管上。从而达致了单元面积的减小。
半导体存储器件还可以包括电源电路，此电源电路能够将根据施加到各个第一和第二MOS晶体管的源电位与字线的选择电平电位之间的差变得大于或等于各个第三和第四MOS晶体管的阈值电压的条件而设定的电压，馈送到各个第一和第二MOS晶体管的源电极。
而且，各个第三和第四MOS晶体管能够被设定，以便在极性与使沟道导通的电位相反的电位被施加在其栅和源之间的状态下，将高电平侧上的数据保持在存储区中。当位线被升压时，相应字线的电位被相对降低。因此，同一个位线上所有未被选择的存储单元中仅仅某些存储单元被置于被选择的状态，致使大电流被用尽。然而，若如上所述，在极性与使沟道导通的电位相反的电位被施加在栅和源之间的状态下，数据被保持，则即使各个位线的电位上升，也不必增大泄漏电流。
用于半导体集成电路中的各个MOS晶体管的膜厚度，一般常常被限制为二种类型。为了将内部电路的高耐压MOS晶体管制作在其范围内，类型完全相同于输入/输出电路中所用的高耐压MOS晶体管最好可以被用于使用电平电压高于预充电电路输出的预充电电压的地方。
附图说明
图1是方框图，示出了作为根据本发明的半导体存储器件例子的混合半导体存储器件主要部分的结构例子；
图2是电路图，示出了包括在混合半导体存储器件中的6T单元的结构例子；
图3是电路图，示出了包括在混合半导体存储器件中的4T单元的结构例子；
图4是剖面图，示出了4T单元的主要部分；
图5是布局平面图，示出了用来与4T单元进行比较的本体构造单元；
图6是解释图，示出了4T单元的保持状态与此时主要节点的电压之间的关系；
图7是解释图，示出了4T单元的写入状态与此时主要节点的电压之间的关系；
图8是波形图，示出了4T单元读出和写入时的主要操作；
图9描述了用于存储单元阵列组合件中的各种内部电压之间的关系；
图10是方框图，示出了包括根据本发明的半导体存储器件的半导体集成电路的结构例子；
图11是电路图，示出了包括在图10所示半导体集成电路中的SRAM宏的详细结构例子；
图12描述了包括在SRAM宏中的主放大器与包括在其中的晶体管的剖面之间的关系；
图13是特性图，示出了包括在SRAM宏中的传送MOS与包括在其中的驱动MOS的泄漏电流；
图14示出了包括在SRAM宏中的n沟道MOS晶体管的导通状态电流特性；而
图15是波形图，示出了SRAM宏主要部分的工作。
具体实施方式
图1示出了作为根据本发明的半导体存储器件例子的混合半导体存储器件。虽然没有特别的限制，但图1所示的混合半导体存储器件10是用熟知的半导体集成电路制造技术被制作在诸如单晶硅之类的半导体衬底上的。虽然没有特别的限制，但混合半导体存储器件10包括存储单元阵列组合件25、字驱动器20和21、Y(列)选择器24、主放大器11、以及写入放大器12。
存储单元阵列组合件25包含分别安置成彼此相交的多个字线和多个位线、以及分别安置在字线与位线相交处的多个存储单元。存储单元阵列组合件25被制作成具有4T单元区13、4T单元区14、4T单元区15、6T单元区16、6T单元区17、6T单元区18、以及DRAM单元区19。借助于组合4个晶体管而组成的多个存储单元，以阵列的形式被分别提供在4T单元区13、14、15中。分别借助于组合6个晶体管而组成的多个存储单元，以阵列的形式被分别提供在6T单元区16、17、18中。多个动态存储单元以阵列的形式被提供在DRAM单元区19中。
电源布线26被提供在4T单元区13和14与6T单元区17和18之间。电源布线27被提供在4T单元区15与6T单元区16之间。作为与借助于组合4个晶体管而组成的存储单元(称为“4T单元”)的区别，借助于组合6个晶体管而组成的存储单元(称为“6T单元”)在高电位侧上需要馈以电源VDD。经由电源布线26和27来对6T单元执行高电位侧上电源VDD的馈送。
由于芯片占据区中的4T存储单元能够被制作得比6T存储单元更小，故相邻位线之间的阵列间距也能够相应缩窄。4T单元区14中的位线阵列间距被设定为6T单元区18中的位线阵列间距的1/2。因此，读出放大器和1/2选择器22被设置在4T单元区14与6T单元区18之间。4T单元区14中的位线和6T单元区18中的位线被分别连接成2∶1的形式。亦即，6T单元区18中的一个位线经由1/2选择器被连接到4T单元区14中的二个位线。根据列地址信号能够控制1/2选择器的工作。读出放大器和1/2选择器22中的读出放大器，将读自4T单元区14的信号放大到可以写入到6T单元区18中的电平，并将读自6T单元区18的信号放大到可以重新写入到4T单元区14中的电平。读出放大器和1/2选择器22中的读出放大器，被连接到4T单元区14侧上的Y选择器24，其中对应于列地址的位线被选择。顺便说一下，为了在4T单元区14中获取干扰测量的目的，在由读出放大器完成读出之后，形成了诸如4T单元区14侧上的位线分隔于读出放大器、用脉冲驱动方法执行4T单元区14侧中的写入之类的设计方案。
4T单元区13中相邻位线之间的阵列间距被形成为等于6T单元区17中的相邻位线之间的间距，从而使4T单元区13中的位线和6T单元区17中的位线被共用。利用Y选择器24，根据列地址，能够对它们进行选择。
4T单元区15与6T单元区16之间的关系等于4T单元区13与6T单元区17之间的关系。亦即，4T单元区15中相邻位线之间的阵列间距被形成为等于6T单元区16中的相邻位线之间的间距，从而使4T单元区15中的位线和6T单元区16中的位线被共用。利用Y选择器24，根据列地址，能够对它们进行选择。
字驱动器21被4T单元区13、14、15以及6T单元区16、17、18共用。
DRAM单元区19中的各个字线分别被专用字驱动器20驱动到选择电平。连接到字线与位线的交点的各个动态存储单元，由一个晶体管和一个电荷存储电容器组成。其芯片占据面积小于4T单元区15和6T单元区16中各个存储单元的芯片占据面积。相应地说，DRAM单元区19中相邻位线之间的阵列间距被形成为小于4T单元区15和6T单元区16中的位线阵列间距。因此，读出放大器和1/2选择器23以相似于设置在4T单元区14与6T单元区18之间的方式，被设置在DRAM单元区19与6T单元区16之间，DRAM单元区19和6T单元区16中的位线从而被连接成2∶1的形式。根据列地址信号，能够控制读出放大器和1/2选择器23中的1/2选择器的工作。
图2示出了应用于各个6T单元区16、17、18的6T单元200的结构例子。
包含彼此串联连接的p沟道MOS晶体管201和n沟道MOS晶体管205的第一倒相器INV1，以及包含彼此串联连接的p沟道MOS晶体管202和n沟道MOS晶体管206的第二倒相器INV2，被连接成回路以形成存储区。p沟道MOS晶体管201和202的源电极被连接到高电位侧上的电源VDD，而n沟道MOS晶体管205和206的源电极被连接到低电位侧上的电源VSS。虽然没有特别的限制，但在本半导体存储器件中，低电位侧上的电源VSS等于接地线GND。其电位被设定为0V。
p沟道MOS晶体管201与n沟道MOS晶体管205被串联连接处，被构造成存储区的第一节点N1。第一节点N1经由n沟道MOS晶体管203被连接到位线BLT。p沟道MOS晶体管202与n沟道MOS晶体管206被串联连接处，被构造成存储区的第二节点N2。第二节点N2经由n沟道MOS晶体管204被连接到位线BLB。位线BLT和BLB被提供成互补位线对，用来传输互补电平的信号。
n沟道MOS晶体管203和204的工作由字线WL的电位来控制。在本例子中，当字线WL被驱动到高电平时，n沟道MOS晶体管203和204开始导电，致使存储区的第一节点N1和第二节点N2分别被连接到位线BLT和BLB，从而有可能将数据写入到存储区中，以及从存储区读出数据。
p沟道MOS晶体管201和202被构造成垂直结构。如稍后要描述的那样，p沟道MOS晶体管201被层叠在n沟道MOS晶体管205上，且p沟道MOS晶体管202被层叠在n沟道MOS晶体管206上，从而达致了存储单元面积的减小。
虽然图2所示的6T单元200具有在完全静态工作中被高速激活且待机电流消耗低的优点，但组成元件数目增大，各个节点之间连接的数目也增大。因此，单位单元的尺寸变得比较大。
图3示出了应用于各个4T单元区13、14、15的4T单元300的结构例子。
n沟道MOS晶体管305和306还被称为驱动MOS，且被彼此连接以构成存储区。n沟道MOS晶体管305和306的源电极被连接到低电位侧上的电源VSS。n沟道MOS晶体管305的漏电极与n沟道MOS晶体管306的栅电极被彼此连接处，被构造成存储区的第一节点N3。第一节点N3经由p沟道MOS晶体管301被连接到位线BLT。n沟道MOS晶体管306的漏电极与n沟道MOS晶体管305的栅电极被彼此连接处，被构造成存储区的第二节点N4。第二节点N4经由p沟道MOS晶体管302被连接到位线BLB。
p沟道MOS晶体管301和302还被称为传送MOS，且其工作由字线WL的电位来控制。在本例子中，当字线WL被驱动到低电平时，p沟道MOS晶体管301和302开始导电，致使存储区的第一节点N3和第二节点N4被连接到其相应的位线BLT和BLB，从而有可能将数据写入到存储区中，以及从存储区读出数据。
p沟道MOS晶体管301和302被构造成垂直结构。如稍后要描述的那样，p沟道MOS晶体管301被层叠在n沟道MOS晶体管305上，且p沟道MOS晶体管302被层叠在n沟道MOS晶体管306上，从而能够达致存储单元面积的减小。
图3所示的4T单元300保持高电平，可归因于p沟道MOS晶体管301和302的泄漏。与图2所示结构相比，由于组成元件的数目小，且节点的数目也小，故单位单元的尺寸比较小，但折中关系被建立在4T单元的待机电流与运行速度之间。例如，当使待机电流减小时，运行速度就相应地降低。
图5示出了用来与4T单元300进行比较的本体4T单元的布局平面。由于4个晶体管由本体构成，故本体4T单元需要提供对应于4个MOS晶体管的空间作为它们的底座或基底。由于存在p沟道MOS晶体管和n沟道MOS晶体管，故要求良好的分隔。为了在p沟道区与n沟道区之间进行布线，都必须通过上层。此时，需要接触孔(LCONT和LCONT2)，用来连接各个扩散层和各个布线层。
图4示出了4T单元300主要部分的剖面。顺便说一下，图3和4中①、②、③所指处被提供来确定主晶体管的电极。
由于以层叠在n沟道MOS晶体管305和306上的方式制作了垂直结构型p沟道MOS晶体管301和302，故相当于二个MOS晶体管的空间足以成为基座。由于p沟道MOS晶体管301和302是SOI型的，故无需小心地隔离。由于垂直结构本身共用各个接触，故无须提供对本体构造至关重要的接触孔。
由于p沟道MOS晶体管被用于4T单元300中中的传送MOS(301和302)，故单元中的高电平在数据写入时被提升到各个位线的电位。但低电平仅仅使写入达到VSS-Vth。此处，Vth被定义为各个传送MOS(301和302)的阈值电压。因此，以下列方式来执行“0”写入补偿。
图6示出了此时4T单元300的保持状态与主节点电压之间的关系。
p沟道MOS晶体管301或302的泄漏补偿了由n沟道MOS晶体管关断时在成为高电平(逻辑值“1”)的节点N3或N4处的泄漏造成的电压降。因此，p沟道MOS晶体管301或302被控制到非常浅的导通状态(Vgs＝α)。于是，如上所述的相同电流均匀流入到成为低电平(逻辑值“0”)的节点N3或N4。但此时它经由处于导通状态的n沟道MOS晶体管305或306流入到低电位电源VSS侧。用上述电流产生了处于保持状态的节点Vssm电位(+β)，并被用作“0”写入补偿电位。
图7示出了此时4T单元300的写入状态与主节点电压之间的关系。
在写入时，字线WL为低电平(＝VSS)，致使p沟道MOS晶体管301和302被连接。由于位线BLT处于高电平(＝VDD)，故以高电位侧上的电源VDD电平作为参考电平，以共源构造而工作。但由于采取上述晶体管对n沟道MOS晶体管305的电位比率，故当保持原封不动时，节点N3简单地上升到大约1/3。由于n沟道MOS晶体管305的驱动随着节点N4侧电位的降低而变弱，故N3逐渐上升并最终达到高电位侧上的电源VDD。相反，由于节点N4侧一开始为电源VDD电平，故采取共源构造。而且，节点N4的电位由于没有负载MOS晶体管而急剧降低。然而，随着节点N4侧的电位逐渐接近Vssm电平，栅-源电压Vgs降低，故采取源输出器工作。最后达到Vgs＝Vssm-Vss。此处，Vssm的电平被确定，致使Vgs达到大于或等于各个p沟道MOS晶体管301和302的阈值电压。结果就进行“0”写入补偿。顺便说一下，即使某些情况下在各个节点处保留少许电压，各节点会由于p沟道MOS晶体管301或302的泄漏而变成Vssm电平。
图8示出了在4T单元300读出和写入时的主要工作波形。
在被选择的单元的情况下，字线WL被驱动到低电平。在读出周期中，字线WL被降低到低电位侧上的电源VSS电平，致使节点N3和N4处的信号被读入到位线BLT/BLB中。在写入周期中，字线WL被降低到电源VSS电平，致使写入数据被传送到各个节点N3和N4。此时，使各个位线的低电平成为比字线WL的选择电平(低电位侧上的电源VSS电平)高出各个传送MOS的阈值电压，从而执行“0”写入补偿。
图9示出了用于存储单元阵列组合件25的各种内部电压。
各个位线的高电平被设定为1.7V，而各个位线的低电平被设定为0V(＝VSS)。字线的高电平(非选择电平)被设定为1.2V，而字线的低电平(选择电平)被设定为0V(＝VSS)。考虑到“0”写入补偿，4T单元300的Vssm电平(单元VSS)被设定为0.3V。这是当Vgs＝Vssm-Vss时，以Vgs变得大于或等于各个p沟道MOS晶体管301和302的阈值电压的方式确定的。这些各种各样的电压是借助于以下列方式对来自外部的电压进行步降而得到的。
亦即，馈自外部的电源电压1.5V(VDD)被步降电路91步降，从而产生被馈送到各个外围电路的1.2V的内部电压。馈自外部的电源电压1.5V(VDD)被步降电路92步降，从而产生对应于字线WL的高电平的1.2V。由于产生的1.2V稳定了保持特性，故形成了调整和温度补偿。此电压被非选择字线处的寄生电容器C1稳定。单元VDD＝0.3V被恒压电路93和存储单元阵列中的寄生电容器C2稳定。恒压电路93被连接到4T单元300中的n沟道MOS晶体管305和306的源电极以及低电位侧上的电源VSS，并用作单元电流的可变阻抗装置。虽然没有特别的限制，但恒压电路93包含连接到4T单元300中n沟道MOS晶体管305和306的源电极以及低电位侧上电源VSS的n沟道MOS晶体管933、用来根据馈自外部的电源电压1.5V(VDD)产生参考电压Vref的参考电压发生器931、以及用来确定参考电压发生器931产生的参考电压Vref与单元VSS之间的差值并根据此差值控制n沟道MOS晶体管933的导通电阻的误差放大器932。参考电压发生器931根据调整和温度补偿而稳定参考电压Vref。亦即，参考电压发生器931配备有诸如带隙参考之类的稳定的参考电压源、能够在测试时调整的熔丝电路、以及赝调整电路即模拟调整电路。利用调整功能来修正各个p沟道MOS晶体管之间的变化，从而也可能达致成品率的改善。由于模拟调整功能，电压电平根据测试命令被改变而不引起熔丝熔断，从而设法便利写入裕度测试。
根据上述例子，能够获得下列工作和效果。
(1)通常，存储单元的密度按DRAM单元区、4T单元区、6T单元区的顺序下降。随机存取的速度按6T单元区、4T单元区、DRAM单元区的顺序降低。于是，量大且其中不怎么强调存取速度的数据，最好被存储在DRAM区19中，而使用频率高且需要高速存取的数据，最好被存储在各个6T单元区16、17、18以及4T单元区13、14、15中。根据存取速度、使用频率等的要求而恰当地使用这些单元区，从而以这种方式获得最佳的性能。由于位线在不同单元区之间导电，故能够经由位线而高速进行各个存储数据的复制。例如，当存储在6T单元区16、17、18中的数据分别被传送到4T单元区13、14、15时，用导电的位线能够得到高速数据传送。
(2)由于单元VDD＝0.3V被用来执行“0”写入补偿，故在写入低电平时能够得到超过VSS-Vth限度的写入。单元VDD＝0.3V也由恒压电路93和存储单元阵列中的寄生电容器C2来稳定。恒压电路93被连接到4T单元300中的n沟道MOS晶体管305和306的源电极以及低电位侧上的电源VSS，并用作单元电流的可变阻抗装置。恒压电路93包含连接到4T单元300中n沟道MOS晶体管305和306的源电极以及低电位侧上电源VSS的n沟道MOS晶体管933、用来根据馈自外部的电源电压1.5V(VDD)产生参考电压Vref的参考电压发生器931、以及用来确定参考电压发生器931产生的参考电压Vref与单元VSS之间的差值并根据此差值控制n沟道MOS晶体管933的导通电阻的误差放大器932，从而达致单元VDD＝0.3V的稳定。
(3)由于垂直结构的p沟道MOS晶体管301和302被应用于传送MOS，且垂直结构的p沟道MOS晶体管301和302以堆积在n沟道MOS晶体管305和306上的形式被制作，故对应于二个MOS晶体管的空间足以作为基座。由于p沟道MOS晶体管301和302是SOI型的，故无须小心的隔离。由于它们本身因为垂直结构而共用各个接触，故无须提供对本体构造至关重要的接触孔。从这一观点看，能够达致存储单元的按比例缩小。
图10示出了包括根据本发明的半导体存储器件的半导体集成电路的结构例子。
虽然没有特别的限制，但图10所示的半导体集成电路100包括输入电路101、电平移位器102、内部逻辑103、电平移位器104、输出电路105、步降电源电路106、以及SRAM宏107，并用熟知的半导体集成电路制造技术被制作在诸如单晶硅衬底之类的半导体衬底上。输入电路101具有取得经由输入端子输入的信号的功能。电平移位器102具有将经由输入电路101输入的高电位侧上电源VDD系统的信号(高电压)移位到Vperi系统(低电压)的功能。内部逻辑103是Vperi系统的，且包括用来对输入信号实现预定逻辑操作处理的中央处理器及其外围电路。在内部逻辑103的逻辑操作时，SRAM宏107被存取，且其中存储的信息按需要被使用。电平移位器104具有降从内部逻辑103输出的信号(Vperi系统)移位到高电位侧上电源VDD系统的功能。输出电路105具有将从电平移位器104输出的信号从输出端子输出的功能。
步降电源电路106对施加在高电位侧上的电源VDD进行步降，从而产生低于VDD电平的电压Vperi。产生的电压Vperi被馈送到电平移位器102、内部逻辑103、电平移位器104、以及SRAM宏107。
虽然没有特别的限制，但SRAM宏107包括Y(列)译码器108、主放大器和写入放大器109、列选择电路110、SRAM矩阵111、VSSM发生器112、VWL发生器113、以及字线驱动器114。
图11示出了SRAM宏107主要部分的结构例子。
SRAM矩阵111包括多个字线、提供成与字线相交的多个位线、以及分别提供在字线与位线分别相交处的多个4T单元。结构各与图3所示相同的单元基本上被应用于4T单元。亦即，n沟道MOS晶体管305和306被连接以构成存储区。n沟道MOS晶体管305和306的源电极被连接到低电位侧上的电源Vssm。n沟道MOS晶体管305的漏电极与n沟道MOS晶体管306的栅电极被彼此连接处，被构造成存储区的第一节点N3。第一节点N3经由p沟道MOS晶体管301被连接到位线BLT。n沟道MOS晶体管306的漏电极与n沟道MOS晶体管305的栅电极被彼此连接处，被构造成存储区的第二节点N4。第二节点N4经由p沟道MOS晶体管302被连接到位线BLB。
p沟道MOS晶体管301和302的工作受字线WL的电位控制。在本例子中，当字线WL被驱动到低电平时，p沟道MOS晶体管301和302导电，致使存储区的第一节点N3和第二节点N4分别被连接到位线BLT和BLB，于是使之可能将数据写入到存储区中以及从存储区读出数据。
p沟道MOS晶体管301和302被构造成图4所示的垂直结构。p沟道MOS晶体管301被层叠在n沟道MOS晶体管305上，且p沟道MOS晶体管302被层叠在n沟道MOS晶体管306上，从而能够达致存储单元面积的减小。
VSSM发生器112以例如相似于图9所示恒压电路93的方式被构成，且执行“0”写入补偿。
多个字线WL被字线驱动器(WLD)120选择性地驱动。字线驱动器120对输入的X(行)地址信号进行译码，并根据译码结果，将多个字线WL中对应于X地址的字线驱动到选择电平。在本例子中，由于p沟道MOS晶体管301和302被用作4T单元300的传送MOS，故字线WL的选择电平是低电平，等于低电位侧上的电源VSS电平。
VWL发生器121根据p沟道MOS晶体管和n沟道MOS晶体管泄漏电流之间的比率来控制各个字线的驱动电位电平。
互补的位线BLT和BLB经由列选择电路110被选择性地连接到主放大器和写入放大器109。主放大器和写入放大器109包括用来放大通过列选择电路110传输的信号的主放大器MA以及用来将写入信号通过列选择电路110馈送到位线BLT和BLB的写入放大器WA。
列选择电路110被如下构成：
p沟道MOS晶体管135和n沟道MOS晶体管136被并联连接，以构成列开关。位线BLT通过列开关被连接到主放大器MA和写入放大器WA。p沟道MOS晶体管137和n沟道MOS晶体管138被并联连接，以构成列开关。位线BLB通过列开关被连接到主放大器MA和写入放大器WA。还提供了预充电电路，用来将各个位线BLT和BLB预充电到预定的电压电平。此预充电电路包含连接到位线BLT的p沟道MOS晶体管132以及连接到位线BLB的p沟道MOS晶体管133，二者被串联连接。p沟道MOS晶体管132和133被串联连接处的节点，被馈以预定电平的预充电电压VbHold。列选择信号Ys被传送到p沟道MOS晶体管132和133的栅电极。当列选择信号Ys的电平被要求低时，使p沟道MOS晶体管132和133导电，致使位线BLT和BLB被预充电电压VbHold预充电。提供了用于均衡的p沟道MOS晶体管131，以便使位线BLT和BLB短路。当列选择信号Ys的电平被要求低，致使位线BLT和BLB被馈以预充电电压VbHold时，用于均衡的p沟道MOS晶体管31导电，致使位线BLT和BLB的预充电电平彼此相等。
主放大器MA包含都彼此连接的p沟道MOS晶体管139和140以及n沟道MOS晶体管141、142、143、144、145。MOS晶体管139、140、143的串联连接的电路以及MOS晶体管140、142、144的串联连接的电路，被连接成回路形式，以便构成锁存电路。p沟道MOS晶体管139和140的源电极被馈以电压Vperi。n沟道MOS晶体管143和144的源电极通过n沟道MOS晶体管145被连接到低电位侧上的电源VSS。主放大器使信号MAE能够被传送到n沟道MOS晶体管145的栅电极。当主放大器使信号MAE的电平能够被要求高，致使n沟道MOS晶体管145导电时，主放大器MA变成启动即可工作状态。
写入放大器WA包含彼此连接的p沟道MOS晶体管146、148、150以及n沟道MOS晶体管147、149。p沟道MOS晶体管146和n沟道MOS晶体管147被串联连接。它们的串联连接点被构造成节点IT，经由列选择电路110的MOS晶体管135和136被连接到位线BLT。p沟道MOS晶体管148和n沟道MOS晶体管149被串联连接。它们的串联连接点被构造成节点IB，经由列选择电路110的MOS晶体管137和138被连接到位线BLB。p沟道MOS晶体管146的栅电极被馈以节点IT的升压控制信号ITUB。当要求升压信号ITUB的电平低时，使p沟道MOS晶体管146导电，以便将基于高电位侧上的电源VDD的高电压馈送到节点IT。p沟道MOS晶体管148的栅电极被馈以节点IB的升压控制信号IBUB。当要求升压控制信号IBUB的电平低时，使p沟道MOS晶体管148导电，以便将基于高电位侧上的电源VDD的高电压馈送到节点IB。
n沟道MOS晶体管147和149的源电极被连接到低电位侧上的电源VDSS。n沟道MOS晶体管147和149的栅电极被馈以写入数据ITD和IBD。根据写入数据ITD和IBD来控制n沟道MOS晶体管147和149的的工作，以便能够进行数据写入。
而且，提供了p沟道MOS晶体管150，以便对节点IT和IB进行短路。根据传送到p沟道MOS晶体管150栅电极的均衡控制信号IEQB，节点IT和IB被均衡。
此处，4T单元300中的单元读出电流和泄漏电流彼此成正比。这意味着高速运行和低泄漏不能兼顾。亦即，当为了高速运行而降低阈值电压以便确保足够的栅-源电压Vgs时，大的待机电流就流动。相反，当使阈值电压高以便降低漏-源电压Vds时，小的读出电流就流动，致使得到低速运行。
虽然在待机模式中提高了单元VSS以便达致泄漏电流的降低，但需要设定各个模式，无法执行频繁的待机。
于是，图10所示的SRAM宏107利用了阈值电压高的MOS晶体管(厚膜元件)。这样，在读出之外的周期内，降低Vb1，以便形成低泄漏状态，并在读出时，对被列选择系统(Ys)选择的位线进行升压，从而能够得到电流消耗的降低和数据的高速读出。
亦即，厚膜元件(高耐压MOS晶体管)被应用于构成4T单元300的所有MOS晶体管、构成列选择电路110的所有MOS晶体管、构成写入放大器WA的所有MOS晶体管、以及主放大器MA中的MOS晶体管141和142，它们的阈值电压从而被设定为高，此外，位线预充电电压Vb1Hold被设定为低。
图12典型地示出了主放大器MA主要部分的剖面结构。
主放大器MA被构造成VDD系统被转换成Vperi系统的部分。仅仅n沟道MOS晶体管141和142被构造成厚膜元件，而其他的MOS晶体管被构造成薄膜元件。各个厚膜元件的栅的氧化物膜厚度被形成为厚于其它MOS晶体管例如薄膜MOS晶体管143的氧化物膜厚度。
利用这种厚膜元件，能够降低待机电流。但由于若保持原封不动，则在数据从4T单元300读出时，仅仅得到小的读出电流，故读出数据费时间。因此，在本例子中，高的电压(高电位侧上的电源VDD)被馈送到各根据列选择信号Ys通过节点IT和IB选择的位线BLT和BLB，从而提升了位线的预充电电平。结果，能够从4T单元300高速读出数据。即使在将数据写入到4T单元300中时，高的电压(高电位侧上的电源VDD)也以上述相同的方式经由节点IT和IB被馈送到位线BLT和BLB，从而提升了位线的预充电电平，达致了写入的提速。
在本例子中，如上所述，经由节点IT和IB馈送了高的电压(高电位侧上的电源VDD)来提升位线的预充电电平，从而能够从4T单元300高速读出数据。这样，高耐压MOS晶体管被用于所馈电压高于预充电电压的地方。举例来说，在图11所示的结构例子中，构成4T单元300的所有MOS晶体管、构成列选择电路110的所有MOS晶体管、构成写入放大器WA的所有MOS晶体管、以及主放大器MA的MOS晶体管141和142，被构造成为高耐压MOS晶体管。此时，类型完全相同于图10所示输入电路101和输出电路105中所用的高耐压MOS晶体管的那些晶体管，被用作内部电路所用的高耐压MOS晶体管。这是因为用于半导体内部电路的各个MOS晶体管的膜厚度一般常常被限制为二类，且内部电路的高耐压MOS晶体管能够被制作在其范围内。
图13示出了传送MOS(p沟道MOS晶体管301和302)以及驱动MOS(n沟道MOS晶体管305和306)的泄漏电流特性。水平轴表示各个MOS晶体管的栅-源电压，而垂直轴表示各个MOS晶体管的漏-源电流。实线表示的特性曲线对应于各个位线BL的电位等于1.5V的情况，而虚线表示的特性曲线对应于各个位线BL的电位等于2.0V的情况。图14示出了导通电流特性。
极性与使沟道导通的电位相反的电位，被施加在栅与源之间，以便增大泄漏电流。这是所谓的GIDL(栅诱导的漏泄漏电流)特性。在本例子中，这一GIDL特性被用来保持数据。顺便说一下，在例如论文“Ja-Hao Chen，Shyh-Chyi Wong，and Yeong-Her Wang，“An Analytic Three-Terminal Band-to-Band Tunneling Model onGIDL in MOSFET”，IEEE TRANSACTIONS ON ELECTRON，Vol.48，7，July 2001”中，已经描述了MOS晶体管的GIDL特性。
参照图13，由于在读出时位线BL的电位等于2.0V，故导致各个传送MOS的栅-源电压Vgs为-0.1V。于是，传送MOS由GIDL特性保持非常微弱的导通，泄漏电流因而比平常增大得更少。利用这种模式，能够加速各个非选择单元的恢复。
在p沟道MOS晶体管的GIDL区中进行数据的保持。亦即，各个晶体管被设定成在极性与使沟道导通的电位相反的电位被施加在栅与源之间的状态下将数据保持在存储区中的高电平侧上。这是由于下列理由。
亦即，当位线被升压时，相应字线的电位被相对降低。同一个位线上所有非选择存储单元中仅仅某些存储单元被置于选择状态，致使大电流被用尽。但若用p沟道MOS晶体管的GIDL区来保持数据的高电平，则即使各个位线的电位上升，也不需要提高泄漏电流。
于是，在本例子中，位线的电位BL是+0.4V(1.5V+0.4V＝1.9V)，且栅-源电压Vgs在待机时被给定为0.4V的反偏压。因此，利用GIDL区，字线WL保持高电平。若BL＝1.5V，则各个驱动MOS(相当于各个n沟道MOS晶体管305和306)的关断泄漏电流为10-13A。与读出电压BL＝2.0V时的5×10-12相比，此电流为其1/50。
由于待机电流被设定到50-100倍于驱动MOS的泄漏电流，故当BL＝1.5V时，待机电流能够为10-13×100＝10-11，而当BL＝2.0V时，待机电流能够为2×10-12×100＝2×10-10的1/20。当设定BL＝2.0V时，相对于BL＝1.5V时的1.1mA，在读出时得到了4.0mA，致使能够得到3.6倍的提高(提速)。
图15示出了图11所示SRAM宏主要部分的工作波形。在本例子中，示出了保持周期、读出周期、以及写入周期。
在保持周期中，位线被低位线预充电电压Vb1Hoid预充电，从而降低了单元泄漏电流。
在读出周期中，高电位侧上的电源VDD被施加到主放大器MA和写入放大器WA。因此，被列选择电路110选择的位线BLT和BLB的电位上升，且存储单元相应的驱动力增大。在完成读出之后，分别使位线BLT和BLB为高电位电平，以便进行单元恢复。
在设定为紧接读出周期之后的保持周期中，当分别使位线BLT和BLB为非选择状态时，位线BLT/BLB被缓慢地恢复到原先的电压电平Vb1Hold。
接着，在写入周期中，以相似于读出周期的方式，高电位侧上的电源VDD被施加到主放大器MA和写入放大器WA。因此，被列选择电路110选择的位线BLT和BLB的电位上升，且存储单元相应的驱动力增大。在完成写入之后，使位线BLT和BLB的电位等于高电位，以便实现单元恢复。
根据上述例子，能够得到下列工作和效果。
亦即，厚膜元件被应用于构成4T单元300的所有MOS晶体管、构成列选择电路110的所有MOS晶体管、构成写入放大器WA的所有MOS晶体管、以及主放大器MA中的MOS晶体管141和142，它们的阈值电压从而被设定为高，此外，位线预充电电压Vb1Hold被设定为低。因而可能达致待机电流降低。在读出时，高的电压(高电位侧上的电源VDD)经由节点IT和IB被施加到根据列选择信号Ys选择的位线BLT和BLB，从而提升位线的预充电电平，于是有可能从4T单元300高速读出数据。
即使在数据写入到4T单元300中时，高的电压(高电位侧上的电源VDD)也同样经由节点IT和IB被施加到位线BLT和BLB，从而提升位线的预充电电平，于是有可能达致数据写入提速。
虽然用上述各个实施方案已经具体描述了本发明人上面提出的本发明，但本发明不局限于这些实施方案。不言自明，能够在不偏离其本质的范围内对其进行各种改变。
例如，提供FRAM(铁电RAM)区来取代图1所示的DRAM单元区19。在FRAM区中可以布局各具有用于数据保持电容器中的铁电膜的非易失存储单元。
图11所示的主放大器MA、写入放大器WA、列选择电路110等，能够被应用于图1所示的混合半导体存储器件。
虽然上面的描述主要已经由本发明人提出的本发明被应用于属于扩展本发明背景应用领域的包括SRAM宏的半导体集成电路的情况组成，但本发明不局限于此，而是能够被广泛地应用于各种半导体集成电路。
能够以至少包括位线为条件来应用本发明。
利用本申请公开的本发明的代表性发明得到的有利效果将简述如下：
当存储单元包含第一、第二、第三、第四晶体管时，第三和第四晶体管被构造成垂直结构，第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上，从而能够达致单元面积的减小。根据施加到各个第一和第二晶体管的源电位与字线选择电平之间的差值达到大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，被施加到第一和第二晶体管的各个源电极，借以提供“0”写入补偿，从而达致逻辑值“0”的恰当写入。高电压预充电装置在高于来自位线预充电电路的预充电电压的电压下执行预充电，从而有可能达致待机电流的减小以及读出和写入的加速。

Claims (13)

1.一种半导体存储器件，它包含：
用来传送数据的第一位线；
与第一位线有互补电平关系的第二位线；
存储区，其中，第一晶体管的漏电极与第二晶体管的栅电极被彼此连接以形成第一节点，且第二晶体管的漏电极与第一晶体管的栅电极被彼此连接以形成第二节点；
p沟道第三晶体管，它能够根据字线的电压电平而将第一节点连接到第一位线；
p沟道第四晶体管，它能够根据字线的电压电平而将第二节点连接到第二位线；以及
电源电路，它能够将根据施加到各个第一和第二晶体管的源电位与字线选择电平电位之间的差变得大于或等于各个第三和第四晶体管的阈值电压的条件而设定的电压，馈送到各个第一和第二晶体管的源电极，
其中，第三和第四晶体管被构造成垂直结构，第三晶体管被层叠在第一晶体管上，而第四晶体管被层叠在第二晶体管上。
2.根据权利要求1的半导体存储器件，其中，字线选择电平的电位被设定为地电平。
3.根据权利要求2的半导体存储器件，
其中，电源电路包括：
连接到第一和第二晶体管的源电极和地的第五晶体管；以及
误差放大器，用来确定施加到其上的参考电压与施加到各个第一和第二晶体管的源电位之间的差值，并用来根据此差值而控制第五晶体管的导通电阻。
4.一种半导体存储器件，它包含：
第一存储单元区，其中，第一存储单元被设置成阵列形式；
第二存储单元区，其中，结构不同于第一存储单元的第二存储单元被设置成阵列形式；以及
第一存储单元区与第二存储单元区之间共用的外围电路，
其中，所述各个第一存储单元包括：
包含彼此连接的n沟道第一MOS晶体管和n沟道第二MOS晶体管的存储区；
能够将第一MOS晶体管的漏电极和第二MOS晶体管的栅电极连接到第一位线的p沟道第三MOS晶体管；以及
能够将第二MOS晶体管的漏电极和第一MOS晶体管的栅电极连接到第一位线的p沟道第四MOS晶体管，
其中，第三和第四MOS晶体管被构造成垂直结构，第三MOS晶体管被层叠在第一MOS晶体管上，且第四MOS晶体管被层叠在第二MOS晶体管上，
其中，所述各个第二存储单元包括存储区，其中，包含串联连接的p沟道第五MOS晶体管和n沟道第六MOS晶体管的第一倒相器以及包含串联连接的p沟道第七MOS晶体管和n沟道第八MOS晶体管的第二倒相器，被串联连接成回路形式，且
其中，第五和第七MOS晶体管被构造成垂直结构，第五MOS晶体管被层叠在第六MOS晶体管上，而第七MOS晶体管被层叠在第八MOS晶体管上。
5.根据权利要求4的半导体存储器件，其中，使第一存储单元阵列中相邻位线之间的阵列间距与第二存储单元阵列中相邻位线之间的阵列间距彼此相等，以便在第一存储单元阵列与第二存储单元阵列之间共用位线。
6.根据权利要求4的半导体存储器件，其中，当第一存储单元阵列与第二存储单元阵列的位线阵列间距彼此不同时，将用来选择性地连接位线的选择器，插入在第一存储单元阵列的位线与第二存储单元阵列的位线之间。
7.根据权利要求1-6中任何一个的半导体存储器件，其中，各个第三和第四MOS晶体管被设定成在极性与用来使沟道导通的电位相反的电位被施加在栅与源之间的状态下将数据保持在存储区中的高电平侧上。
8.一种半导体存储器件，它包含：
提供在字线与位线交点处的存储单元；
用来选择性地将位线连接到数据线的列选择开关；
用来将各个位线预充电到预定电平的位线预充电电路；以及
能够在高于位线预充电电路输出的预充电电压的电平电压下对列选择开关选择的位线进行预充电的高电压预充电装置。
9.根据权利要求8的半导体存储器件，还包括经由列选择开关连接到位线且能够通过列选择开关选择的位线将数据写入到相应存储单元中的写入放大器，所述写入放大器包括高电压预充电装置。
10.根据权利要求8或9的半导体存储器件，
其中的存储单元包括：
包含彼此连接的n沟道第一MOS晶体管和n沟道第二MOS晶体管的存储区；
能够将第一MOS晶体管的漏电极和第二MOS晶体管的栅电极连接到第一位线的p沟道第三MOS晶体管；以及
能够将第二MOS晶体管的漏电极和第一MOS晶体管的栅电极连接到第一位线的p沟道第四MOS晶体管，且
其中，第三和第四MOS晶体管被构造成垂直结构，第三MOS晶体管被层叠在第一MOS晶体管上，且第四MOS晶体管被层叠在第二MOS晶体管上。
11.根据权利要求10的半导体存储器件，还包括电源电路，它能够将根据施加到各个第一和第二MOS晶体管的源电位与字线选择电平电位之间的差值变得大于或等于各个第三和第四MOS晶体管的阈值电压的条件而设定的电压，馈送到各个第一和第二MOS晶体管的源电极。
12.根据权利要求11的半导体存储器件，其中，各个第三和第四MOS晶体管被设定成在极性与用来使沟道导通的电位相反的电位被施加在栅与源之间的状态下，将数据保持在存储区中的高电平侧上。
13.一种半导体集成电路，它包含：
用来提取数据的输入电路；
内部逻辑，用来对经由输入电路提取的数据进行逻辑运算；以及
有关内部逻辑的逻辑运算的存储区，
其中，存储区包括权利要求8-12中任何一个所述的半导体存储器件，且
其中，在使用了比预充电电路输出的预充电电压高的电平电压处，使用和在输入电路或输出电路中使用的高耐压MOS晶体管相同类型的MOS晶体管。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101548331A (zh) * 2007-09-20 2009-09-30 赛普拉斯半导体公司 可编程的csonos逻辑单元
CN101540189B (zh) * 2008-03-17 2013-08-14 尔必达存储器株式会社 具有单端读出放大器的半导体器件
CN108346442A (zh) * 2017-01-25 2018-07-31 中芯国际集成电路制造(上海)有限公司 灵敏放大器
CN109637565A (zh) * 2017-10-05 2019-04-16 印芯科技股份有限公司 记忆胞
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
KR101142996B1 (ko) * 2004-12-31 2012-05-08 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
KR100682218B1 (ko) * 2005-05-30 2007-02-12 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP2007234073A (ja) * 2006-02-27 2007-09-13 Fujitsu Ltd 半導体記憶装置
JP5158624B2 (ja) * 2006-08-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7564725B2 (en) * 2007-08-31 2009-07-21 Texas Instruments Incorporated SRAM bias for read and write
KR101105002B1 (ko) * 2010-01-23 2012-01-16 배신영 병마개
US8310856B2 (en) * 2010-06-09 2012-11-13 Radiant Technology Ferroelectric memories based on arrays of autonomous memory bits
US8824186B2 (en) * 2010-06-09 2014-09-02 Radiant Technologies, Inc. Embedded non-volatile memory circuit for implementing logic functions across periods of power disruption
KR101715048B1 (ko) 2010-09-13 2017-03-13 삼성전자주식회사 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템
KR101893848B1 (ko) 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
KR101420538B1 (ko) 2012-12-27 2014-07-16 삼성전기주식회사 게이트 드라이버
US10957366B2 (en) 2018-05-24 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Circuits and methods for compensating a mismatch in a sense amplifier

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0141494B1 (ko) * 1988-01-28 1998-07-15 미다 가쓰시게 레벨시프트회로를 사용한 고속센스 방식의 반도체장치
US5020028A (en) * 1989-08-07 1991-05-28 Standard Microsystems Corporation Four transistor static RAM cell
US5047979A (en) * 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells
JPH04168694A (ja) 1990-10-31 1992-06-16 Mitsubishi Electric Corp 半導体記憶装置
KR920022532A (ko) * 1991-05-13 1992-12-19 문정환 이중 수직 채널을 갖는 스태틱램 및 그 제조방법
US5398200A (en) * 1992-03-02 1995-03-14 Motorola, Inc. Vertically formed semiconductor random access memory device
US5303190A (en) * 1992-10-27 1994-04-12 Motorola, Inc. Static random access memory resistant to soft error
JPH06162776A (ja) * 1992-11-18 1994-06-10 Nec Corp 半導体メモリ回路
JPH0757476A (ja) 1993-08-12 1995-03-03 Nec Corp 半導体メモリ集積回路
US5453949A (en) * 1994-08-31 1995-09-26 Exponential Technology, Inc. BiCMOS Static RAM with active-low word line
US5670803A (en) * 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP3606951B2 (ja) * 1995-06-26 2005-01-05 株式会社ルネサステクノロジ 半導体記憶装置
US6028340A (en) * 1995-07-10 2000-02-22 Lg Semicon Co., Ltd. Static random access memory cell having a field region
JP2996168B2 (ja) 1996-02-23 1999-12-27 日本電気株式会社 半導体メモリ集積回路装置
JPH10283776A (ja) * 1997-04-04 1998-10-23 Mitsubishi Electric Corp 半導体記憶装置
US6005296A (en) * 1997-05-30 1999-12-21 Stmicroelectronics, Inc. Layout for SRAM structure
DE69727581D1 (de) 1997-11-28 2004-03-18 St Microelectronics Srl RAM-Speicherzelle mit niedriger Leistungsaufnahme
US6028801A (en) * 1998-06-29 2000-02-22 Conexant Systems, Inc. High speed sensing of dual port static RAM cell
US6207998B1 (en) * 1998-07-23 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with well of different conductivity types
JP2001155486A (ja) 1999-11-25 2001-06-08 Nec Corp 半導体スタティックメモリ
WO2001057875A1 (fr) * 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
DE10009346B4 (de) * 2000-02-28 2011-06-16 Qimonda Ag Integrierte Schreib-/Leseschaltung zur Auswertung von zumindest einer Bitline in einem DRAM Speicher
JP3326560B2 (ja) 2000-03-21 2002-09-24 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
US6442060B1 (en) * 2000-05-09 2002-08-27 Monolithic System Technology, Inc. High-density ratio-independent four-transistor RAM cell fabricated with a conventional logic process
US6903411B1 (en) * 2000-08-25 2005-06-07 Agere Systems Inc. Architecture for circuit connection of a vertical transistor
US6549450B1 (en) * 2000-11-08 2003-04-15 Ibm Corporation Method and system for improving the performance on SOI memory arrays in an SRAM architecture system
US6483739B2 (en) * 2000-12-31 2002-11-19 Texas Instruments Incorporated 4T memory with boost of stored voltage between standby and active
US6434040B1 (en) * 2001-02-23 2002-08-13 Silicon Access Networks Loadless NMOS four transistor SRAM cell
US6421265B1 (en) * 2001-03-22 2002-07-16 Integrated Devices Technology, Inc. DRAM-based CAM cell using 3T or 4T DRAM cells
JP2003007059A (ja) * 2001-06-22 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
US6584030B2 (en) * 2001-08-28 2003-06-24 Micron Technology, Inc. Memory circuit regulation system and method
JP4167458B2 (ja) * 2002-07-24 2008-10-15 松下電器産業株式会社 半導体メモリ装置及び半導体集積回路
US6677633B2 (en) * 2002-09-24 2004-01-13 Hitachi, Ltd. Semiconductor device
US6741493B1 (en) * 2002-11-07 2004-05-25 International Business Machines Corporation Split local and continuous bitline requiring fewer wires
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
JP4574136B2 (ja) * 2003-07-29 2010-11-04 株式会社日立製作所 半導体集積回路装置
US7403426B2 (en) * 2005-05-25 2008-07-22 Intel Corporation Memory with dynamically adjustable supply
US7420854B2 (en) * 2006-07-26 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device and operating method

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101548331A (zh) * 2007-09-20 2009-09-30 赛普拉斯半导体公司 可编程的csonos逻辑单元
CN101548331B (zh) * 2007-09-20 2014-06-18 赛普拉斯半导体公司 可编程的csonos逻辑单元
CN101540189B (zh) * 2008-03-17 2013-08-14 尔必达存储器株式会社 具有单端读出放大器的半导体器件
CN108346442A (zh) * 2017-01-25 2018-07-31 中芯国际集成电路制造(上海)有限公司 灵敏放大器
CN108346442B (zh) * 2017-01-25 2020-12-15 中芯国际集成电路制造(上海)有限公司 灵敏放大器
CN109637565A (zh) * 2017-10-05 2019-04-16 印芯科技股份有限公司 记忆胞
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
CN112242402B (zh) * 2019-07-19 2024-04-30 爱思开海力士有限公司 半导体存储器装置

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