CN112242402B - 半导体存储器装置 - Google Patents

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Abstract

本技术包括半导体存储器装置。半导体存储器装置包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，每个导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在每个导电图案和第一沟道图案之间的第一存储器图案；以及设置在每个导电图案和第二沟道图案之间的第二存储器图案。

Description

半导体存储器装置
技术领域
本公开涉及半导体存储器装置，更具体地，涉及三维半导体存储器装置。
背景技术
半导体存储器装置可以包括能够存储数据的多个存储器单元。为了提高半导体存储器装置的集成度，已经提出了其中存储器单元以三维布置在基板上的三维存储器装置。
发明内容
根据本公开的实施方式的半导体存储器装置可以包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，各导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在导电图案中的每个和第一沟道图案之间的第一存储器图案；以及设置在导电图案中的每个和第二沟道图案之间的第二存储器图案。
根据本公开的实施方式的半导体存储器装置可以包括：在第一方向和不与第一方向平行的第二方向上延伸的单元栅电极；穿过单元栅电极的孔；形成在孔的一个侧壁上的第一沟道图案；形成在孔的另一侧壁上并与第一沟道图案间隔开的第二沟道图案，设置在单元栅电极和第一沟道图案之间的第一存储器图案以及设置在单元栅电极和第二沟道图案之间的第二存储器图案。
作为实施方式，半导体存储器装置还可以包括：连接至第一沟道图案的一端的第一位线；以及连接至第二沟道图案的一端并且与第一位线间隔开的第二位线。
作为实施方式，半导体存储器装置还可以包括：共同连接至第一沟道图案的一端和第二沟道图案的一端的位线；设置在单元栅电极和位线之间的第一选择栅电极；以及设置在单元栅电极和位线之间并且与第一选择栅电极平行的第二选择栅电极；以及设置在第一选择栅电极和第二选择栅电极之间并且与单元栅电极交叠的上分隔结构。第一沟道图案可以延伸以穿过第一选择栅电极，并且第二沟道图案可以延伸以穿过第二选择栅电极。
作为实施方式，半导体存储器装置还可以包括：共同连接至第一沟道图案的一端和第二沟道图案的一端的位线；设置在单元栅电极和位线之间的下选择栅电极；以及设置在下选择栅电极和位线之间的上选择栅电极。第一沟道图案和第二沟道图案可以延伸以分别穿过下选择栅电极和上选择栅电极。第一沟道图案可以包括面对下选择栅电极的第一沟道区域和面对上选择栅电极的第二沟道区域。第二沟道图案可以包括面对下选择栅电极的第三沟道区域和面对上选择栅电极的第四沟道区域。第一沟道区域和第四沟道区域中的每个的阈值电压可以高于第二沟道区域和第三沟道区域中的每个的阈值电压。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2A和图2B是例示配置图1所示的每个存储器块的栅电极的各种实施方式的图。
图3A和图3B是例示由图2A和图2B所示的每个单元插塞限定的第一存储器单元串和第二存储器单元串的平面图。
图4是例示根据本公开的实施方式的第一存储器单元串和第二存储器单元串的电路图。
图5是例示根据本公开的实施方式的半导体存储器装置的平面图。
图6A和图6B是图5所示的半导体存储器装置的截面图。
图7和图8是例示根据本公开的实施方式的半导体存储器装置的平面图。
图9是例示根据本公开的实施方式的第一存储器单元串和第二存储器单元串的电路图。
图10是例示根据本公开的实施方式的半导体存储器装置的平面图。
图11A和图11B是图10中所示的半导体存储器装置的截面图。
图12是例示根据本公开的实施方式的第一存储器单元串和第二存储器单元串的电路图。
图13A和图13B是例示用于选择图12中所示的第一存储器单元串和第二存储器单元串中的一个的操作的电路图。
图14是例示根据本公开的实施方式的半导体存储器装置的平面图。
图15A和图15B是图14中所示的半导体存储器装置的截面图。
图16A和图16B是例示根据本公开的各种实施方式的半导体存储器装置的截面图。
图17A和图17B是例示图16A和图16B所示的第一存储器图案和第二存储器图案的各种实施方式的平面图。
图18至图20是示意性例示根据实施方式的制造半导体存储器装置的方法的流程图。
图21是例示通过狭缝分离的栅极层叠物的平面图。
图22A和图22B是图21中所示的栅极层叠物的截面图。
图23至图25是例示形成沟道分隔图案的处理的图。
图26是例示根据本公开的实施方式的存储器系统的配置的框图。
图27是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体的结构性描述或功能性描述仅是示例性的，出于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式来实现，并且不应被解释为限于本文阐述的实施方式。
本公开的实施方式提供了一种能够提高存储器单元的集成度的半导体存储器装置。
图1是例示根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可以包括多个存储器块BLK1至BLKn。
存储器块BLK1至BLKn中的每个包括源极线、位线、电连接至源极线和位线的存储器单元串、电连接至存储器单元串的字线、以及电连接至存储器单元串的选择线。存储器单元串中的每个可以包括通过沟道图案串联连接的选择晶体管和存储器单元。选择线和字线可以用作选择晶体管和存储器单元的栅电极。
图2A和图2B是例示配置图1所示的每个存储器块的栅电极的各种实施方式的图。
参照图2A和图2B，图1中所示的存储器块BLK1至BLKn中的每个可以包括在垂直方向D3上彼此间隔开地层叠的栅电极CP、UCP1和UCP2。栅电极CP、UCP1和UCP2中的每个可以沿与垂直方向D3垂直的平面中彼此交叉的第一方向D1和第二方向D2延伸。这里，D1、D2和D3中的任何一个方向都不与其余两个方向平行。如本文所使用的，第一方向不与第二方向平行是指第一方向和第二方向不是相同的方向。对于一些实施方式，第一方向不与第二方向平行是指第一方向和第二方向基本垂直。
栅电极可以包括多个导电图案CP以及层叠在多个导电图案CP上的一个或更多个上导电图案UCP1和UCP2。例如，通过上分隔结构USI彼此分隔开的第一上导电图案UCP1和第二上导电图案UCP2可以与多个导电图案CP交叠。
第一上导电图案UCP1和第二上导电图案UCP2可以在垂直方向D3上与多个导电图案CP间隔开。设置在第一上导电图案UCP1和第二上导电图案UCP2之间的上分隔结构USI可以与多个导电图案CP交叠。图2A和图2B中的每个例示了第一上导电图案UCP1和第二上导电图案UCP2设置在单层中的情况，但本公开不限于此。例如，两个或更多个第一上导电图案可以在垂直方向D3上间隔开地层叠在多个导电图案CP上，并且两个或更多个第二上部分可以在垂直方向D3上间隔开地层叠在多个导电图案CP上。第一上导电图案UCP1和第二上导电图案UCP2可以构成用作选择栅电极的选择线。例如，第一上导电图案UCP1和第二上导电图案UCP2中的每一个可以构成用作漏极选择栅电极的漏极选择线。
导电图案CP可以包括用作单元栅电极的字线。导电图案CP可以包括用作虚设栅电极的虚设字线。导电图案CP可以包括用作源极选择栅电极的源极选择线。
栅电极CP、UCP1和UCP2中的每个可以被孔H贯穿。在不同实施方式中，孔H可以具有诸如圆形、椭圆形、正方形和多边形之类的各种形状的截面。孔H可以填充有单元插塞PL。单元插塞PL可以包括第一沟道图案CHa、第二沟道图案CHb、沟道分隔图案CI、第一存储器图案MLa和第二存储器图案MLb。
第一沟道图案CHa和第二沟道图案CHb可以彼此面对并且可以通过沟道分隔图案CI彼此间隔开。第一沟道图案CHa可以形成在孔H的一个侧壁上，并且第二沟道图案CHb可以形成在孔H的另一侧壁上。第一沟道图案CHa、第二沟道图案CHb和沟道分隔图案CI可以在垂直方向D3上延伸。沟道分隔图案CI可以被栅电极CP、UCP1和UCP2围绕。
第一存储器图案MLa可以设置在栅电极CP、UCP1和UCP2中的每个与第一沟道图案CHa之间，并且第二存储器图案MLb可以设置在栅电极CP、UCP1、UCP2中的每个和第二沟道图案CHb之间。作为实施方式，第一存储器图案MLa和第二存储器图案MLb可以在沟道分隔图案CI的侧壁上延伸并且可以如图2A所示地彼此连接。作为另一实施方式，如图2B所示，第一存储器图案MLa和第二存储器图案MLb可以通过沟道分隔图案CI彼此分隔开。换句话说，沟道分隔图案CI可以在第一存储器图案MLa和第二存储器图案MLb之间延伸。
图3A和图3B是例示由图2A和图2B所示的单元插塞PL中的每个所限定的第一存储器单元串STRa和第二存储器单元串STRb的平面图。
参照图3A和图3B，第一存储器单元串STRa和第二存储器单元串STRb可以通过与其对应的单元插塞PL的沟道分隔图案CI彼此分隔开。第一存储器单元串STRa可以包括通过第一沟道图案CHa串联连接的存储器单元和选择晶体管，并且第二存储器单元串STRb可以包括通过第二沟道图案CHb串联连接的存储器单元和选择晶体管。沟道分隔图案CI可以由绝缘材料形成。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括第一侧壁S1和第二侧壁S2。第一侧壁S1面对以上参照图2A和图2B所描述的孔H的中央区域，并且第二侧壁S2面对以上参照图2A和图2B所描述的孔H的侧壁。换句话说，第二侧壁S2面对以上参照图2A和图2B描述的栅电极CP、UCP1和UCP2中的每个。第一侧壁S1可以与沟道分隔图案CI共面。第二侧壁S2的曲率可以大于第一侧壁S1的曲率。例如，第一侧壁S1可以形成为基本平坦的。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括芯绝缘膜CO和沟道膜CL。芯绝缘膜CO可以具有与沟道分隔图案CI的侧壁共面的一个侧壁和由沟道膜CL围绕的另一侧壁。沟道膜CL可以包括可以用作沟道区域的半导体材料。
第一存储器图案MLa和第二存储器图案MLb中的每个可以包括形成于沟道膜CL的侧壁上的隧道绝缘膜TI、形成于隧道绝缘膜TI的侧壁上的数据储存膜DL和形成于数据储存膜DL的侧壁上的阻挡绝缘膜BI。数据储存膜DL可以由能够存储使用福勒-诺德海姆隧穿改变的数据的材料膜形成。为此，数据储存膜DL可以由各种材料形成，例如电荷捕获膜。电荷捕获膜可以包括氮化物膜。本公开不限于此，并且数据储存膜DL可以包括相变材料、纳米点等。阻挡绝缘膜BI可以包括能够阻挡电荷的氧化物膜。隧道绝缘膜TI可以由能够进行电荷隧穿的氧化硅膜形成。
作为实施方式，隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI中的至少一个可以在沟道分隔图案CI的侧壁上延伸。例如，如图3A所示，隧道绝缘膜TI、数据储存膜DL或阻挡绝缘膜BI可以在沟道分隔图案CI的侧壁上延伸以构成存储器图案延伸部MLc。第一存储器图案MLa和第二存储器图案MLb可以通过存储器图案延伸部MLc彼此连接。
作为另一实施方式，如图3B所示，隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI中的每个可以通过沟道分隔图案CI被分隔为第一存储器图案MLa和第二存储器图案MLb。
图4是例示根据本公开的实施方式的第一存储器单元串STRa和第二存储器单元串STRb的电路图。
参照图4，第一存储器单元串STRa和第二存储器单元串STRb可以连接至源极线SL。第一存储器单元串STRa可以连接至第一位线BLa。第二存储器单元串STRb可以连接至与第一位线BLa间隔开的第二位线BLb。
第一存储器单元串STRa和第二存储器单元串STRb中的每个可以包括连接至源极线SL的至少一个源极选择晶体管SST、连接至与其相对应的位线BLa或BLb的至少一个漏极选择晶体管DST、以及在漏极选择晶体管DST和源极选择晶体管SST之间串联连接的多个存储器单元MC1至MCn。第一存储器单元串STRa和第二存储器单元串STRb中的每个还可以包括连接在多个存储器单元MC1至MCn与源极选择晶体管SST之间的至少一个源极侧虚设单元DMs。第一存储器单元串STRa和第二存储器单元串STRb中的每个还可以包括连接在多个存储器单元MC1至MCn与漏极选择晶体管DST之间的至少一个漏极侧虚设单元DMd。可以省略源极侧虚设单元DMs或漏极侧虚设单元DMd中的至少一个。
第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极选择晶体管SST的源极选择栅电极的源极选择线SSL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极侧虚设单元DMs的栅电极的源极侧虚设字线SPWL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作存储器单元MC1至MCn的单元栅电极的字线WL1至WLn中的每条。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作漏极侧虚设单元DMd的栅电极的漏极侧虚设字线DPWL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作漏极选择晶体管DST的漏极选择栅电极的漏极选择线DSL。
第一存储器单元串STRa和第二存储器单元串STRb分别连接至彼此不同的第一位线BLa和第二位线BLb。因此，通过单独地控制施加至第一位线BLa和第二位线BLb的信号，可以选择第一存储器单元串STRa和第二存储器单元串STRb中的一个。
图5是例示根据本公开的实施方式的半导体存储器装置的平面图。图5例示了可以配置图4所示的电路的位线BLa和BLb以及栅极层叠物GST的实施方式。
参照图5，半导体存储器装置可以包括栅极层叠物GST以及与栅极层叠物GST交叠的多条位线BLa和BLb。栅极层叠物GST可以包括多个导电图案SSL、SPWL、WL1至WLn、和DPWL，以及至少一对第一上导电图案DSL1和第二上导电图案DSL2。
导电图案SSL、SPWL、WL1至WLn、和DPWL，第一上导电图案DSL1和第二上导电图案DSL2中的每个可以在彼此交叉的第一方向D1和第二方向D2上延伸。位线BLa和BLb可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。
导电图案可以包括至少一条源极选择线SSL和多条字线WL1至WLn。导电图案还可以包括源极侧虚设字线SPWL或漏极侧虚设字线DPWL中的至少之一。
第一上导电图案DSL1和第二上导电图案DSL2可以通过在第二方向D2上延伸的上分隔结构DSI在第一方向D1上彼此间隔开。第一上导电图案DSL1和第二上导电图案DSL2中的每个可以用作以上参照图4描述的漏极选择线DSL。上分隔结构DSI可以与源极选择线SSL、多条字线WL1至WLn、源极侧虚设字线SPWL和漏极侧虚设字线DPWL交叠。第一上导电图案DSL1和第二上导电图案DSL2中的每个可以由与其对应的一对第一沟道图案CHa和第二沟道图案CHb共享。
导电图案SSL、SPWL、WL1至WLn、和DPWL，第一上导电图案DSL1，和第二上导电图案DSL2中的每个可以被第一沟道图案CHa和第二沟道图案CHb贯穿，第一沟道图案CHa和第二沟道图案CHb彼此面对且沟道分隔图案CI插置于其间。第一沟道图案CHa和第二沟道图案CHb可以由导电图案SSL、SPWL、WL1至WLn和DPWL中的每个围绕，并且可以共同地由导电图案SSL、SPWL、WL1至WLn和DPWL中的每个控制。第一沟道图案CHa和第二沟道图案CHb中的每个可以包括面对沟道分隔图案CI的侧壁的第一侧壁和面对栅极层叠物GST的第二侧壁。第二侧壁的曲率可以大于第一侧壁的曲率。
位线BLa和BLb可以包括连接至第一沟道图案CHa的第一位线BLa和连接至第二沟道图案CHb的第二位线BLb。第一位线BLa可以经由第一接触插塞CTa连接至第一沟道图案CHa的一端。第二位线BLb可以经由第二接触插塞CTb连接至第二沟道图案CHb的一端。
沟道分隔图案CI可以在相对于第一方向D1和第二方向D2的倾斜方向上延伸。在这种情况下，第一接触插塞CTa和第二接触插塞CTb可以在相对于第一方向D1和第二方向D2的倾斜方向上彼此相邻。
图6A和图6B是图5所示的半导体存储器装置的截面图。图6A例示了沿着图5的线I-I’截取的半导体存储器装置的截面，并且图6B例示了沿着图5的线II-II’截取的半导体存储器装置的截面。
参照图6A和图6B，栅极层叠物GST可以设置在源极线SL和上绝缘膜UIL之间。栅极层叠物GST可以包括在垂直方向D3上彼此间隔开地层叠的导电图案SSL、SPWL、WL1至WLn、和DPWL，以及第一上导电图案DSL1和第二上导电图案DSL2。第一上导电图案DSL1和第二上导电图案DSL2在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL间隔开，并且通过上分隔结构DSI彼此分隔开。栅极层叠物GST还可以包括在垂直方向D3上彼此间隔开地层叠的层间绝缘膜IL。导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1和第二上导电图案DSL2中的每个可以设置于在垂直方向D3上彼此相邻的层间绝缘膜IL之间。换句话说，层间绝缘膜IL可以在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1和第二上导电图案DSL2交替地层叠。
栅极层叠物GST可以被孔H贯穿。第一沟道图案CHa可以如以上参照图2A和图2B所述地设置在孔H的一个侧壁上，并且第二沟道图案CHb可以如以上参照图2A至图2B所述地设置在孔H的另一侧壁上。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括如以上参照图3A和图3B所述的芯绝缘膜CO和沟道膜CL。芯绝缘膜CO可以形成为低于沟道分隔图案CI和沟道膜CL。沟道膜CL可以包括第一半导体膜SE1和第二半导体膜SE2。第一半导体膜SE1可以形成在芯绝缘膜CO的侧壁上。第二半导体膜SE2可以形成在第一半导体膜SE1和沟道分隔图案CI之间，并且可以设置在芯绝缘膜CO上。第一半导体膜SE1和第二半导体膜SE2可以包括硅。第二半导体膜SE2可以包括导电型掺杂剂。例如，第二半导体膜SE2可以包括n型掺杂剂。第一半导体膜SE1可以连接至源极线SL。
第一存储器图案MLa可以形成在第一沟道图案CHa的侧壁上，并且第二存储器图案MLb可以形成在第二沟道图案CHb的侧壁上。第一存储器图案MLa和第二存储器图案MLb可以在垂直方向D3上延伸。第一存储器图案MLa和第二存储器图案MLb中的每个可以包括如以上参照图3A和图3B所述的隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。
上绝缘膜UIL可以被第一接触插塞CTa和第二接触插塞CTb贯穿。图5中所示的第一位线BLa和第二位线BLb可以设置在上绝缘膜UIL上，并且可以通过上绝缘膜UIL与栅极层叠物GST间隔开。第一接触插塞CTa可以从第一沟道图案CHa朝向第一位线BLa延伸。第二接触插塞CTb可以从第二沟道图案CHb朝向第二位线BLb延伸。
上分隔结构DSI可以形成为不穿过导电图案SSL、SPWL、WL1至WLn和DPWL的深度，并且可以与导电图案SSL、SPWL、WL1至WLn和DPWL交叠。
图7和图8是例示根据本公开的实施方式的半导体存储器装置的平面图。图7和图8例示了可以配置图4所示的电路的位线BLa和BLb以及栅极层叠物GST的各种实施方式。
参照图7和图8，半导体存储器装置可以包括栅极层叠物GST以及与栅极层叠物GST交叠的多条位线BLa和BLb。栅极层叠物GST可以包括多个导电图案SSL、SPWL、WL1至WLn和DPWL，以及至少一对第一上导电图案DSL1和第二上导电图案DSL2。
导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1，第二上导电图案DSL2以及位线BLa和BLb可以以与以上参照图5所述相同的布局形成。如以上参照图5所述，导电图案可以包括至少一条源极选择线SSL、多条字线WL1至WLn、源极侧虚设字线SPWL和漏极侧虚设字线DPWL。
导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1，第二上导电图案DSL2以及位线BLa和BLb可以以与以上参照图6A和图6B所述相同的层叠结构形成。
如以上参照图5所述，第一上导电图案DSL1和第二上导电图案DSL2可以通过在第二方向D2上延伸的上分隔结构DSI在第一方向D1上彼此间隔开。第一上导电图案DSL1和第二上导电图案DSL2中的每个可以用作以上参照图4所述的漏极选择线DSL。
导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1，和第二上导电图案DSL2中的每个可以被第一沟道图案CHa和第二沟道图案CHb贯穿，第一沟道图案CHa和第二沟道图案CHb彼此面对且第一沟道图案插置于其间。第一沟道图案CHa和第二沟道图案CHb中的每个可以包括如以上参照图6A和图6B所述的芯绝缘膜CO和沟道膜CL。以上参照图6A所述的第一存储器图案MLa和第二存储器图案MLb中的每个可以形成在第一沟道图案CHa和第二沟道图案CHb的侧壁上。
作为实施方式，沟道分隔图案CI可以是如图7所示在第一方向D1上延伸的条型。在这种情况下，第一接触插塞CTa和第二接触插塞CTb可以在第二方向D2上彼此相邻。图7所示的沟道分隔图案CI沿着第一方向D1的截面结构与图6A所示的截面结构相同。
作为另一实施方式，如图8所示，沟道分隔图案CI可以在相对于第一方向D1和第二方向D2的倾斜方向上延伸。在这种情况下，第一接触插塞CTa和第二接触插塞CTb可以在相对于第一方向D1和第二方向D2的倾斜方向上彼此相邻。图8所示的沟道分隔图案CI沿着沟道分隔图案CI的延伸方向的截面结构与图6A所示的截面结构相同。
再次参照图7和图8，位线BLa和BLb可以包括第一位线BLa和第二位线BLb。每条第一位线BLa可以经由第一接触插塞CTa连接至与其对应的第一沟道图案CHa。每条第二位线BLb可以经由第二接触插塞CTb连接至与其对应的第二沟道图案CHb的一端。
作为实施方式，如图7所示，第一位线BLa和第二位线BLb可以在第二方向D2上交替设置。一对第一位线BLa和第二位线BLb可以与包括沟道分隔图案CI、第一沟道图案CHa和第二沟道图案CHb的每个单元插塞交叠。
作为另一实施方式，三条或更多条位线BLa和BLb可以与包括沟道分隔图案CI、第一沟道图案CHa和第二沟道图案CHb的每个单元插塞交叠。在这种情况下，对应于其的一对第一位线和第二位线可以连接至每个单元插塞，并且至少一条位线可以设置在第一位线和第二位线之间。至少一条位线可以与构成与其交叠的任何单元插塞的第一沟道图案CHa和第二沟道图案CHb绝缘，并且可以连接至构成另一单元插塞的第一沟道图案CHa和第二沟道图案CHb。例如，参照图8，第一位线BLa可以被划分为多个对Pa，并且第二位线BLb可以被划分为多个对Pb。第一位线的对Pa和第二位线Pb的对Pb可以在第二方向D2上交替设置。包括沟道分隔图案CI、第一沟道图案CHa和第二沟道图案CHb的每个单元插塞可以交叠与其对应的一对第一位线BLa和与其对应的一对第二位线BLb。在这种情况下，与每个单元插塞交叠的第一位线BLa的对Pa和第二位线BLb的对Pb中的一条第一位线和一条第二位线可以连接至每个单元插塞中所包括的第一沟道图案CHa和第二沟道图案CHb，并且其余的第一位线和第二位线可以连接至另一单元插塞。
图9是例示根据本公开的实施方式的第一存储器单元串STRa和第二存储器单元串STRb的电路图。
参照图9，第一存储器单元串STRa和第二存储单元串STRb可以连接至位线BL和源极线SL。
第一存储器单元串STRa和第二存储器单元串STRb中的每个可以包括连接至源极线SL的至少一个源极选择晶体管SST、连接至与其对应的位线BL的至少一个漏极选择晶体管DST、以及串联连接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC1至MCn。第一存储器单元串STRa和第二存储器单元串STRb中的每个还可以包括连接在多个存储器单元MC1至MCn与源极选择晶体管SST之间的至少一个源极侧虚设单元DMs。第一存储器单元串STRa和第二存储器单元串STRb中的每个还可以包括连接在多个存储器单元MC1至MCn与漏极选择晶体管DST之间的至少一个漏极侧虚设单元DMd。可以省略源极侧虚设单元DMs或漏极侧虚设单元DMd中的至少之一。
第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极选择晶体管SST的源极选择栅电极的源极选择线SSL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极侧虚设单元DMs的栅电极的源极侧虚设字线SPWL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作存储器单元MC1至MCn的单元栅电极的字线WL1至WLn中的每条。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作漏极侧虚设单元DMd的栅电极的漏极侧虚设字线DPWL。第一存储器单元串STRa可以连接至用作与其对应的漏极选择晶体管DST的漏极选择栅电极的第一漏极选择线DSLa。第二存储器单元串STRb可以连接至用作与其对应的漏极选择晶体管DST的漏极选择栅电极的第二漏极选择线DSLb。
第一存储器单元串STRa和第二存储器单元串STRb分别连接至不同的第一漏极选择线DSLa和第二漏极选择线DSLb。因此，通过单独地控制施加至第一漏极选择线DSLa和第二漏极选择线DSLb的信号，可以选择第一存储器单元串STRa和第二存储器单元串STRb中的一个。
图10是例示根据本公开的实施方式的半导体存储器装置的平面图。图10例示了可以配置图9所示的电路的位线BL和栅极层叠物GST的实施方式。
参照图10，半导体存储器装置可以包括栅极层叠物GST和与栅极层叠物GST交叠的多条位线BL。栅极层叠物GST可以包括多个导电图案SSL、SPWL、WL1至WLn和DPWL，以及多个第一上导电图案DSL1和多个第二上导电图案DSL2。
每条位线BL可以经由与其对应的接触插塞CT而共同连接至与其对应的单元插塞中所包括的一对第一沟道图案CHa和第二沟道图案CHb。单元插塞可以包括沟道分隔图案CI以及一对第一沟道图案CHa和第二沟道图案CHb，第一沟道图案CHa和第二沟道图案CHb彼此面对并且沟道分隔图案CI插置于其间。第一沟道图案CHa和第二沟道图案CHb中的每个可以包括面对沟道分隔图案CI的侧壁的第一侧壁和面对栅极层叠物GST的第二侧壁。第二侧壁的曲率可以大于第一侧壁的曲率。
导电图案SSL、SPWL、WL1至WLn和DPWL中的每个可以被在垂直方向D3上延伸的第一沟道图案CHa、第二沟道图案CHb和沟道分隔图案CI贯穿。导电图案SSL、SPWL、WL1至WLn和DPWL可以在第一方向D1和第二方向D2上延伸，以围绕构成与其对应的单元插塞的沟道分隔图案CI以及一对第一沟道图案CHa和第二沟道图案CHb。第一方向D1和第二方向D2可以垂直于垂直方向D3并且可以彼此交叉。导电图案可以包括至少一条源极选择线SSL和多条字线WL1至WLn。导电图案还可以包括源极侧虚设字线SPWL或漏极侧虚设字线DPWL中的至少之一。
第一上导电图案DSL1和第二上导电图案DSL2可以通过上分隔结构DSI彼此间隔开。第一上导电图案DSL1和第二上导电图案DSL2可以配置多对。每对第一上导电图案DSL1和第二上导电图案DSL2中所包括的第一上导电图案DSL1和第二上导电图案DSL2可以设置在与其对应的上分隔结构DSI的两侧。第一上导电图案DSL1和第二上导电图案DSL2中的每个以及每个上分隔结构DSI可以在第二方向D2上延伸。第一上导电图案DSL1、第二上导电图案DSL2和上分隔结构DSI可以与导电图案SSL、SPWL、WL1至WLn和DPWL中的每个交叠。
每对第一上导电图案DSL1和第二上导电图案DSL2中的一者可以用作以上参照图9所述的第一漏极选择线DSLa，并且另一者可以用作第二漏极选择线DSLb。每对第一上导电图案DSL1和第二上导电图案DSL2可以分别连接至与其对应的一对第一沟道图案CHa和第二沟道图案CHb。例如，每对第一上导电图案DSL1和第二上导电图案DSL2中的一者可以围绕与其对应的第一沟道图案CHa的侧壁，并且另一者可以围绕与其对应的第二沟道图案CHb的侧壁。此时，设置在每对第一上导电图案DSL1和第二上导电图案DSL2之间的上分隔结构DSI可以被在第二方向D2上延伸的沟道分隔图案CI贯穿。上分隔结构DSI可以形成为在第一方向D1上比沟道分隔图案CI更宽。在这种情况下，设置在沟道分隔图案CI的两侧上的第一沟道图案CHa和第二沟道图案CHb中的每个可以包括穿过上分隔结构DSI的部分。
位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。每条位线BL可以经由接触插塞CT由与其对应的一对第一沟道图案CHa和第二沟道图案CHb共享。接触插塞CT可以与沟道分隔图案CI交叠并且可以延伸以与沟道分隔图案CI两侧上的第一沟道图案CHa和第二沟道图案CHb交叠。
图11A和图11B是图10中所示的半导体存储器装置的截面图。图11A例示了沿图10的线III-III’截取的半导体存储器装置的截面，并且图11B例示了沿图10的线IV-IV’截取的半导体存储器装置的截面。
参照图11A和图11B，栅极层叠物GST可以设置在源极线SL和上绝缘膜UIL之间。栅极层叠物GST可以包括在垂直方向D3上彼此间隔开地层叠的导电图案SSL、SPWL、WL1至WLn和DPWL，以及第一上导电图案DSL1和第二上导电图案DSL2，第一上导电图案DSL1和第二上导电图案DSL2在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL间隔开并且通过上分隔结构DSI彼此分隔开。栅极层叠物GST还可以包括在垂直方向D3上彼此间隔开地层叠的层间绝缘膜IL。导电图案SSL、SPWL、WL1至WLn和DPWL，第一上导电图案DSL1和第二上导电图案DSL2中的每个可以设置于在垂直方向D3上彼此相邻的层间绝缘膜IL之间。换句话说，层间绝缘膜IL可以在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL交替地层叠。
栅极层叠物GST可以被孔H贯穿。每个上分隔结构DSI中的一些可以被孔H贯穿。第一沟道图案CHa可以如以上参照图2A和图2B所述地设置在孔H的一个侧壁上，并且第二沟道图案CHb可以如以上参照图2A和图2B所述地设置在孔H的另一侧壁上。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括如以上参照图3A和图3B所述的芯绝缘膜CO和沟道膜CL。沟道膜CL可以包括第一半导体膜SE1和第二半导体膜SE2，该第二半导体膜SE2形成在第一半导体膜SE1和沟道分隔图案CI之间并且如上参照图6A和图6B所述地设置在芯绝缘膜CO上。
第一存储器图案MLa可以形成在第一沟道图案CHa的侧壁上，并且第二存储器图案MLb可以形成在第二沟道图案CHb的侧壁上。第一存储器图案MLa和第二存储器图案MLb可以在垂直方向D3上延伸。第一存储器图案MLa和第二存储器图案MLb中的每个可以包括如以上参照图3A和图3B所述的隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。
上绝缘膜UIL可以被接触插塞CT贯穿。图10所示的位线BL可以设置在上绝缘膜UIL上，并且可以通过上绝缘膜UIL与栅极层叠物GST间隔开。接触插塞CT可以从与其对应的一对第一沟道图案CHa和第二沟道图案CHb朝向与其对应的位线BL延伸。
上分隔结构DSI可以形成在不穿过导电图案SSL、SPWL、WL1至WLn和DPWL的深度处，并且可以与导电图案SSL、SPWL、WL1至WLn和DPWL交叠。
图12是例示根据本公开的实施方式的第一存储器单元串STRa和第二存储器单元串STRb的电路图。
参照图12，第一存储器单元串STRa和第二存储器串STRb可以连接至位线BL和源极线SL。
第一存储器单元串STRa和第二存储器单元串STRb中的每个可以包括连接至源极线SL的至少一个源极选择晶体管SST和连接至源极选择晶体管SST并串联连接的多个存储器单元MC1至MCn。第一存储器单元串STRa和第二存储器单元串STRb中的每个还可以包括连接在多个存储器单元MC1至MCn与源极选择晶体管SST之间的至少一个源极侧虚设单元DMs。
第一存储器单元串STRa可以包括串联连接在多个存储器单元MC1至MCn和与其对应的位线BL之间的第一下漏极选择晶体管DST[Hl]和第一上漏极选择晶体管DST[Lu]。第一存储器单元串STRa还可以包括设置在与其对应的存储器单元MC1至MCn与第一下漏极选择晶体管DST[Hl]之间的漏极侧虚设单元DMd。
第二存储器单元串STRb可以包括串联连接在存储器单元MC1至MCn和与其对应的位线BL之间的第二下漏极选择晶体管DST[Ll]和第二上漏极选择晶体管DST[Hu]。第二存储器单元串STRb还可以包括设置在与其对应的存储器单元MC1至MCn与第二下漏极选择晶体管DST[Ll]之间的漏极侧虚设单元DMd。
在第一存储器单元串STRa和第二存储器单元串STRb的每个中，可以省略源极侧虚设单元DMs和漏极侧虚设单元DMd中的至少之一。
第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极选择晶体管SST的源极选择栅电极的源极选择线SSL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作源极侧虚设单元DMs的栅电极的源极侧虚设字线SPWL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作存储器单元MC1至MCn的单元栅电极的字线WL1至WLn中的每条。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作漏极侧虚设单元DMd的栅电极的漏极侧虚设字线DPWL。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作第一下漏极选择晶体管DST[Hl]和第二下漏极选择晶体管DSL[Ll]中的每个的下漏极选择栅电极的下漏极选择线DSL[l]。第一存储器单元串STRa和第二存储器单元串STRb可以共同连接至用作第一上漏极选择晶体管DST[Lu]和第二上漏极选择晶体管DST[Hu]中的每个的上漏极选择栅电极的上漏极选择线DSL[u]。
第一下漏极选择晶体管DST[Hl]和第二下漏极选择晶体管DST[Ll]可以形成为具有不同的阈值电压，并且第一上漏极选择晶体管DST[Lu]和第二上漏极选择晶体管DST[Hu]可以形成为具有不同的阈值电压。另外，第一下漏极选择晶体管DST[Hl]和第一上漏极选择晶体管DST[Lu]可以形成为具有不同的阈值电压，并且第二下漏极选择晶体管DST[Ll]和第二上漏极选择晶体管DST[Hu]可以形成为具有不同的阈值电压。
作为实施方式，第一下漏极选择晶体管DST[Hl]和第二上漏极选择晶体管DST[Hu]中的每个可以形成为具有比第一上漏极选择晶体管DST[Lu]和第二下漏极选择晶体管DST[Ll]中的每个的阈值电压高的阈值电压。本公开的实施方式不限于这样的实施方式，而是为了便于描述，基于该实施方式来描述用于选择第一存储器单元串STRa和第二存储器单元串STRb中的一个的操作。
图13A和图13B是例示用于选择图12中所示的第一存储器单元串STRa和第二存储器单元串STRb中的一个的示意性操作的电路图。
参照图13A，为了选择第二存储器单元串STRb，可以将第一电压VL施加至下漏极选择线DSL[l]，并且可以将第二电压VH施加至上漏极选择线DSL[u]。
第一电压VL可以具有低于第一下漏极选择晶体管DST[Hl]的阈值电压并且高于第二下漏极选择晶体管DST[Ll]的阈值电压的电平以使第二下漏极选择晶体管DST[Ll]导通。即使施加了第一电压VL，具有相对高的阈值电压的第一下漏极选择晶体管DST[Hl]也可以处于截止状态。
第二电压VH可以是能够使第一上漏极选择晶体管DST[Lu]和第二上漏极选择晶体管DST[Hu]导通的电压，并且可以具有高于第二上漏极选择晶体管DST[Hu]的阈值电压的电平。
如上所述，通过第一电压VL，第一下漏极选择晶体管DST[Hl]可以处于截止状态，第二下漏极选择晶体管DST[Ll]可以导通，并且第一上漏极选择晶体管DST[Lu]和第二上漏极选择晶体管DST[Hu]可以通过第二电压VH而导通。在这种情况下，第二存储器串STRb可以选择性地连接至位线BL。
参照图13B，为了选择第一存储器单元串STRa，可以将第三电压VH’施加至下漏极选择线DSL[l]，并且可以将第四电压VL’施加至上漏极选择线DSL[u]。
第三电压VH’可以是能够使第一下漏极选择晶体管DST[Hl]和第二下漏极选择晶体管DST[Ll]导通的电压，并且可以具有高于第一下漏极选择晶体管DST[Hl]的阈值电压的电平。
第四电压VL’可以具有低于第二上漏极选择晶体管DST[Hu]的阈值电压并且高于第一上漏极选择晶体管DST[Lu]的阈值电压的电平，以使第一上漏极选择晶体管DST[Lu]导通。即使施加了第四电压VL’，具有相对高的阈值电压的第二上漏极选择晶体管DST[Hu]也可以处于截止状态。
如上所述，通过第四电压VL’，第二上漏极选择晶体管DST[Hu]可以处于截止状态，第一上漏极选择晶体管DST[Lu]可以导通，并且第一下漏极选择晶体管DST[Hl]和第二下漏极选择晶体管DST[Ll]可以通过第三电压VH’导通。在这种情况下，第一存储器串STRa可以选择性地连接至位线BL。
图14是例示根据本公开的实施方式的半导体存储器装置的平面图。图14例示了可以配置图12中所示的电路的位线BL和栅极层叠物GST的实施方式。
参照图14，半导体存储器装置可以包括栅极层叠物GST和与栅极层叠物GST交叠的多条位线BL。栅极层叠物GST可以包括多个导电图案SSL、SPWL、WL1至WLn和DPWL、以及至少一对第一上导电图案组DSLI和第二上导电图案组DSLII。
每条位线BL可以经由与其对应的接触插塞CT而共同连接至与其对应的单元插塞中所包括的一对第一沟道图案CHa和第二沟道图案CHb。单元插塞可以包括沟道分隔图案CI以及一对第一沟道图案CHa和第二沟道图案CHb，第一沟道图案CHa和第二沟道图案CHb彼此面对并且沟道分隔图案CI插置于其间。第一沟道图案CHa和第二沟道图案CHb中的每个可以包括面对沟道分隔图案CI的侧壁的第一侧壁和面对栅极层叠物GST的第二侧壁。第二侧壁的曲率可以大于第一侧壁的曲率。
导电图案SSL、SPWL、WL1至WLn和DPWL可以包括至少一条源极选择线SSL和多条字线WL1至WLn。导电图案还可以包括源极侧虚设字线SPWL或漏极侧虚设字线DPWL中的至少之一。导电图案SSL、SPWL、WL1至WLn和DPWL的布局与以上参照图10所述的相同。
第一上导电图案组DSLI和第二上导电图案组DSLII可以通过在第二方向D2上延伸的上分隔结构DSI在第一方向D1上彼此间隔开。上分隔结构DSI可以与导电图案SSL、SPWL、WL1至WLn和DPWL交叠。第一上导电图案组DSLI和第二上导电图案组DSLII中的每个可以在第一方向D1和第二方向D2上延伸以围绕与其对应的单元插塞的沟道分隔图案CI以及一对第一沟道图案CHa和第二沟道图案CHb。
第一上导电图案组DSLI和第二上导电图案组DSLII中的每个可以具有以上参照图12所述的下漏极选择线DSL[l]和上漏极选择线DSL[u]。
位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。每条位线BL可以经由接触插塞CT由与其对应的一对第一沟道图案CHa和第二沟道图案CHb共享。接触插塞CT可以与沟道分隔图案CI交叠并且可以延伸以与沟道分隔图案CI的两侧上的第一沟道图案CHa和第二沟道图案CHb交叠。
图15A和图15B是图14所示的半导体存储器装置的截面图。图15A例示了沿图14中所示的线V-V’截取的半导体存储器装置的截面，并且图15B例示了图15A所示的半导体存储器装置的区域X的放大截面。
参照图15A，栅极层叠物GST可以设置在源极线SL和上绝缘膜UIL之间。栅极层叠物GST可以包括在垂直方向D3上彼此间隔开地层叠的导电图案SSL、SPWL、WL1至WLn和DPWL，以及第一导电图案组DSLI和第二导电图案组DSLII，第一导电图案组DSLI和第二导电图案组DSLII在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL间隔开并且通过上分隔结构DSI彼此分隔开。第一上导电图案组DSLI和第二上导电图案组DSLII中的每一者的下漏极选择线DSL[l]和上漏极选择线DSL[u]可以在垂直方向D3上间隔开地层叠。栅极层叠物GST还可以包括在垂直方向D3上间隔开地层叠的层间绝缘膜IL。导电图案SSL、SPWL、WL1至WLn和DPWL，下漏极选择线DSL[l]和上漏极选择线DSL[u]中的每个可以设置于在垂直方向D3上彼此相邻的层间绝缘膜IL之间。换句话说，层间绝缘膜IL可以在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL，下漏极选择线DSL[l]和上漏极选择线DSL[u]交替层叠。
栅极层叠物GST可以被孔H贯穿。第一沟道图案CHa可以如以上参考图2A和图2B所述地设置在孔H的一个侧壁上，并且第二沟道图案CHb可以如以上参考图2A和图2B所述地设置在孔H的另一侧壁上。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括如以上参照图3A和图3B所述的芯绝缘膜CO和沟道膜CL。如以上参照图6A和图6B所述，沟道膜CL可以包括第一半导体膜SE1和第二半导体膜SE2。第二半导体膜SE2可以形成在第一半导体膜SE1和沟道分隔图案CI之间，并且可以设置在芯绝缘膜CO上。
第一存储器图案MLa可以形成在第一沟道图案CHa的侧壁上，并且第二存储器图案MLb可以形成在第二沟道图案CHb的侧壁上。第一存储器图案MLa和第二存储器图案MLb可以在垂直方向D3上延伸。第一存储器图案MLa和第二存储器图案MLb中的每个可以包括如以上参照图3A和图3B所述的隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。
上绝缘膜UIL可以被接触插塞CT贯穿。图14所示的位线BL可以设置在上绝缘膜UIL上，并且可以通过上绝缘膜UIL与栅极层叠物GST间隔开。接触插塞CT可以从与其对应的一对第一沟道图案CHa和第二沟道图案CHb朝向与其对应的位线BL延伸。
上分隔结构DSI可以形成在不穿过导电图案SSL、SPWL、WL1至WLn和DPWL的深度处，并且可以与导电图案SSL、SPWL、WL1至WLn和DPWL交叠。
参照图15B，第一沟道图案CHa可以包括面对下漏极选择线DSL[l]的第一沟道区域AR1和面对上漏极选择线DSL[u]的第二沟道区域AR2。第二沟道图案CHb可以包括面对下漏极选择线DSL[l]的第三沟道区域AR3和面对上漏极选择线DSL[u]的第四沟道区域AR4。第一沟道区域AR1和第三沟道区域AR3可以形成为具有不同的阈值电压，并且第二沟道区域AR2和第四沟道区域AR4可以形成为具有不同的阈值电压。另外，第一沟道区域AR1和第二沟道区域AR2可以形成为具有不同的阈值电压，并且第三沟道区域AR3和第四沟道区域AR4可以形成为具有不同的阈值电压。
例如，如在以上参照图12描述的实施方式中，第一下漏极选择晶体管DST[Hl]和第二上漏极选择晶体管DST[Hu]可以具有比第一上漏极选择晶体管DST[Lu]和第二下漏极选择晶体管DST[Ll]的阈值电压高的阈值电压。为此，第一沟道区域AR1和第四沟道区域AR4的阈值电压可以高于第二沟道区域AR2和第三沟道区域AR3的阈值电压可以通过将各种导电掺杂剂本地注入到第一沟道图案CHa和第二沟道图案CHb中并本地不同地控制掺杂剂注入量来不同地控制。第一沟道区域AR1至第四沟道区域AR4的阈值电压。
图16A和图16B是例示根据本公开的各种实施方式的半导体存储器装置的截面图。
参照图16A和图16B，半导体存储器装置可以包括栅极层叠物GST、穿过栅极层叠物GST的孔H、形成在孔H的一个侧壁上的第一沟道图案CHa、以及形成在孔H的另一侧壁上的第二沟道图案CHb。
栅极层叠物GST可以形成在源极线SL上。
作为实施方式，如图16A所示，栅极层叠物GST可以包括在垂直方向D3上彼此间隔开地层叠的导电图案SSL、SPWL、WL1至WLn和DPWL以及在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL间隔开的上导电图案DSL’。栅极层叠物GST还可以包括在垂直方向D3上间隔开地层叠的层间绝缘膜IL。导电图案SSL、SPWL、WL1至WLn和DPWL以及上导电图案DSL’可以设置于在垂直方向D3上彼此相邻的层间绝缘膜IL之间。换句话说，层间绝缘膜IL可以在垂直方向D3上与导电图案SSL、SPWL、WL1至WLn和DPWL以及上导电图案DSL’交替地层叠。导电图案SSL、SPWL、WL1至WLn和DPWL可以包括至少一条源极选择线SSL和多条字线WL1至WLn。导电图案还可以包括源极侧虚设字线SPWL或漏极侧虚设字线DPWL中的至少之一。源极选择线SSL、多条字线WL1至WLn、源极侧虚设线SPWL和漏极侧虚设线DPWL中的每个的作用可以与以上参照图5、图6A和图6B所示的实施方式、图7所示的实施方式、或者图8所示的实施方式以及图10、图11A和图11B所示的实施方式所描述的相同。
导电图案DSL’的作用可以与以上参照图5、图6A和图6B所示的实施方式、图7所示的实施方式、或者图8所示的实施方式，以及图10、图11A和图11B所示的实施方式所描述的第一上导电图案DSL1的作用相同，或者可以与以上参照图5、图6A和图6B所示的实施方式、图7所示的实施方式、或者图8所示的实施方式，以及图10、图11A和图11B所示的实施方式所描述的第二上导电图案DSL2的作用相同。
作为另一实施方式，如图16B所示，栅极层叠物GST可以包括导电图案SSL、SPWL、WL1至WLn和DPWL、下漏极选择线DSL[l]、上漏极选择线DSL[u]以及层间绝缘膜IL。图16B所示的栅极层叠物GST可以与以上参照图15A描述的栅极层叠物GST相同。
再次参照图16A和图16B，可以在第一沟道图案CHa的侧壁上形成第一存储器图案MLa’，并且可以在第二沟道图案CHb的侧壁上形成第二存储器图案MLb’。第一存储器图案MLa’和第二存储器图案MLb’中的每个可以包括隧道绝缘膜TI、形成在隧道绝缘膜TI的侧壁上的浮置栅膜FG、以及形成在浮置栅膜FG的侧壁上的阻挡绝缘膜BI。隧道绝缘膜TI和阻挡绝缘膜BI与以上参考图3A至图3B所述的相同。浮置栅膜FG可以是用于数据储存的膜，并且可以由硅膜形成。浮置栅膜FG和阻挡绝缘膜BI中的每个可以通过在垂直方向D3上彼此相邻的层间绝缘膜IL而被分隔成多个图案。隧道绝缘膜TI可以沿与第一沟道图案CHa或第二沟道图案CHb相对应的沟道图案的侧壁在垂直方向D3上延伸。本公开的实施方式不限于此。例如，隧道绝缘膜TI可以通过在垂直方向D3上彼此相邻的层间绝缘膜IL分隔为多个图案。
图17A和图17B是例示图16A和图16B所示的第一存储器图案MLa’和第二存储器图案MLb’的各种实施方式的平面图。图17A和图17B例示了沿平行于图16A和图16B所示的字线WL1至WLn中的任意字线WL#的方向上截取的第一存储器图案MLa’和第二存储器图案MLb’中的每个的截面结构。
参照图17A和图17B，第一存储器单元MCa’可以限定在字线WL#和第一沟道图案CHa的交叉部分处，并且第二存储器单元MCb’可以限定在字线WL#和第二沟道图案CHb的交叉部分处。第一存储器单元MCa’和第二存储器单元MCb’可以通过与其对应的沟道分隔图案CI彼此分隔。
第一沟道图案CHa和第二沟道图案CHb中的每个可以包括如以上参照图3A和图3B所述的芯绝缘膜CO和沟道膜CL。
第一存储器图案MLa’和第二存储器图案MLb’中的每个可以包括隧道绝缘膜TI、形成于隧道绝缘膜TI的侧壁上的浮置栅膜FG、以及形成于浮置栅膜FG的侧壁上的阻挡绝缘膜BI。隧道绝缘膜TI和浮置栅膜FG中的每个可以通过沟道分隔图案CI被分隔到第一存储器图案MLa’和第二存储器图案MLb’中。
作为实施方式，阻挡绝缘膜BI可以在沟道分隔图案CI的侧壁上延伸。例如，如图17A所示，阻挡绝缘膜BI可以包括在沟道分隔图案CI的侧壁上延伸的延伸部分BIc。
作为另一实施方式，如图17B所示，阻挡绝缘膜BI可以通过沟道分隔图案CI被分隔到第一存储器图案MLa’和第二存储器图案MLb’中。
图18至图20是示意性例示根据实施方式的制造半导体存储器装置的方法的流程图。
参照图18，制造半导体存储器装置的方法可以包括步骤ST11至ST16。
步骤ST11可以包括在下结构上交替层叠层间绝缘膜和牺牲膜。下结构可以是以上参照图6A和图6B、图11A和图11B以及图15A所述的源极线。本公开的实施方式不限于此。例如，下结构可以是管道栅膜或掺杂半导体膜。
层间绝缘膜可以包括氧化硅。牺牲膜可以由可以被选择性地去除的材料形成。例如，牺牲膜可以包括氮化硅。
步骤ST12可以包括形成穿过初步层叠物的孔。
步骤ST13可以包括在孔中形成单元插塞。作为实施方式，单元插塞可以包括以上参照图3A和图3B描述的芯绝缘膜CO、沟道膜CL、隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。作为另一实施方式，单元插塞可以包括以上参照图16A和图16B以及图17A和图17B描述的芯绝缘膜CO、沟道膜CL、隧道绝缘膜TI、浮置栅膜FG和阻挡绝缘膜BI。
步骤ST14可以包括形成沟道分隔图案。沟道分隔图案可以形成为实现以上参照图3A、图3B、图17A和图17B所述的实施方式中的任何之一。
步骤ST15可以包括形成穿过初步层叠物的狭缝。
步骤ST16可以包括通过狭缝用导电图案替换初步层叠物的牺牲膜。为此，在通过狭缝选择性地去除牺牲膜之后，可以用导电材料填充从中去除了牺牲膜的区域。
参照图19，制造半导体存储器装置的方法可以包括步骤ST21至ST26。
步骤ST21、ST22和ST23分别与以上参照图18描述的步骤ST11、ST12和ST13相同。
步骤ST24和ST25分别与以上参照图18描述的步骤ST15和ST16相同。
步骤ST26与以上参考图18描述的步骤ST14相同。然而，与以上参照图18描述的实施方式不同，可以在形成导电图案之后形成沟道分隔图案。
参照图20，制造半导体存储器装置的方法可以包括步骤ST31至ST34。
步骤ST31可以包括通过在下结构上交替层叠层间绝缘膜和导电膜来形成栅极层叠物。下结构可以是以上参照图6A和图6B、图11A和图11B以及图15A所述的源极线。本公开的实施方式不限于此。例如，下结构可以是管道栅膜或掺杂半导体膜。
步骤ST32可以包括形成穿过栅极层叠物的孔。
步骤ST33可以与以上参照图18描述的步骤ST13相同。
步骤ST34与以上参照图18描述的步骤ST14相同。然而，与以上参照图18描述的实施方式不同，可以在形成导电膜之后形成沟道分隔图案。
如以上参照图19和图20所述，当在形成导电图案或导电膜之后形成沟道分隔图案时，可以将导电图案或导电膜用作蚀刻停止膜。在下文中，参照图21、图22A、图22B和图23至图25描述其中在形成沟道分隔图案期间将导电图案或导电膜用作蚀刻停止膜的实施方式。
图21是例示由狭缝171分隔开的栅极层叠物125A和125B的平面图。图22A和图22B是图21所示的栅极层叠物125A和125B的截面图。图22A是沿图21的线A-A’截取的截面图，并且图22B是沿图21的B-B’线截取的截面图。
参照图21、图22A和图22B，可以通过以上参照图19所述的步骤ST21至ST25或者以上参照图20所述的步骤ST31至ST33，来形成被单元插塞161贯穿的栅极层叠物125A和125B。
栅极层叠物125A和125B可以包括交替地层叠在下结构101上的层间绝缘膜111和栅电极121。栅电极121可以是以上参照图19所述的导电图案或者以上参照图20所述的导电膜。下结构101可以是源极线。
在形成单元插塞161之前或在形成单元插塞161之后，可以形成上分隔结构131。上分隔结构131可以在垂直方向D3上延伸以穿过栅电极121的最上层膜。每个栅电极121可以在与垂直方向D3垂直的平面内彼此交叉的第一方向D1和第二方向D2上延伸。每个栅电极121可以由各种导电材料形成。例如，每个栅电极121可以包括金属膜、掺杂半导体膜或金属硅化物膜中的至少之一。在实施方式中，每个栅电极121可以由包括用于低电阻布线的钨的金属膜形成。
栅极层叠物125A和125B可以通过狭缝171在第一方向D1上彼此间隔开。狭缝171和上分隔结构131可以在第二方向D2上延伸。
单元插塞161可以包括存储器膜141和沟道结构151。沟道结构151可以包括第一半导体膜143、芯绝缘膜145和第二半导体膜147。存储器膜141可以包括以上参照图3A和图3B所述的阻挡绝缘膜BI、数据储存膜DL和隧道绝缘膜TI，或者以上参照图17A和图17B所述的阻挡绝缘膜BI、浮置栅膜FG和隧道绝缘膜TI。第一半导体膜143可以以衬套型形成在存储器膜141的表面上。芯绝缘膜145可以以低于第一半导体膜143的高度的高度填充第一半导体膜143的中央区域。第二半导体膜147可以设置在芯绝缘膜145上并且可以填充第一半导体膜143的中央区域的上部。
图23至图25是例示形成沟道分隔图案的处理的图。
图23是例示沟道分隔沟槽181的平面图，并且图24是沿图23的线C-C’截取的截面图。
参照图23和图24，以上参照图22A和图22B所述的单元插塞161可以被沟道分隔沟槽181贯穿。
沟道分隔沟槽181可以将以上参照图22A和图22B所述的沟道结构151分隔成第一沟道图案151a和第二沟道图案151b，并且可以将以上参照图22A和图22B所述的存储器膜141分隔为第一存储器图案141a和第二存储器图案141b。此时，每个栅电极121可以用作蚀刻停止膜，从而防止沟道分隔沟槽181的过度扩展。
图25例示了形成绝缘膜183的处理。
参照图25，图24中所示的沟道分隔沟槽181可以填充有绝缘膜183。因此，可以形成包括沟道分隔沟槽181和绝缘膜183的沟道分隔图案。
根据上述本公开的实施方式，用作栅电极的导电图案或上导电图案形成为围绕沟道分隔图案。当导电图案和上导电图案中的每个通过沟道分隔图案而分隔为第一图案和第二图案时，可以增加导电图案和上导电图案中的每个的电阻。根据本公开的实施方式，因为导电图案或上导电图案形成为围绕沟道分隔图案，所以可以减小导电图案或上导电图案中的每个的电阻增加。
图26是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图26，根据本公开的实施方式的存储器系统1100包括存储器元件1120和存储器控制器1110。
存储器元件1120可以是由多个闪存芯片构成的多芯片封装件。存储器元件1120可以包括由通过沟道分隔图案彼此分隔开的第一沟道图案和第二沟道图案所共享的栅电极。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储器控制器1110的数据交换的所有控制操作，并且主机接口1113包括连接至存储器系统1100的主机的数据交换协议。此外，纠错电路1114检测并校正从存储器元件1120读取的数据中包含的错误，并且存储器接口1115执行与存储器元件1120的接口连接。另外，存储器控制器1110还可以包括用于存储与主机接口连接的代码数据的只读存储器(ROM)。
上述的存储器系统1100可以是组合有存储器元件1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)、以及集成驱动电子设备(IDE)之类的各种接口协议中的至少一种与外部(例如，主机)进行通信。
图27是例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图27，根据本公开的实施方式的计算系统1200可以包括电连接至系统总线1260的中央处理单元(CPU)1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
存储器系统1210可以由存储器元件1212和存储器控制器1211来配置。
本技术可以通过将由导电图案共享的第一沟道图案和第二沟道图案彼此分隔开来提高存储器单元的集成度。
相关申请的交叉引用
本申请要求于2019年7月19日在韩国知识产权局提交的韩国专利申请No.10-2019-0087832的优先权，其全部公开内容通过引用合并于此。

Claims (14)

1.一种半导体存储器装置，所述半导体存储器装置包括：
第一沟道图案和第二沟道图案，所述第一沟道图案和所述第二沟道图案各自在垂直方向上延伸并且彼此面对；
沟道分隔图案，所述沟道分隔图案形成在所述第一沟道图案和所述第二沟道图案之间并在所述垂直方向上延伸；
层叠物，所述层叠物包括多个导电图案，每个导电图案围绕所述第一沟道图案、所述第二沟道图案和所述沟道分隔图案并且在所述垂直方向上彼此间隔开地层叠；
第一存储器图案，所述第一存储器图案设置在每个所述导电图案和所述第一沟道图案之间；
第二存储器图案，所述第二存储器图案设置在每个所述导电图案和所述第二沟道图案之间；
位线，所述位线在所述垂直方向上与所述层叠物间隔开，共同连接至所述第一沟道图案的一端和所述第二沟道图案的一端，并且在不与所述垂直方向平行的第一方向上延伸；
第一上导电图案，所述第一上导电图案设置在所述层叠物和所述位线之间并且围绕所述第一沟道图案的侧壁；以及
第二上导电图案，所述第二上导电图案设置在所述层叠物和所述位线之间并围绕所述第二沟道图案的侧壁，
其中，所述第一上导电图案与所述第二上导电图案间隔开，使得所述第一上导电图案和所述第二上导电图案被独立地控制。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
上分隔结构，所述上分隔结构设置在所述第一上导电图案和所述第二上导电图案之间并且在不与所述第一方向平行的第二方向上延伸。
3.根据权利要求2所述的半导体存储器装置，
其中，所述上分隔结构被所述沟道分隔图案贯穿，
其中，所述沟道分隔图案在所述第二方向上延伸，并且
其中，所述上分隔结构在所述第一方向上比所述沟道分隔图案更宽。
4.一种半导体存储器装置，所述半导体存储器装置包括：
第一沟道图案和第二沟道图案，所述第一沟道图案和所述第二沟道图案各自在垂直方向上延伸并且彼此面对；
沟道分隔图案，所述沟道分隔图案形成在所述第一沟道图案和所述第二沟道图案之间并在所述垂直方向上延伸；
层叠物，所述层叠物包括多个导电图案，每个导电图案围绕所述第一沟道图案、所述第二沟道图案和所述沟道分隔图案并且在所述垂直方向上彼此间隔开地层叠；
第一存储器图案，所述第一存储器图案设置在每个所述导电图案和所述第一沟道图案之间；
第二存储器图案，所述第二存储器图案设置在每个所述导电图案和所述第二沟道图案之间；
位线，所述位线在所述垂直方向上与所述层叠物间隔开，共同连接至所述第一沟道图案的一端和所述第二沟道图案的一端，并且在不与所述垂直方向平行的第一方向上延伸；
下选择线，所述下选择线设置在所述层叠物和所述位线之间，并围绕所述第一沟道图案、所述沟道分隔图案和所述第二沟道图案；以及
上选择线，所述上选择线设置在所述下选择线和所述位线之间，并围绕所述第一沟道图案、所述沟道分隔图案和所述第二沟道图案，
其中，所述第一沟道图案包括面对所述下选择线的第一沟道区域和面对所述上选择线的第二沟道区域，
其中，所述第二沟道图案包括面对所述下选择线的第三沟道区域和面对所述上选择线的第四沟道区域，并且
其中，所述第一沟道区域和所述第四沟道区域中的每个的阈值电压高于所述第二沟道区域和所述第三沟道区域中的每个的阈值电压。
5.根据权利要求1或4所述的半导体存储器装置，其中，所述第一沟道图案和所述第二沟道图案中的每个包括面对所述沟道分隔图案的侧壁的第一侧壁和面对所述层叠物的第二侧壁，并且
其中，所述第二侧壁的曲率大于所述第一侧壁的曲率。
6.根据权利要求1或4所述的半导体存储器装置，其中，所述第一存储器图案和所述第二存储器图案中的每个包括隧道绝缘膜、形成在所述隧道绝缘膜的侧壁上的数据储存膜、以及形成在所述数据储存膜上的阻挡绝缘膜，并且
其中，所述隧道绝缘膜、所述数据储存膜和所述阻挡绝缘膜中的至少一个在所述沟道分隔图案的侧壁上延伸。
7.根据权利要求1或4所述的半导体存储器装置，其中，所述第一存储器图案和所述第二存储器图案中的每个包括隧道绝缘膜、形成在所述隧道绝缘膜的侧壁上的浮置栅膜、以及形成在所述浮置栅膜上的阻挡绝缘膜，
其中，所述隧道绝缘膜和所述浮置栅膜被所述沟道分隔图案分别分隔到所述第一存储器图案和所述第二存储器图案中，并且
所述阻挡绝缘膜在所述沟道分隔图案的侧壁上延伸。
8.根据权利要求1或4所述的半导体存储器装置，其中，所述沟道分隔图案在所述第一存储器图案和所述第二存储器图案之间延伸。
9.一种半导体存储器装置，所述半导体存储器装置包括：
单元栅电极，所述单元栅电极在第一方向和不与所述第一方向平行的第二方向上延伸；
孔，所述孔穿过所述单元栅电极；
第一沟道图案，所述第一沟道图案形成于所述孔的一个侧壁上；
第二沟道图案，所述第二沟道图案形成于所述孔的另一侧壁上并与所述第一沟道图案间隔开；
第一存储器图案，所述第一存储器图案设置在所述单元栅电极和所述第一沟道图案之间；
第二存储器图案，所述第二存储器图案设置在所述单元栅电极和所述第二沟道图案之间；
位线，所述位线共同连接至所述第一沟道图案的一端和所述第二沟道图案的一端；
第一选择栅电极，所述第一选择栅电极设置在所述单元栅电极和所述位线之间；以及
第二选择栅电极，所述第二选择栅电极设置在所述单元栅电极和所述位线之间并与所述第一选择栅电极平行，
其中，所述第一沟道图案延伸以穿过所述第一选择栅电极，
其中，所述第二沟道图案延伸以穿过所述第二选择栅电极，并且
其中，所述第一选择栅电极与所述第二选择栅电极间隔开，使得所述第一选择栅电极和所述第二选择栅电极被独立地控制。
10.根据权利要求9所述的半导体存储器装置，所述半导体存储器装置还包括：
上分隔结构，所述上分隔结构设置在所述第一选择栅电极和所述第二选择栅电极之间并与所述单元栅电极交叠。
11.一种半导体存储器装置，所述半导体存储器装置包括：
单元栅电极，所述单元栅电极在第一方向和不与所述第一方向平行的第二方向上延伸；
孔，所述孔穿过所述单元栅电极；
第一沟道图案，所述第一沟道图案形成于所述孔的一个侧壁上；
第二沟道图案，所述第二沟道图案形成于所述孔的另一侧壁上并与所述第一沟道图案间隔开；
第一存储器图案，所述第一存储器图案设置在所述单元栅电极和所述第一沟道图案之间；
第二存储器图案，所述第二存储器图案设置在所述单元栅电极和所述第二沟道图案之间；
位线，所述位线共同连接至所述第一沟道图案的一端和所述第二沟道图案的一端；
下选择栅电极，所述下选择栅电极设置在所述单元栅电极与所述位线之间；以及
上选择栅电极，所述上选择栅电极设置在所述下选择栅电极与所述位线之间；
其中，所述第一沟道图案和所述第二沟道图案延伸以分别穿过所述下选择栅电极和所述上选择栅电极，
其中，所述第一沟道图案包括面对所述下选择栅电极的第一沟道区域和面对所述上选择栅电极的第二沟道区域，
其中，所述第二沟道图案包括面对所述下选择栅电极的第三沟道区域和面对所述上选择栅电极的第四沟道区域，并且
其中，所述第一沟道区域和所述第四沟道区域中的每个的阈值电压高于所述第二沟道区域和所述第三沟道区域中的每个的阈值电压。
12.根据权利要求9或11所述的半导体存储器装置，所述半导体存储器装置还包括：
沟道分隔图案，所述沟道分隔图案设置在所述第一沟道图案和所述第二沟道图案之间并且被所述单元栅电极围绕。
13.根据权利要求12所述的半导体存储器装置，其中，所述沟道分隔图案在所述第一存储器图案和所述第二存储器图案之间延伸。
14.根据权利要求12所述的半导体存储器装置，其中，所述第一存储器图案和所述第二存储器图案在所述沟道分隔图案的侧壁上延伸以彼此连接。
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