KR20150142366A - 수직 채널 셀을 갖는 비휘발성 메모리 소자 - Google Patents

수직 채널 셀을 갖는 비휘발성 메모리 소자 Download PDF

Info

Publication number
KR20150142366A
KR20150142366A KR1020140071041A KR20140071041A KR20150142366A KR 20150142366 A KR20150142366 A KR 20150142366A KR 1020140071041 A KR1020140071041 A KR 1020140071041A KR 20140071041 A KR20140071041 A KR 20140071041A KR 20150142366 A KR20150142366 A KR 20150142366A
Authority
KR
South Korea
Prior art keywords
channel
gate electrode
pattern
pipe
well
Prior art date
Application number
KR1020140071041A
Other languages
English (en)
Other versions
KR102179168B1 (ko
Inventor
윤장근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140071041A priority Critical patent/KR102179168B1/ko
Priority to US14/564,165 priority patent/US9721965B2/en
Publication of KR20150142366A publication Critical patent/KR20150142366A/ko
Application granted granted Critical
Publication of KR102179168B1 publication Critical patent/KR102179168B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직 셀을 갖는 비휘발성 메모리 소자에 관한 것이다. 웰을 갖는 기판이 배치된다. 상기 웰과 접촉하고 상기 웰로부터 상부로 각각 돌출된 제1 및 제2 수직 채널들이 배치된다. 상기 제1 및 제2 수직 채널들을 연결하는 파이프 채널이 배치된다. 상기 웰로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 차단 게이트 전극이 배치된다. 상기 차단 게이트 전극으로부터 상부로 적층되며, 상기 파이프 채널이 형성된 파이프 게이트 전극이 배치된다. 상기 파이프 게이트 전극으로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 복수의 메모리셀 게이트 전극들이 배치된다. 상기 복수의 메모리셀 게이트 전극들로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 선택 게이트 전극이 배치된다.

Description

수직 채널 셀을 갖는 비휘발성 메모리 소자{Non-volatile memory device having vertical cell}
수직 셀을 갖는 비휘발성 메모리 소자 및 관련된 전자 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 메모리 장치로 나뉘어진다. 그 중에서도, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 이러한 비휘발성 메모리 소자는 실리콘 기판에 형성되는 메모리셀 어레이가 배치되는 메모리 셀 영역과 메모리 셀 이외의 주변 회로들이 배치되는 주변 영역으로 크게 나눌 수 있다. 점차 대용량/고성능의 메모리 장치가 요구됨에 따라 상기 메모리 셀 영역의 한정된 평면적 내에서 집적도를 높이고 성능을 개선하기 위하여 다수의 메모리 셀들을 기판 상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 동작 성능이 개선된 비휘발성 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 동작 성능이 개선된 비휘발성 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 동작 성능이 개선된 비휘발성 메모리 소자들을 갖는 반도체 모듈 및 전자 시스템들을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 웰을 포함하는 기판이 제공된다. 상기 웰과 접촉하고 상기 웰로부터 상부로 각각 돌출된 제1 및 제2 수직 채널들이 배치된다. 상기 제1 및 제2 수직 채널들을 연결하는 파이프 채널이 배치된다. 상기 웰로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 차단 게이트 전극이 배치된다. 상기 차단 게이트 전극으로부터 상부로 적층되며, 상기 파이프 채널이 형성된 파이프 게이트 전극이 배치된다. 상기 파이프 게이트 전극으로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 복수의 메모리셀 게이트 전극들이 배치된다. 상기 복수의 메모리셀 게이트 전극들로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 선택 게이트 전극이 배치된다. 상기 웰, 상기 차단 게이트 전극, 상기 파이프 게이트 전극, 상기 복수의 메모리셀 게이트 전극들 및 선택 게이트 전극 사이에 복수의 층간 절연층들이 형성된다.
또한, 본 발명의 기술적 사상의 실시 예들은, 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 웰을 포함하는 기판이 제공된다. 상기 웰로부터 상부로 이격되게 적층된 복수의 층간 절연층들, 및 상기 복수의 층간 절연층들을 사이에 상기 웰로부터 상부로 차례로 형성된 차단 게이트 전극, 파이프 게이트 전극, 복수의 메모리셀 게이트 전극 및 선택 게이트 전극을 포함하는 적층 구조체가 형성된다. 상기 적층 구조체를 각각 수직으로 관통하여 상기 웰과 접촉하는 제1 및 제2 수직 채널들, 및 상기 제1 및 제2 수직 채널들을 연결하는 파이프 채널을 포함하는 채널 구조체가 형성된다. 상기 제1 및 제2 수직 채널들 사이의 상기 선택 게이트 전극 및 상기 복수의 메모리셀 게이트 전극들을 수직으로 절단하는 채널 분리 패턴이 배치된다. 상기 제1 및 제2 수직 채널들은 상기 적층 구조체를 각각 수직으로 관통하여 상기 웰을 노출하는 제1 및 제2 채널 홀들 내에 형성된다. 상기 파이프 채널은 상기 파이프 게이트 전극 내에 상기 제1 및 제2 채널 홀들의 측면들과 접속하여 수평으로 연결된 파이프 접속 공간 내에 형성된다.
또한, 본 발명의 기술적 사상의 실시 예들은, 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 웰을 포함하는 기판이 제공된다. 상기 웰로부터 상부로 적층된 파이프 게이트 전극이 배치된다. 상기 파이프 게이트 전극으로부터 상부로 각각 돌출된 제1 및 제2 수직 채널들이 형성된다. 상기 파이프 게이트 전극으로부터 상부로 반복적으로 적층되고, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 복수의 메모리셀 게이트 전극들이 배치된다. 상기 복수의 메모리셀 게이트 전극들로부터 상부로 적층되고, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 선택 게이트 전극이 배치된다. 상기 파이프 게이트 전극 내에 형성되며, 상기 제1 및 제2 수직 채널들의 하면과 접속된 파이프 채널이 배치된다, 상기 파이프 채널은 상기 제1 및 제2 수직 채널들을 연결하되, 일측면이 수평으로 연장된 파이프 채널 연장부를 갖는다. 상기 파이프 게이트 전극, 상기 복수의 메모리셀 게이트 전극들 및 상기 선택 게이트 전극 게이트 전극 사이에 형성된 복수의 층간 절연층들이 형성된다. 상기 웰과 접촉하고, 상기 웰로부터 상부로 돌출되며, 측면 일부가 상기 파이프 채널 연장부와 접촉하는 기판 연장부가 형성된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 웰과 접촉하는 제1 및 제2 수직 채널들과 상기 제1 및 제2 수직 채널을 연결하는 파이프 채널을 포함하는 채널 구조체가 제공된다. 상기 파이프 채널과 상기 웰 사이에 배치되고 상기 제1 및 제2 수직 채널들이 관통되는 차단 게이트 전극이 제공된다. 프로그램 및 읽기 동작시 상기 차단 게이트 전극에 오프 전압을 인가하여 상기 제1 및 제2 수직 채널들과 상기 웰 사이를 전기적으로 차단시킴으로써 기판으로 흐를 수 있는 누설 전류를 방지하고 비선택 메모리셀들의 셀프 부스팅 전압도 유지시킬 수 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 소거 동작시 상기 차단 게이트 전극에 온 전압을 인가하여 상기 제1 및 제2 수직 채널들과 상기 웰 사이를 전기적으로 연결시킴으로써 상기 웰에 소거 전압을 직접 인가하여 블록 단위로 한번에 소거시킬 수 있다. 이에 따라, 소거 동작이 간편해지고 소거 시간이 단축될 수 있다.
도 1a은 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 개략적인 사시도이다.
도 1b는 도 1a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다.
도 1c는 도 1a에 도시된 하나의 스트링(ST)을 나타내는 등가 회로도이다.
도 2a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이다.
도 2b는 도 2a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다.
도 3a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이다.
도 3b는 도 3a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다.
도 4a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이다.
도 4b는 도 4a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다.
도 5a 내지 5v는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자를 제조하는 방법들을 설명하기 위하여 도 1a에 도시된 절단선I-I'에 따라 취해진 종단면도들이다.
도 6a 내지 6x는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자를 제조하는 방법들을 설명하기 위하여 도 4a에 도시된 절단선I-I'에 따라 취해진 종단면도들이다.
도 7a는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 7b 및 7c는 본 발명의 기술적 사상의 실시 예들에 따른 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 형성한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 형성하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a은 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 개략적인 사시도이고, 도 1b는 도 1a에 도시된 절단선 I-I'에 따라 취해진 종단면도이며, 도 1c는 도 1a에 도시된 하나의 스트링(ST)을 나타내는 등가 회로도이다.
도 1a 및 1b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10A)는 웰(111)을 포함하는 기판(110), 차단 게이트 전극(cut-off gate, CG)을 포함하는 적층 구조체(120), 채널 분리 패턴들(130) 및 채널 구조체들(140)을 포함할 수 있다. 또한, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10A)는 선택 라인 분리 패턴들(135), 제1 내지 제3 캡핑층들(151, 152, 153), 소자 분리 패턴들(160), 스페이서(165), 소스 라인들(common source line, CSL), 비트 플러그들(170), 및 비트 라인들(bit line, BL)을 포함할 수 있다.
상기 기판(110)은 단결정 실리콘 웨이퍼, SOI(Silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다. 상기 웰(well, 111)은 n웰 또는 p웰 중 어느 하나를 포함할 수 있다.
상기 적층 구조체(120)는 상기 웰(111)로부터 상부로 적층된 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)을 포함할 수 있다. 상기 적층 구조체(120)는 상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124) 사이에 상기 웰(111)로부터 상부로 차례로 형성된 차단 게이트 전극(CG), 파이프 게이트 전극(pipe gate, PG), 복수의 메모리셀 게이트 전극들(memory-cell gate, MCG), 및 선택 게이트 전극(select gate, SG)을 포함할 수 있다.
상기 선택 게이트 전극(SG) 및 상기 파이프 게이트 전극(PG)은 상대적으로 두꺼울 수 있다. 복수의 메모리셀 게이트 전극들(MCG)은 6층인 것으로 도시하였으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 상기 복수의 메모리셀 게이트 전극들(MCG)은 설계하고자 하는 메모리 용량에 따라 형성될 수 있다.
상기 게이트 전극들(CG, PG, MCG, SG)은 폴리실리콘, 금속, 금속 화합물, 또는 금속 합금 중 어느 하나를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다. 상기 게이트 전극들(CG, PG, MCG, SG)이 금속인 경우, 상기 게이트 전극들(CG, PG, MCG, SG)과 층간 절연층들(121, 122, 123L, 123, 123U, 124) 사이 및 상기 게이트 전극들(CG, PG, MCG, SG)과 후술될 채널 구조체(140) 사이에 티타늄 질화물(TiN)과 같은 배리어 금속이 더 형성될 수 있다.
상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)은 예를 들어 상기 웰(111)과 상기 차단 게이트 전극(CG) 사이에 형성된 하부 층간 절연층(121), 및 상기 차단 게이트 전극(CG)과 상기 파이프 게이트 전극(PG) 사이에 형성된 하부 층간 절연층(122)을 포함할 수 있다. 상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)은 상기 메모리셀 게이트 전극들(MCG) 사이 및/또는 상하에 형성된 중간 층간 절연층들(123L, 123, 123U)을 포함할 수 있다. 상기 파이프 게이트 전극(PG)과 최하위 메모리셀 게이트 전극 사이에 형성된 최하위 중간 층간 절연층(123U), 및 상기 선택 게이트 전극(SG)과 최상위 메모리셀 게이트 전극 사이에 형성된 최상위 중간 층간 절연층(123U)은 상대적으로 두꺼울 수 있다. 상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)은 상기 선택 게이트 전극(SG) 상에 형성된 상부 층간 절연층(124)을 포함할 수 있다. 상기 상부 층간 절연층(124)은 상대적으로 두꺼울 수 있다.
상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)은 상기 게이트 전극들(CG, PG, MCG, SG) 사이를 절연시킬 수 있다. 상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 채널 구조체들(140) 각각은 제1 및 제2 수직 채널들(CH1, CH2), 상기 파이프 채널(CH3) 및 채널 패드들(CHP1, CHP2)를 포함할 수 있다. 각 채널 구조체(140)가 하나의 스트링(string, ST)이 될 수 있다.
상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 적층 구조체(120)를 각각 수직으로 관통하여 상기 웰(111)과 접촉할 수 있다. 즉, 상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 웰(111)으로부터 상부로 각각 돌출될 수 있다. 이러한 상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 적층 구조체(120)를 각각 수직으로 관통하여 상기 웰(111)을 노출하는 제1 및 제2 채널 홀들(H1, H2) 내에 형성될 수 있다. 상기 제1 및 제2 채널 홀들(H1, H2)은 서로 수평으로 이격될 수 있다.
상기 파이프 채널(CH3)은 상기 제1 및 제2 수직 채널들(CH1, CH2)을 연결할 수 있다. 이러한 상기 파이프 채널(CH3)은 상기 파이프 게이트 전극(PG) 내에 상기 제1 및 제2 채널 홀들(CH1, CH2)의 일부 측면들과 접속하여 수평으로 연결된 파이프 접속 공간(Pipe Connection, PC) 내에 형성될 수 있다. 상기 파이프 접속 공간(PC)의 너비는 상기 제1 및 제2 채널 홀들(H1, H2)의 간격에 대응될 수 있다. 상기 파이프 게이트 전극(PG)은 상기 파이프 채널(CH3)의 측면과 접속하도록 수직으로 관통되는 상기 제1 및 제2 수직 채널들(CH1, CH2)의 측면 및 상기 파이프 채널(CH)의 측면을 감쌀 수 있다.
상기 채널 구조체(140)는 상기 제1 및 제2 채널 홀들(H1, H2)과 상기 파이프 접속 공간(PC)의 내벽들 상에 컨포멀하게 형성된 게이트 절연 패턴(141)을 포함할 수 있다. 상기 게이트 절연 패턴(141)은 상기 제1 및 제2 채널 홀들(H1, H2)에 의해 노출된 상기 웰(111) 상에는 형성되지 않고 오픈(open)될 수 있다.
상기 채널 구조체(140)는 상기 게이트 절연 패턴(141) 상 및 상기 제1 및 제2 채널 홀들(H1, H2)에 의해 노출된 상기 웰(111) 상에 컨포멀하게 형성된 채널 활성 패턴(142)을 포함할 수 있다.
상기 채널 구조체(140)는 상기 채널 활성 패턴(142) 상에 상기 제1 및 제2 채널 홀들(H1, H2)과 상기 파이프 접속 공간(PC)을 채우는 채널 코어 패턴(143)을 포함할 수 있다.
상기 게이트 절연 패턴(141)은 도면에서는 단층으로 도시되었으나 다층으로 형성될 수 있다. 예를 들어, 상기 게이트 절연 패턴(141)은 상기 제1 및 제2 채널 홀들(H1, H2)과 상기 파이프 접속 공간(PC)의 내벽들로부터 상기 채널 활성 패턴(142) 방향으로 차례로 형성된 전하 차단막, 전하 트랩막 및 터널 절연막을 포함할 수 있다. 상기 전하 차단막은 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 전하 트랩막은 예를 들어 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 라타늄 산화물(LaO) 중 어느 하나를 포함할 수 있다. 상기 터널 절연막은 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 채널 활성 패턴(141)은 폴리실리콘을 포함할 수 있다.
상기 채널 코어 패턴(143)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 채널 코어 패턴(143)은 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 수직 채널들(CH1, CH2) 내의 게이트 절연 패턴(141)과 상기 파이프 채널(CH3) 내의 게이트 절연 패턴(141)은 물질적으로 연속될 수 있다. 상기 제1 및 제2 수직 채널들(CH1, CH2) 내의 채널 활성 패턴(142)과 상기 파이프 채널(CH3) 내의 채널 활성 패턴(142)은 물질적으로 연속될 수 있다. 상기 제1 및 제2 수직 채널들(CH1, CH2) 내의 채널 코어 패턴(143)과 상기 파이프 채널(CH3) 내의 상기 채널 코어 패턴(143)은 물질적으로 연속될 수 있다.
상기 채널 패드들(CH1, CH2)은 상기 제1 및 제2 수직 채널들(CH1, CH2)의 상기 채널 코어 패턴(143)의 상부 일부가 각각 리세스된 채널 패드 공간들(Spa1, Spa2)(도 5n 참조)에 각각 형성될 수 있다. 예를 들어, 소스측 채널 패드(CH1)는 상기 제1 수직 채널(CH1) 내의 상기 채널 코어 패턴(143)의 상부 일부가 리세스된 제1 채널 패드 공간(Spa1)에 형성될 수 있다. 드레인측 채널 패드(CH2)는 상기 제2 수직 채널(CH2) 내의 상기 채널 코어 패턴(143)의 상부 일부가 리세스된 제2 채널 패드 공간(Spa2)에 형성될 수 있다.
상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)의 측면은 해당 채널 활성 패턴(142)으로 둘러싸일 수 있다. 상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)은 예를 들어, 고농도의 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 채널 분리 패턴(130)은 상기 제1 및 제2 수직 채널들(CH1, CH2) 사이의 상기 선택 게이트 전극(SG) 및 상기 복수의 메모리셀 게이트 전극들(MCG)을 수직으로 절단할 수 있다.
상기 채널 분리 패턴(130)은 상기 선택 게이트 전극(SG), 복수의 메모리셀 게이트 전극들(MCG), 및 상기 게이트 전극들(SG, MCG) 사이 및/또는 상하에 형성된 상기 복수의 층간 절연층들(123U, 123, 123L, 124)을 수직으로 관통하는 채널 분리 트렌치(Tc)(도 5e참조) 내에 상기 절연 물질을 채워 형성될 수 있다.
상기 채널 분리 패턴(130)의 바닥은 상기 복수의 중간 층간 절연층들(123U, 123, 123L) 중 최하위 중간 층간 절연층(123L) 내에 존재할 수 있다. 상기 채널 분리 패턴(130)은 상기 상부 층간 절연층(124) 및 상기 복수의 중간 층간 절연층들(123L, 123, 123U)과 동일 물질을 포함할 수 있다. 예를 들어, 상기 채널 분리 패턴(130)은 실리콘 산화물을 포함할 수 있다.
상기 채널 분리 패턴(130)에 의해, 상기 선택 게이트 전극(SG)은 상기 제1 수직 채널(CH1)의 측면을 감싸는 제1 선택 게이트 전극(SG1) 및 상기 제2 수직 채널(CH2)의 측면을 감싸는 제2 선택 게이트 전극(SG2)으로 분리될 수 있다(도 1c참조). 또한, 상기 메모리셀 게이트 전극들(MCG)은 상기 제1 수직 채널(CH1)의 측면을 감싸는 제1 그룹의 메모리셀 게이트 전극들(MCG0~MCG5) 및 상기 제2 수직 채널(CH2)의 측면을 감싸는 제2 그룹의 메모리셀 게이트 전극들(MCG6~MCG11)로 분리될 수 있다(도 1c 참조).
상기 선택 라인 분리 패턴(135)은 이웃하는 채널 구조체들(140) 사이의 선택 게이트 전극(SG)을 수직으로 관통하는 절연 물질을 포함할 수 있다. 상기 선택 라인 분리 패턴(135)에 의해, 스트링(ST)과 스트링(ST) 사이가 분리될 수 있다.
상기 선택 라인 분리 패턴(135)은 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG) 및 상기 최상위 중간 층간 절연층(123U)을 수직으로 관통하는 선택 라인 분리 트렌치(Tl)(도 5f 참조) 내에 절연 물질을 채워 형성될 수 있다. 상기 선택 라인 분리 패턴(135)의 바닥은 상기 최상위 중간 층간 절연층(123U) 내에 존재할 수 있다. 상기 선택 라인 분리 패턴(135)은 상기 상부 층간 절연층(124) 및 상기 최상위 중간 층간 절연층(123U)과 동일 물질을 포함할 수 있다. 예를 들어, 상기 선택 라인 분리 패턴(135)은 실리콘 산화물을 포함할 수 있다.
상기 제1 캡핑층(151)은 상기 상부 층간 절연층(124) 상에 형성될 수 있다. 상기 제1 캡핑층(151)은 수직으로 관통되는 상기 제1 및 제2 수직 채널들(CH1, CH2)의 측면을 감쌀 수 있다. 상기 2 캡핑층(152)은 상기 제1 캡핑층(151) 상에 형성될 수 있다. 상기 제3 캡핑층(153)은 상기 제2 캡핑층(152) 상에 형성될 수 있다. 상기 제1 내지 제3 캡핑층(153)은 실리콘 산화물을 포함할 수 있다.
상기 소스 라인(CSL)은 상기 채널 구조체(140)의 상기 제1 수직 채널(CH1)의 상기 소스측 채널 패드(CHP1)와 전기적으로 접속할 수 있다. 상기 소스 라인(CSL)은 이웃하는 채널 구조체(140)의 제1 수직 채널(CH1)과 공통으로 접속하는 공통 소스 라인일 수 있다. 이러한 상기 소스 라인(CSL)은 제2 캡핑층(152)을 수직으로 관통하여 이웃하는 채널 구조체(140)들의 제1 수직 채널(CH1)들 상에 형성될 수 있다. 상기 소스 라인(CSL)의 측면은 상기 제2 캡핑층(152)으로 둘러싸일 수 있다. 상기 소스 라인(CSL)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 금속은 예를 들어, 텅스텐(W) 또는 알루미늄(Al) 중 어느 하나를 포함할 수 있다. 도면에서, 상기 소스 라인(CSL)은 하나만 도시되었으나, 복수 개가 형성될 수 있다. 이러한 소스 라인들(CSL)은 평면상에서 서로 평행한 라인 형상일 수 있다.
상기 소자 분리 패턴들(160)은 상기 상기 제1 캡핑층(151) 및 상기 적층 구조체(120)를 수직으로 관통하여 상기 웰(111)과 접촉할 수 있다. 상기 소자 분리 패턴들(160)은 수평 방향으로 소정 간격 이격될 수 있다. 상기 소자 분리 패턴들(160)은 실리콘 산화물을 포함할 수 있다. 상기 소자 분리 패턴(160)의 측면들 상에 스페이서들(165)이 배치될 수 있다. 상기 스페이서들(165)은 상기 소자 분리 패턴들(160)과 상기 적층 구조체(120) 사이에 형성될 수 있다.
상기 비트 플러그는(170) 상기 제2 수직 채널(CH2)의 상기 드레인측 채널 패드(CHP2)와 전기적으로 접속할 수 있다. 상기 비트 플러그(170)는 상기 제2 및 제3 캡핍층들(152, 153)을 수직으로 관통하여 상기 제2 수직 채널(CH2) 상에 형성될 수 있다. 상기 비트 플러그(170)의 측면은 상기 제2 및 제3 캡핑층들(152, 153)로 둘러싸일 수 있다. 상기 비트 플러그들(170)은 금속, 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다.
상기 비트 라인들(BL)은 상기 비트 플러그(170)들과 전기적으로 접속할 수 있다. 상기 비트 라인들(BL)은 상기 제3 캡핑층(153) 상에 형성될 수 있다. 평면상에서, 상기 비트 라인들(BL)은 서로 평행한 라인 형상일 수 있다. 또한, 상기 비트 라인들(BL)은 평면상에서 상기 소스 라인들(CSL)과 교차하도록 형성될 수 있다.
도 1c를 더 참조하면, 상기 제1 수직 채널(CH1)은 상기 제1 수직 채널(CH1)이 제1선택 게이트 전극(SG1), 제1 그룹의 메모리셀 게이트 전극들(MCG0~MCG5), 상기 파이프 게이트 전극(PG) 및 상기 차단 게이트 전극(CG)을 관통함에 따라 생성된 제1 선택 트랜지스터(ST1), 제1 그룹의 메모리셀(MC0~MC5), 제1 파이프 트랜지스터(PT1) 및 제1 차단 트랜지스터(CT1)가 상기 소스 라인(CSL) 및 상기 웰(111) 사이에 직렬로 연결된 등가 회로로 나타낼 수 있다.
상기 제2 수직 채널(CH2)은 상기 제2 수직 채널(CH2)이 제2선택 게이트 전극(SG2), 제2 그룹의 메모리셀 게이트 전극들(MCG6~MCG11), 상기 파이프 게이트 전극(PG) 및 상기 차단 게이트 전극(CG)을 관통함에 따라 생성된 제2 선택 트랜지스터(ST2), 제2 그룹의 메모리셀(MC6~MC11), 제2 파이프 트랜지스터(PT2) 및 제1 차단 트랜지스터(CT2)가 상기 비트 라인(BL) 및 상기 웰(111) 사이에 직렬로 연결된 등가 회로로 나타낼 수 있다.
상기 파이프 채널(CH3)은 상기 제1 수직 채널(CH1)과 상기 제2 수직 채널(CH2) 사이의 상기 파이프 게이트 전극(PG) 내에 매립됨에 따라 생성된 제3 파이프 트랜지스터(PT3)가 제1 그룹 및 제2 그룹의 메모리셀들(MC0~MC5 및 MC6~MC11) 사이에 직렬로 연결된 등가 회로로 나타낼 수 있다.
상기 파이프 게이트 전극(SG)은 상기 제1 내지 제3 파이프 트랜지스터(PT1~PT3)의 공통 게이트 전극이고, 상기 차단 게이트 전극(CG)는 상기 제1 및 제2 차단 트랜지스터(CT1, CT2)의 공통 게이트 전극이다.
본 실시 예에 따른 비휘발성 메모리 소자(10A)는 프로그램 및 읽기 동작시 상기 파이프 게이트 전극(PG)에 온 전압을 인가하고, 상기 차단 게이트 전극(CG)에 오프 전압을 인가한다. 그러면, 상기 제1 내지 제3 파이프 트랜지스터(PT1~PT3)가 온 되고 상기 제1 및 제2 차단 트랜지스터(CT1 및 CT2)가 오프된다. 이에 따라, 상기 제1 및 제2 수직 채널들(CH1, CH2)이 상기 파이프 채널(CH3)과 연결되며, 상기 웰(111)과는 연결되지 않는다. 즉, 상기 채널 구조체(140)는 U자형 배열의 스트링을 가지되, 상기 웰(111)과는 전기적으로 차단될 수 있다. 이로써, 프로그램 및 읽기 동작시 상기 웰(111)로 흐를 수 있는 누설 전류를 미연에 방지할 수 있고 이로 인해 프로그램 동작시 비선택 메모리셀들을 부스팅 전압도 유지시킬 수 있다.
본 실시 예에 따른 비휘발성 메모리 소자(10A)는 소거 동작시 상기 파이프 게이트 전극(PG)에 온 전압을 인가하고, 상기 차단 게이트 전극(CG)에 온 전압을 인가한다. 그러면, 상기 제1 내지 제3 파이프 트랜지스터(PT1~PT3)가 온되고 상기 제1 및 제2 차단 트랜지스터(CT1 및 CT2)도 온 된다. 이에 따라, 상기 제1 및 제2 수직 채널들(CH1, CH2)이 상기 파이프 채널(CH3)과 연결되며, 상기 웰(111)과도 연결된다. 즉, 상기 채널 구조체(140)는 H자형 배열의 스트링을 가지며 상기 웰(111)과 전기적으로 연결될 수 있다. 상기 채널 구조체(140)는 상기 제1 및 제2 수직 채널(CH1, CH2)이 상기 웰(111)과 전기적으로 접속되므로, 소거 동작시 상기 제1 및 제2 수직 채널(CH1, CH2) 각각 일자형 배열의 스트링을 갖는 채널 구조체와 같이 동작할 수 있다.
이에 따라, 소거 동작시 상기 제1 및 제2 그룹의 메모리셀 게이트 전극들(MCG0~MC5, MCG6~MCG11)에 낮은 전압을 인가하고 상기 웰(111)에 높은 소거 전압을 인가하여 상기 제1 및 제2 그룹의 메모리셀 게이트 전극들(MCG0~MCG5, MCG6~MCG11)과 상기 웰(111) 간 전위차에 의해 상기 제1 및 제2 그룹의 메모리셀들(MC0~MC5 및 MC6~MC11)을 한번에 소거시킬 수 있다. 이로써, 소거 동작이 간편해지고 소거 시간도 단축될 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이고, 도 2b는 도 2a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다. 본 실시 예에 따른 비휘발성 메모리 소자(10B)는 제1 및 제2 수직 채널들(CH1, CH2)이 상기 웰(111) 내로 돌출된 것을 제외하면 도 1a 및 1b에 도시된 비휘발성 메모리 소자(10A)와 동일하므로 동일 구성 요소에 대한 상세한 설명은 상술한 것으로 대체하기로 한다.
도 2a 및 2b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10B)는 상기 제1 및 제2 수직 채널들(CH1, CH2)의 하단이 상기 웰 내로 돌출될 수 있다. 상기 제1 및 제2 수직 채널들(CH1, CH2)의 바닥이 상기 웰(111) 내에 존재할 수 있다.
본 실시 예에 따른 비휘발성 메모리 소자(10B)의 동작은 도 1c에서 상술한 것과 동일하다.
도 3a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이고, 도 3b는 도 3a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다. 본 실시 예에 따른 비휘발성 메모리 소자(10C)는 성장 결정막(180)을 포함하는 것을 제외하면 도 1a 및 1b에 도시된 비휘발성 메모리 소자(10A)와 동일하므로 동일 구성 요소에 대한 상세한 설명은 상술한 것으로 대체하기로 한다.
도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10C)는 상기 제1 및 제2 수직 채널들(CH1, CH2)의 바닥들 및 상기 웰(111) 사이에 형성된 성장 결정막(180)을 포함할 수 있다.
본 실시 예에 따른 비휘발성 메모리 소자(10C)는 상기 결정 성장막들(180)을 통해 상기 제1 및 제2 수직 채널들(CH1, CH2)과 상기 웰(111)을 전기적으로 연결될 수 있다. 상기 성장 결정막(180)은 상기 채널 구조체(140)의 채널 활성 패턴(142)과 접촉되어 전류가 이동하는 통로를 최대한 넓혀 저항을 줄일 수 있다.
상기 성장 결정막(180)은 상기 웰(111)내에 형성될 수 있다. 상기 성장 결정막(180)의 상면은 상기 웰(111)의 상면과 동일한 수평면을 가질 수 있다(coplarnar). 상기 성장 결정막(180)의 상면은 상기 웰(111)의 상면보다 위로 돌출될 수도 있다.
본 실시 예에 따른 비휘발성 메모리 소자(10C)의 동작은 도 1c에서 상술한 것과 동일하다.
도 4a는 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자의 사시도이고, 도 4b는 도 4a에 도시된 절단선 I-I'에 따라 취해진 종단면도이다. 본 실시 예에 따른 비휘발성 메모리 소자(10D)는 적층 구조체(120) 및 채널 구조체(140)가 상이하고, 기판 연장부(190)를 더 포함하는 것을 제외하면 도 1a 및 1b에 도시된 비휘발성 메모리 소자(10A)와 유사하므로 동일한 구성 요소에 대한 상세한 설명은 상술한 것으로 대체하기로 한다.
도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10D)는 웰(111)을 포함하는 기판(110), 적층 구조체(120), 채널 분리 패턴들(130), 채널 구조체들(140), 및 기판 연장부(190)를 포함할 수 있다. 또한, 본 발명의 기술적 사상의 일 실시 예에 따른 비휘발성 메모리 소자(10D)는 선택 라인 분리 패턴들(135), 제1 내지 제3 캡핑층들(151, 152, 153), 소자 분리 패턴들(160), 스페이서(165), 비트 플러그들(170), 및 비트 라인(BL)을 더 포함할 수 있다.
상기 기판(110)은 단결정 실리콘 웨이퍼, SOI(Silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다. 상기 웰(well, 111)은 n웰 또는 p웰 중 어느 하나를 포함할 수 있다.
상기 적층 구조체(120)는 상기 웰(111)로부터 상부로 적층된 복수의 층간 절연층들(121, 123L, 123, 123U, 124)을 포함할 수 있다. 상기 적층 구조체(120)는 상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124) 사이에 상기 웰(111)로부터 상부로 차례로 형성된 파이프 게이트 전극(PG), 복수의 메모리셀 게이트 전극들(MCG), 및 선택 게이트 전극(SG)을 포함할 수 있다.
상기 선택 게이트 전극(SG) 및 상기 파이프 게이트 전극(PG)은 상대적으로 두꺼울 수 있다. 복수의 메모리셀 게이트 전극들(MCG)은 6층인 것으로 도시하였으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 상기 복수의 메모리셀 게이트 전극들(MCG)은 설계하고자 하는 메모리 용량에 따라 형성될 수 있다.
상기 게이트 전극들(PG, MCG, SG)은 폴리실리콘, 금속, 금속 화합물, 또는 금속 합금 중 어느 하나를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다. 상기 게이트 전극들(PG, MCG, SG)이 금속인 경우, 상기 게이트 전극들(PG, MCG, SG)과 층간 절연층들(121, 123L, 123, 123U, 124) 사이 및 상기 게이트 전극들(PG, MCG, SG)과 후술될 채널 구조체(140) 사이에 상기 티타늄 질화물(TiN)과 같은 배리어 금속이 더 형성될 수 있다.
상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124)은 예를 들어 상기 웰(111)과 상기 파이프 게이트 전극(PG) 사이에 형성된 하부 층간 절연층(121)을 포함할 수 있다. 상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124)은 상기 메모리셀 게이트 전극들(MCG) 사이 및/또는 상하에 형성된 중간 층간 절연층들(123L, 123, 123U)을 포함할 수 있다. 상기 파이프 게이트 전극(PG)과 최하위 메모리셀 게이트 전극 사이에 형성된 최하위 중간 층간 절연층(123U), 및 상기 선택 게이트 전극(SG)과 최상위 메모리셀 게이트 전극 사이에 형성된 최상위 중간 층간 절연층(123U)은 상대적으로 두꺼울 수 있다. 상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124)은 상기 선택 게이트 전극(SG) 상에 형성된 상부 층간 절연층(124)을 포함할 수 있다. 상기 상부 층간 절연층(124)도 상대적으로 두꺼울 수 있다.
상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124)은 상기 게이트 전극들(PG, MCG, SG) 사이를 절연시킬 수 있다. 상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 채널 구조체들(140) 각각은 제1 및 제2 수직 채널들(CH1, CH2), 상기 파이프 채널(CH3) 및 채널 패드들(CHP1, CHP2)를 포함할 수 있다. 각 채널 구조체(140)가 하나의 스트링(string, ST)이 될 수 있다.
상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 적층 구조체(120)를 각각 수직으로 관통하여 상기 파이프 게이트 전극(PG) 내에 형성된 상기 파이프 채널(CH3)과 접속할 수 있다. 즉, 상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 파이프 게이트 전극(PG)으로부터 상부로 각각 돌출될 수 있다. 이러한 상기 제1 및 제2 수직 채널들(CH1, CH2)은 상기 적층 구조체(120)를 각각 수직으로 관통하여 상기 파이프 채널(CH3)이 형성된 파이프 접속 공간(PC)과 접속하는 제1 및 제2 채널 홀들(H1, H2) 내에 형성될 수 있다. 상기 제1 및 제2 채널 홀들(H1, H2)은 서로 수평으로 이격될 수 있다.
상기 파이프 채널(CH3)은 상기 제1 및 제2 수직 채널들(CH1, CH2)을 연결할 수 있다. 이러한 상기 파이프 채널(CH3)은 상기 파이프 게이트 전극(PG) 내에 상기 제1 및 제2 채널 홀들(CH1, CH2)의 하면과 접속하여 수평으로 연결하도록 형성된 파이프 접속 공간(Pipe Connection, PC) 내에 형성될 수 있다. 상기 파이프 접속 공간(PC)은 상기 제1 및 제2 수직 채널들(CH1, CH2)의 간격보다 더 길게 일측면이 수평으로 연장될 수 있다. 이에 따라, 상기 파이프 채널(CH3)은 일측면이 수평으로 연장된 파이프 채널 연장부(CH3')를 가질 수 있다. 상기 파이프 게이트 전극(PG)은 상기 파이프 채널(CH3)의 측면 및 하면을 감쌀 수 있다. 상기 파이프 게이트 전극(PG)는 상기 파이프 채널 연장부(CH3')의 측면 일부 및 하면 일부를 감쌀 수 있다.
상기 채널 구조체(140)는 상기 제1 및 제2 채널 홀들(H1, H2)과 상기 파이프 접속 공간(PC)의 내벽들 상에 컨포멀하게 형성된 게이트 절연 패턴(141)을 포함할 수 있다. 상기 채널 구조체(140)는 상기 게이트 절연 패턴(141) 상에 컨포멀하게 형성된 채널 활성 패턴(142)을 포함할 수 있다. 또한, 상기 채널 구조체(140)는 상기 채널 활성 패턴(142) 상에 상기 제1 및 제2 채널 홀들(H1, H2)과 상기 파이프 접속 공간(PC)을 채우는 채널 코어 패턴(143)을 포함할 수 있다.
상기 기판 연장부(190)는 상기 웰(111)과 접촉하고, 상기 웰(111)로부터 상부로 돌출될 수 있다. 상기 기판 연장부(190)는 측면 일부가 상기 파이프 채널 연장부(CH3')와 접촉할 수 있다. 상기 기판 연장부(190)의 상면은 상기 채널 구조체(140)의 상기 제1 및 제2 수직 채널들(CH1, CH2) 상면과 동일한 수평면을 가질 수 있다. 상기 기판 연장부(190)는 폴리실리콘, 금속 또는 금속 합금 중 어느 하나를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다. 상기 채널 구조체(140)는 상기 기판 연장부(190)를 통해 상기 웰(111)과 접촉될 수 있다.
상기 적층 구조체(120)와 상기 기판 연장부(190) 사이에 스페이서(165)가 형성될 수 있다. 상기 스페이서(190)는 상기 선택 게이트 전극(SG)과 상기 복수의 메모리셀 게이트 전극들(MCG), 및 상기 기판 연장부(190) 사이에 형성될 수 있다.
상기 파이프 게이트 전극(PG)과 상기 기판 연장부(190) 사이에 소자 분리 패턴(160)이 형성될 수 있다. 상기 스페이서(165)의 측면과 상기 소자 분리 패턴(160)의 측면은 서로 수직으로 정렬될 수 있다.
본 발명의 일 실시 예에 따른 비휘발성 메모리 소자(10D)의 상기 채널 패드들(CH1, CH2), 채널 분리 패턴(130), 상기 선택 라인 분리 패턴(135), 상기 제1 내지 제3 캡핑층(151~152), 소스 라인(CSL), 비트 플러그들(170) 및 비트 라인들(BL)은 도 1a 내지 1b에 도시된 비휘발성 메모리 소자(10A)와 동일하다.
도 5a 내지 5v는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자를 제조하는 방법들을 설명하기 위하여 도 1a에 도시된 절단선I-I'에 따라 취해진 종단면도들이다.
도 5a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10A)를 제조하는 방법은, 기판(110)의 웰(111) 상에 하부 층간 절연층(121)을 형성하고, 상기 하부 층간 절연층(121) 상에 차단 게이트 전극(CG)을 형성하고, 상기 차단 게이트 전극(CG) 상에 하부 층간 절연층(122)을 형성하고, 및 상기 하부 층간 절연층(122) 상에 파이프 게이트 전극(PG)을 형성하는 것을 포함할 수 있다. 상기 파이프 게이트 전극(PG)은 상대적으로 두꺼울 수 있다. 상기 하부 층간 절연층들(121, 122)은 실리콘 산화물을 포함할 수 있다. 상기 차단 게이트 전극(CG) 및 상기 파이프 게이트 전극(PG)은 폴리실리콘, 금속, 금속 화합물 또는 금속 합금 중 어느 하나를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 파이프 게이트 전극(PG) 내에 파이프 접속 공간들(pipe connection, PC)을 형성하는 것을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은, 상기 파이프 접속 공간들(PC) 내에 희생막(125)을 채우는 것을 포함할 수 있다. 상기 희생막(125)은 실리콘 질화물(SiN) 또는 실리콘 게르마늄(SiGe) 중 어느 하나를 포함할 수 있다.
도 5d를 참조하면, 상기 방법은, 상기 파이프 게이트 전극(PG) 및 상기 희생막(125) 상에 다수의 중간 층간 절연층들(123L, 123, 123U) 및 다수의 메모리셀 게이트 전극들(MCG)을 교대로 반복적으로 형성하는 것을 포함할 수 있다. 상기 방법은, 다수의 중간 층간 절연층들(123L, 123, 123U) 중 최상위 중간 층간 절연층(123U) 상에 선택 게이트 전극(SG)를 형성하고, 및 상기 선택 게이트 전극(SG) 상에 상부 층간 절연층(124)을 형성하는 것을 포함할 수 있다.
상기 다수의 중간 층간 절연층들(123L, 123, 123U) 및 상기 상부 층간 절연층(124)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층들을 형성하는 것을 포함할 수 있다. 상기 다수의 중간 층간 절연층들(123L, 123, 123U) 중 최상위 중간 층간 절연층(123U)과 최하위 중간 층간 절연층(123L), 및 상기 상부 층간 절연층(124)은 상대적으로 두꺼울 수 있다.
상기 다수의 메모리셀 게이트 전극들(MCG) 및 상기 선택 게이트 전극(SG)을 형성하는 것은 증착 공정을 수행하여 폴리실리콘, 금속, 금속 화합물 또는 금속 합금 층들 중 어느 하나를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 금속 층들은 텅스텐(W)을 포함할 수 있다. 상기 선택 게이트 전극(SG)은 상대적으로 두꺼울 수 있다.
이 공정에서, 상기 복수의 층간 절연층들(121, 122, 123L, 123, 123U, 124) 및 상기 게이트 전극들(CG, PG, MCG, SG)을 포함하는 적층 구조체(120)가 형성될 수 있다.
도 5e를 참조하면, 상기 방법은, 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG), 상기 다수의 메모리셀 게이트 전극들(MCG), 상기 다수의 중간 층간 절연층들(123L, 123, 123U)를 수직으로 관통하는 채널 분리 패턴들(130)을 형성하는 것을 포함할 수 있다.
상기 채널 분리 패턴들(130)은 후술될 채널 구조체(140)의 제1 및 제2 수직 채널(CH1, CH2)을 분리하기 위한 것이다. 이를 위해, 상기 채널 분리 패턴들(130)은 제1 및 제2 수직 채널(CH1, CH2) 사이에 배치되도록 형성될 수 있다. 예를 들어, 상기 채널 분리 패턴들(130)은 상기 파이프 접속 공간들(PC) 내에 채워진 희생막들(125)의 중심과 수직으로 정렬되도록 배치될 수 있다.
상기 채널 분리 패턴들(130)을 형성하는 것은 식각 공정을 수행하여 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG), 상기 다수의 메모리셀 게이트 전극들(MCG), 상기 다수의 중간 층간 절연층들(123L, 123, 123U)를 수직으로 관통하는 채널 분리 트렌치들(Tc)을 형성하고, 및 상기 채널 분리 트렌치들(Tc) 내에 절연 물질을 채우는 것을 포함할 수 있다. 상기 채널 분리 트렌치들(Tc)의 바닥은 최하위 중간 층간 절연층(123L) 내에 위치할 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 채널 분리 패턴들(130)은 상기 상부 층간 절연층(124) 및 상기 중간 층간 절연층들(123L, 123, 123U)과 동일 물질을 포함할 수 있다. 이후에는 도면을 간단히 하기 위해 도면 부호 Tc를 생략하였다.
도 5f를 참조하면, 상기 방법은, 상기 선택 게이트 전극(SG)을 수직으로 관통하는 선택 라인 분리 패턴(135)을 형성하는 것을 포함할 수 있다. 상기 선택 라인 분리 패턴(135)은 스트링(ST)과 스트링(ST) 사이를 분리하기 위한 것이다.
상기 선택 라인 분리 패턴들(135)을 형성하는 것은 식각 공정을 수행하여 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG) 및 상기 최상위 중간 층간 절연층(123U)을 수직으로 관통하는 선택 라인 분리 트렌치(Tl)을 형성하고, 및 상기 선택 라인 분리 트렌치(Tl) 내에 절연 물질을 채우는 것을 포함할 수 있다. 상기 선택 라인 분리 트렌치(Tl)의 바닥은 최상위 중간 층간 절연층(123U) 내에 위치할 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 선택 라인 분리 패턴(135)은 상기 상부 층간 절연층(124) 및 상기 최상위 중간 층간 절연층(123U)과 동일 물질을 포함할 수 있다. 이후에는 도면을 간단히 하기 위해 도면 부호 Tl을 생략하였다.
도 5g를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 상부 층간 절연층(124) 상에 상기 채널 분리 패턴들(130) 및 상기 선택 라인 분리 패턴들(135)을 덮는 제1 캡핑층(151)을 형성하는 것을 포함할 수 있다. 상기 제1 캡핍층(151)은 실리콘 산화물을 포함할 수 있다.
도 5h를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 적층 구조체(120)를 수직으로 관통하여 상기 웰(111)을 노출시키는 제1 및 제2 채널 홀들(H1, H2)을 형성하는 것을 포함할 수 있다.
이 공정에서, 상기 파이프 게이트 전극(PG) 내에 형성된 상기 각 희생막들(125)의 측면은 상기 제 1 및 제2 수직 채널 홀들(H1, H2)에 의해 노출될 수 있다.
한편, 이 공정에서 상기 제1 및 제2 채널 홀들(H1, H2)이 상기 웰(111) 내로 리세스되도록 형성한 후 이후의 공정을 수행하면 도 2a 및 2b에 도시된 비휘발성 메모리 소자(10B)가 형성될 수 있다.
또한, 상기 제1 및 제2 채널 홀들(H1, H2)이 상기 웰(111) 내로 리세스되도록 형성한 후, 선택적 에피텍셜 성장(selective Epitaxial Growth, SEG) 공정을 수행하여 상기 채널 홀들(H) 내에 노출된 상기 기판(111)의 표면 상에 결정 성장막(180)을 형성할 수 있다. 이 경우, 도 3a 및 3b에 도시된 비휘발성 메모리 소자(10C)가 형성될 수 있다.
도 5i를 참조하면, 상기 방법은, 상기 제1 및 제2 수직 채널홀들(H1, H2)을 통해 해당 희생막(125)을 제거하여 파이프 접속 공간(PC)을 형성하는 것을 포함할 수 있다.
상기 희생막들(125)은 상기 제1 및 제2 수직 채널 홀들(H1, H2)을 통해 제공된 식각액에 의해 제거될 수 있다. 상기 희생막들(125)이 실리콘 질화물인 경우, 상기 식각액으로 인산이 사용될 수 있다. 상기 희생막들(125)이 실리콘 게르마늄인 경우, 상기 식각액으로 암모니아가 사용될 수 있다.
도 5j를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 및 제2 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC)의 내벽들 상에 게이트 절연층(141a)을 컨포멀하게 형성하는 것을 포함할 수 있다.
도면에서, 상기 게이트 절연층(141a)은 단층인 것으로 도시되었으나 이에 제한되는 것은 아니며, 다층으로 형성될 수 있다. 예를 들어, 상기 게이트 절연층(141a)은 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 파이프 접속 공간(PG)의 내벽들 상에 차례로 형성된 전하 차단막, 전하 트랩막 및 터널 절연막을 포함할 수 있다. 상기 전하 차단막은 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 전하 트랩막은 예를 들어 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 라타늄 산화물(LaO) 중 어느 하나를 포함할 수 있다. 상기 터널 절연막은 예를 들어 실리콘 산화물을 포함할 수 있다.
도 5k를 참조하면, 상기 방법은, 에치-백 공정을 수행하여 상기 제1 및 제2 수직 채널 홀들(H1, H2)의 바닥들이 오픈(open)되어 상기 웰(111)을 노출하도록 해당 게이트 절연층(141a)을 제거하는 것을 포함할 수 있다. 이때, 상기 제1 캡핑층(151) 상에 형성된 상기 게이트 절연층(141a)도 함께 제거되어 상기 제1 캡핑층(151)의 상부를 노출시킬 수 있다.
이 공정에서, 상기 게이트 절연층(141a)은 게이트 절연 패턴(141)으로 변환될 수 있다.
도 5l을 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 및 제2 수직 채널 홀들(H1, H2) 및 상기 파이프 접속 공간(PC)의 게이트 절연 패턴(141) 상 및 상기 제1 및 제2 채널 홀들(H1, H2)에 의해 노출된 상기 웰(111) 상에 채널 활성층(142a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 채널 활성층(142a)은 폴리실리콘을 포함할 수 있다.
도 5m을 참조하면, 상기 방법은, 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC)의 내부를 채우는 채널 코어층(143a)을 형성하는 것을 포함할 수 있다. 상기 채널 코어층(143a)은 실리콘 산화물을 포함할 수 있다.
도 5n을 참조하면, 상기 방법은, 에치-백 공정 및 CMP 같은 평탄화 공정을 수행하여 상기 채널 코어층(143a)의 상부들을 리세스하여 소스측 및 드레인측 채널 패드 공간들(Spa1, Spa2)을 형성하는 것을 포함할 수 있다.
이 공정에서, 상기 채널 활성층(142a) 및 상기 채널 코어층(143a)은 채널 활성 패턴(142) 및 채널 코어 패턴(143)으로 변형될 수 있다.
도 5o를 참조하면, 상기 방법은, 상기 소스측 및 드레인측 채널 패드 공간들(Spa1, Spa2) 내부를 채우는 소스측 및 드레인측 채널 패드들(CHP1, CHP2)을 형성하는 것을 포함할 수 있다.
상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)은 고농도의 n형 불순물로 도핑된 폴리실리콘을 포함할 수 있다. 상기 소스측 및 드레인측 채널 패드들(CH1, CH2)의 측면은 해당 채널 활성 패턴(142)으로 둘러싸일 수 있다.
이 공정에서, 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC) 내에 상기 게이트 절연 패턴(141), 상기 채널 활성 패턴(142) 및 상기 채널 코어 패턴(143)을 포함하는 제1 및 제2 수직 채널들(CH1, CH2), 및 파이프 채널(CH3)과 상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)로 이루어진 채널 구조체(140)가 형성될 수 있다.
도 5p를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 캡핑층(151) 상에 상기 채널 구조체들(140)을 덮는 임시 캡핑층(155)을 형성하는 것을 포함할 수 있다. 상기 임시 캡핑층(155)은 실리콘 산화물을 포함할 수 있다.
도 5q를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 임시 캡핑층(155) 및 상기 적층 구조체(120)를 수직으로 관통하여 상기 웰(111)을 노출하는 소자 분리 트렌치들(Ti)을 형성하는 것을 포함할 수 있다.
도 5r을 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti)의 내벽들 상에 스페이서들(165)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(165)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 5s를 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti)을 채우는 소자 분리 패턴들(160)을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 임시 캡핑층(155)을 제거하고 상기 제1 캡핑층(151)을 노출시키는 것을 포함할 수 있다. 상기 소자 분리 패턴들(160)은 실리콘 산화물을 포함할 수 있다.
평면상에서, 상기 소자 분리 패턴들(160)은 상기 채널 분리 패턴들(130) 및 선택 라인 분리 패턴들(135)과 서로 평행한 라인 형태를 가질 수 있다.
도 5t를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 캡핑층(151) 상에 상기 소자 분리 패턴들(130) 및 상기 채널 구조체들(140)을 덮는 제2 캡핑층(152)을 형성하는 것을 포함할 수 있다. 상기 제2 캡핑층(152)은 실리콘 산화물을 포함할 수 있다.
도 5u를 참조하면, 상기 방법은, 제2 캡핑층(152)을 관통하여 상기 제1 수직 채널들(CH1)의 소스측 채널 패드(CHP1)과 접촉하는 소스 라인(CSL)을 형성하는 것을 포함할 수 있다. 상기 소스 라인(CSL)은 이웃하는 채널 구조체(140)의 제1 수직 채널(CH1)의 소스측 채널 패드(CHP1)과도 접촉하여 공통으로 접속하도록 형성될 수 있다. 상기 소스 라인들(CLS)은 금속 또는 금속 화합물을 포함할 수 있다. 평면상에서, 상기 소스 라인들(CSL)은 서로 평행한 라인 형상일 수 있다. 또한, 상기 소스 라인들(CSL)은 상기 채널 분리 패턴들(130), 상기 선택 라인 분리 패턴들(135) 및 상기 소자 분리 패턴들(160)과 서로 평행할 수 있다.
도 5v를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제2 캡핑층(152) 및 상기 소스 라인들(CSL) 상에 제3 캡핑층(153)을 형성하는 것을 포함할 수 있다. 상기 제3 캡핑층(153)은 실리콘 산화물을 포함할 수 있다.
또한, 상기 방법은 상기 제2 및 상기 제3 캡핑층들(152, 153)을 수직으로 관통하여 상기 채널 구조체들(140)의 상기 제2 수직 채널(CH2)의 드레인측 채널 패드 패턴들(CHP2)과 접촉하는 비트 플러그들(170)을 형성하는 것을 포함할 수 있다.
상기 비트 플러그들(170)은 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. 상기 비트 플러그들(170)의 측면은 상기 제2 및 제3 캡핑층들(152, 153)로 둘러싸일 수 있다.
이후, 도 1a 및 1b를 더 참조하면, 상기 방법은, 상기 제3 캡핑층(153) 상에 상기 비트 플러그들(170)과 전기적으로 연결되는 비트 라인들(BL)을 형성하는 것을 포함할 수 있다. 상기 비트 라인들(BL)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 금속은 예를 들어 구리(Cu)를 포함할 수 있다.
평면상에서, 상기 비트 라인들(BL)은 서로 평행한 라인 형태를 가질 수 있다. 또한, 상기 비트 라인들(BL)은 평면상에서 상기 소스 라인들(CSL), 상기 채널 분리 패턴들(130), 상기 선택 라인 분리 패턴들(135) 및 상기 소자 분리 패턴들(160)과 서로 직교할 수 있다.
도 6a 내지 6x는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자를 제조하는 방법들을 설명하기 위하여 도 4a에 도시된 절단선I-I'에 따라 취해진 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은, 웰(111) 상에 하부 층간 절연층(121)을 형성하고, 및 상기 하부 층간 절연층(121) 상에 파이프 게이트 전극(PG)을 형성하는 것을 포함할 수 있다. 상기 파이프 게이트 전극(PG)은 상대적으로 두꺼울 수 있다. 상기 하부 층간 절연층(121)은 실리콘 산화물을 포함할 수 있다. 상기 파이프 게이트 전극(PG)은 폴리실리콘, 금속, 금속 화합물 또는 금속 합금 중 어느 하나를 포함할 수 있다. 상기 금속은 예를 들어 텅스텐(W)을 포함할 수 있다.
도 6b를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 파이프 게이트 전극(PG)을 수직으로 관통하여 상기 하부 층간 절연층(121)을 노출시키는 제1 소자 분리 트렌치(Ti)을 형성하는 것을 포함할 수 있다.
도 6c를 참조하면, 상기 방법은, 상기 제1 소자 분리 트렌치(Ti)을 채우는 소자 분리 패턴(160)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 패턴(160)은 실리콘 산화물을 포함할 수 있다.
도 6d를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 파이프 게이트 전극(PG) 내에 파이프 접속 공간(PC)을 형성하는 것을 포함할 수 있다. 상기 파이프 접속 공간(PC)에 의해 상기 소자 분리 패턴(160)의 상부 일부가 식각되며, 상기 파이프 접속 공간(PC) 아래에 하부 일부가 남아 있을 수 있다. 상기 파이프 접속 공간(PC)은 상기 남아 있는 소자 분리 패턴(160)을 중심으로 좌우에 후술될 채널 구조체(140)가 각각 배치될 수 있도록 형성될 수 있다.
도 6e를 참조하면, 상기 방법은, 상기 파이프 접속 공간(PC) 내에 희생막(125)을 채우는 것을 포함할 수 있다. 상기 희생막(125)은 실리콘 질화물(SiN) 또는 실리콘 게르마늄(SiGe) 중 어느 하나를 포함할 수 있다.
도 6f를 참조하면, 상기 방법은, 상기 파이프 게이트 전극(PG) 및 상기 희생막(125) 상에 다수의 중간 층간 절연층들(123L, 123, 123U) 및 다수의 메모리셀 게이트 전극들(MCG)을 교대로 반복적으로 형성하는 것을 포함할 수 있다. 상기 방법은, 다수의 중간 층간 절연층들(123L, 123, 123U) 중 최상위 중간 층간 절연층(123U) 상에 선택 게이트 전극(SG)를 형성하고, 및 상기 선택 게이트 전극(SG) 상에 상부 층간 절연층(124)을 형성하는 것을 포함할 수 있다.
상기 다수의 중간 층간 절연층들(123L, 123, 123U) 및 상기 상부 층간 절연층(124)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층들을 형성하는 것을 포함할 수 있다. 상기 다수의 중간 층간 절연층들(123L, 123, 123U) 중 최상위 중간 층간 절연층(123U)과 최하위 중간 층간 절연층(123L), 및 상기 상부 층간 절연층(124)은 상대적으로 두꺼울 수 있다.
상기 다수의 메모리셀 게이트 전극들(MCG) 및 상기 선택 게이트 전극(SG)을 형성하는 것은 증착 공정을 수행하여 폴리실리콘, 금속, 금속 화합물 또는 금속 합금 층들 중 어느 하나를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 금속 층들은 텅스텐(W)을 포함할 수 있다. 상기 선택 게이트 전극(SG)은 상대적으로 두꺼울 수 있다.
이 공정에서, 상기 복수의 층간 절연층들(121, 123L, 123, 123U, 124) 및 상기 게이트 전극들(PG, MCG, SG)을 포함하는 적층 구조체(120)가 형성될 수 있다.
도 6g를 참조하면, 상기 방법은, 상기 방법은, 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG), 상기 다수의 메모리셀 게이트 전극들(MCG), 상기 다수의 중간 층간 절연층들(123L, 123, 123U)를 수직으로 관통하는 채널 분리 패턴들(130)을 형성하는 것을 포함할 수 있다.
상기 채널 분리 패턴들(130)은 후술될 채널 구조체(140)의 제1 및 제2 수직 채널(CH1, CH2)을 분리하기 위한 것이다. 이를 위해, 상기 채널 분리 패턴들(130)은 제1 및 제2 수직 채널(CH1, CH2) 사이에 배치되도록 형성될 수 있다.
상기 채널 분리 패턴들(130)을 형성하는 것은 식각 공정을 수행하여 상기 상부 층간 절연층(124), 상기 선택 게이트 전극(SG), 상기 다수의 메모리셀 게이트 전극들(MCG), 상기 다수의 중간 층간 절연층들(123L, 123, 123U)를 수직으로 관통하는 채널 분리 트렌치들(Tc)을 형성하고, 및 상기 채널 분리 트렌치들(Tc) 내에 절연 물질을 채우는 것을 포함할 수 있다. 상기 채널 분리 트렌치들(Tc)의 바닥은 최하위 중간 층간 절연층(123L) 내에 위치할 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 채널 분리 패턴들(130)은 상기 상부 층간 절연층(124) 및 상기 중간 층간 절연층들(123L, 123, 123U)과 동일 물질을 포함할 수 있다. 이후에는 도면을 간단히 하기 위해 도면 부호 Tc를 생략하였다.
도 6h를 참조하면, 상기 방법은, 상기 선택 게이트 전극(SG)을 수직으로 관통하는 선택 라인 분리 패턴(135)을 형성하는 것을 포함할 수 있다. 상기 선택 라인 분리 패턴(135)은 스트링(ST)과 스트링(ST) 사이를 분리하기 위한 것이다. 상기 선택 라인 분리 패턴들(135)을 형성하는 것은 도 5f에서 상술한 것과 동일하다.
도 6i를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 상부 층간 절연층(124) 상에 상기 채널 분리 패턴들(130) 및 상기 선택 라인 분리 패턴들(135)을 덮는 제1 캡핑층(151)을 형성하는 것을 포함할 수 있다. 상기 제1 캡핍층(151)은 실리콘 산화물을 포함할 수 있다.
도 6j를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 적층 구조체(120)를 수직으로 관통하여 상기 희생막(125)의 상면을 노출시키는 제1 및 제2 채널 홀들(H1, H2)을 형성하는 것을 포함할 수 있다.
도 6k를 참조하면, 상기 방법은, 상기 제1 및 제2 수직 채널 홀들(H1, H2)을 통해 해당 희생막(125)을 제거하여 파이프 접속 공간(PC)을 형성하는 것을 포함할 수 있다.
상기 희생막들(125)은 상기 제1 및 제2 수직 채널 홀들(H1, H2)을 통해 제공된 식각액에 의해 제거될 수 있다. 상기 희생막들(125)이 실리콘 질화물인 경우, 상기 식각액으로 인산이 사용될 수 있다. 상기 희생막들(125)이 실리콘 게르마늄인 경우, 상기 식각액으로 암모니아가 사용될 수 있다.
도 6l을 참조하면, 증착 공정을 수행하여 상기 제1 및 제2 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC)의 내벽들 상에 게이트 절연 패턴(141)을 컨포멀하게 형성하는 것을 포함할 수 있다.
도면에서, 상기 게이트 절연층(141a)은 단층인 것으로 도시되었으나 이에 제한되는 것은 아니며, 다층으로 형성될 수 있다. 예를 들어, 상기 게이트 절연층(141a)은 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 파이프 접속 공간(PG)의 내벽들 상에 차례로 형성된 전하 차단막, 전하 트랩막 및 터널 절연막을 포함할 수 있다. 상기 전하 차단막은 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 전하 트랩막은 예를 들어 실리콘 질화물 또는 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 라타늄 산화물(LaO) 중 어느 하나를 포함할 수 있다. 상기 터널 절연막은 예를 들어 실리콘 산화물을 포함할 수 있다.
도 6m을 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 게이트 절연 층(141a) 상에 채널 활성층(142a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 채널 활성층(142a)은 폴리실리콘을 포함할 수 있다.
도 6n을 참조하면, 상기 방법은, 상기 채널 활성층(142a) 상에 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC)의 내부를 채우는 채널 코어층(143a)을 형성하는 것을 포함할 수 있다. 상기 채널 코어층(143a)은 실리콘 산화물을 포함할 수 있다.
도 6o를 참조하면, 상기 방법은, 에치-백 공정 및 CMP 같은 평탄화 공정을 수행하여 상기 채널 코어층(143a)의 상부들을 리세스하여 소스측 및 드레인측 채널 패드 공간들(Spa1, Spa2)을 형성하는 것을 포함할 수 있다.
이 공정에서, 상기 게이트 절연층(141a), 상기 채널 활성층(142a) 및 상기 채널 코어층(143a)은 게이트 절연 패턴(141), 채널 활성 패턴(142) 및 채널 코어 패턴(143)으로 변형될 수 있다.
도 6p를 참조하면, 상기 방법은, 상기 소스측 및 드레인측 채널 패드 공간들(Spa1, Spa2) 내부를 채우는 소스측 및 드레인측 채널 패드들(CHP1, CHP2)을 형성하는 것을 포함할 수 있다.
상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)은 고농도의 n형 불순물로 도핑된 폴리실리콘을 포함할 수 있다. 상기 소스측 및 드레인측 채널 패드들(CH1, CH2)의 측면은 해당 채널 활성 패턴(142)으로 둘러싸일 수 있다.
이 공정에서, 상기 제1 및 제2 수직 채널 홀들(H1, H2), 및 상기 파이프 접속 공간(PC) 내에 상기 게이트 절연 패턴(141), 상기 채널 활성 패턴(142) 및 상기 채널 코어 패턴(143)을 포함하는 제1 및 제2 수직 채널들(CH1, CH2), 및 파이프 채널(CH3)과 상기 소스측 및 드레인측 채널 패드들(CHP1, CHP2)로 이루어진 채널 구조체(140)가 형성될 수 있다.
도 6q를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 캡핑층(151) 상에 상기 채널 구조체들(140)을 덮는 임시 캡핑층(155)을 형성하는 것을 포함할 수 있다. 상기 임시 캡핑층(155)은 실리콘 산화물을 포함할 수 있다.
도 6r을 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 적층 구조체(120)를 수직으로 관통하여 상기 파이프 채널(CH3)의 활성 채널 패턴(141)을 노출하는 제2 소자 분리 트렌치(Ti')를 형성하는 것을 포함할 수 있다. 이때, 상기 노출된 활성 채널 패턴(141)이 식각 정지막 역할을 할 수 있다.
상기 제2 소자 분리 트렌치(Ti')는 한 쌍의 채널 구조체들(140) 단위로 수평 방향으로 소정 간격 이격되도록 배치될 수 있다. 상기 제2 소자 분리 분리 트렌치(Ti')는 상기 소자 분리 패턴(160)과 수직으로 정렬될 수 있다.
도 6s를 참조하면, 상기 방법은, 상기 제2 소자 분리 트렌치(Ti') 내벽 상에 스페이서들(165)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(165)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 6t를 참조하면, 상기 방법은, 식각 공정을 수행하여 상기 웰(111)을 노출하는 제3 소자 분리 트렌치(Ti'')을 형성하는 것을 포함할 수 있다. 상기 제3소자 분리 트렌치(Ti'')는 상기 제2 소자 분리 트렌치들(Ti')의 내벽상에 형성된 상기 스페이서(165)의 측면과 수직으로 정렬될 수 있다.
도 6u를 참조하면, 상기 방법은, 상기 제2 및 제3 소자 분리 트렌치들(Ti', Ti'')을 채우는 기판 연장부(190)을 형성하는 것을 포함할 수 있다. 또한, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 임시 캡핑층(155)을 제거하고 상기 제1 캡핑층(151)을 노출시키는 것을 포함할 수 있다.
상기 기판 연장부(190)은 폴리실리콘 또는 텅스텐과 같은 금속을 포함할 수 있다. 평면상에서, 상기 기판 연장부(190)은 상기 채널 분리 패턴들(130) 및 선택 라인 분리 패턴들(135)과 서로 평행한 라인 형태를 가질 수 있다.
도 6v를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제1 캡핑층(151) 상에 상기 기판 연장부(190) 및 상기 채널 구조체들(140)을 덮는 제2 캡핑층(152)을 형성하는 것을 포함할 수 있다. 상기 제2 캡핑층(152)은 실리콘 산화물을 포함할 수 있다.
도 6w를 참조하면, 상기 방법은, 제2캡핑층(151)을 관통하여 상기 제1 수직 채널들(CH1)의 소스측 채널 패드(CHP1)과 접촉하는 소스 라인(CSL)을 형성하는 것을 포함할 수 있다. 상기 소스 라인(CSL)은 이웃하는 채널 구조체(140)의 제1 수직 채널(CH1)의 소스측 채널 패드(CHP1)과도 접촉하여 공통으로 접속하도록 형성될 수 있다. 상기 소스 라인들(CSL)은 금속 또는 금속 화합물을 포함할 수 있다. 평면상에서, 상기 소스 라인들(CSL)은 서로 평행한 라인 형상일 수 있다. 또한, 상기 소스 라인들(CSL)은 상기 채널 분리 패턴들(130), 상기 선택 라인 분리 패턴들(135) 및 상기 소자 분리 패턴들(160)과 서로 평행할 수 있다.
도 6x를 참조하면, 상기 방법은, 증착 공정을 수행하여 상기 제2 캡핑층(152) 및 상기 소스 라인들(CSL) 상에 제3 캡핑층(153)을 형성하는 것을 포함할 수 있다. 상기 제3 캡핑층(153)은 실리콘 산화물을 포함할 수 있다.
또한, 상기 제2 및 상기 제3 캡핑층들(152, 153)을 수직으로 관통하여 상기 채널 구조체들(140)의 상기 제2 수직 채널(CH2)의 드레인측 채널 패드 패턴들(CHP2)과 접촉하는 비트 플러그들(170)을 형성하는 것을 포함할 수 있다.
상기 비트 플러그들(170)은 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. 상기 비트 플러그들(170)의 측면은 상기 제2 및 제3 캡핑층들(152, 153)로 둘러싸일 수 있다.
이후, 도 4a 및 4b를 더 참조하면, 상기 방법은, 상기 제3 캡핑층(153) 상에 상기 비트 플러그들(170)과 전기적으로 연결되는 비트 라인들(BL)을 형성하는 것을 포함할 수 있다. 상기 비트 라인들(BL)은 금속 또는 금속 화합물을 포함할 수 있다. 평면상에서, 상기 비트 라인들(BL)은 서로 평행한 라인 형태를 가질 수 있다. 또한, 상기 비트 라인들(BL)은 평면상에서 상기 소스 라인들(CSL), 상기 채널 분리 패턴들(130), 상기 선택 라인 분리 패턴들(135) 및 상기 기판 연장부(190)와 서로 직교할 수 있다.
도 7a는 본 발명의 기술적 사상의 실시 예들에 따른 비휘발성 메모리 소자(10A, 10B, 10C, 10D)를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 7a를 참조하면, 본 발명의 기술적 사상의 실시 예들에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 메모리 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 메모리 소자들(2230)은 본 발명의 실시 예들에 의한 비휘발성 메모리 소자(10A, 10B, 10C, 10D)를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 7b 및 7c는 본 발명의 기술적 사상의 실시 예들에 따른 전자 시스템들을 개념적으로 도시한 블록다이어그램이다. 도 7b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 기능 유닛(2340)은 다양한 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 실시 예들에 의한 비휘발성 메모리 소자(10A, 10B, 10C, 10D)를 포함할 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(241)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템은 본 발명의 실시 예들에 의한 비휘발성 메모리 소자(10A, 10B, 10C, 10D)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야만 한다.
10A, 10B, 10C, 10D: 비휘발성 메모리 소자
110: 웰 120: 적층 구조체
CG: 차단 게이트 전극 PG: 파이프 게이트 전극
MCG: 메모리셀 게이트 전극 SG: 선택 게이트 전극
121, 122: 하부 층간 절연층 123L: 최하위 중간 층간 절연층
123U: 최상위 중간 층간 절연층 123: 중간 층간 절연층
124: 상부 층간 절연층 125: 희생막
130: 채널 분리 패턴 135: 선택 라인 분리 패턴
140: 채널 구조체 141: 게이트 절연 패턴
142: 채널 활성 패턴 143: 채널 코어 패턴
CH1: 제1 수직 채널 CH2: 제2 수직 채널
CH3: 파이프 채널 CH3': 파이프 채널 연장부
CHP1: 소스측 채널 패드 CHP2: 드레인측 채널 패드
151: 제1 캡핍층 152: 제2 캡핑층
153: 제3 캡핑층 155: 임시 캡핑층
160: 소자 분리 패턴 165: 스페이서들
170: 비트 플러그 CSL: 소스 라인
BL: 비트 라인 180: 결정 성장막(SEG)
190: 기판 연장부 Tc: 채널 분리 트렌치
Tl: 선택 라인 분리 트렌치 Ti, Ti', T'': 소자 분리 트렌치
H1: 제1 채널 홀 H2: 제2 채널 홀
Spi: 파이프 접속 공간 Spa1, Spa2: 채널 패드 공간

Claims (10)

  1. 웰을 포함하는 기판;
    상기 웰과 접촉하고 상기 웰로부터 상부로 각각 돌출된 제1 및 제2 수직 채널들;
    상기 제1 및 제2 수직 채널들을 연결하는 파이프 채널;
    상기 웰로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 차단 게이트 전극;
    상기 차단 게이트 전극으로부터 상부로 적층되며, 상기 파이프 채널이 형성된 파이프 게이트 전극;
    상기 파이프 게이트 전극으로부터 상부로 적층되며, 수직으로 관통되는 상기 제1 및 제2 수직 채널들의 측면을 감싸는 복수의 메모리셀 게이트 전극들;
    상기 복수의 메모리셀 게이트 전극들로부터 상부로 적층되며, 상기 제1 및 제2 수직 채널들이 관통되어 상기 제1 및 제2 수직 채널들의 측면을 감싸는 선택 게이트 전극; 및
    상기 웰, 상기 차단 게이트 전극, 상기 파이프 게이트 전극, 상기 복수의 메모리셀 게이트 전극들 및 선택 게이트 전극 사이에 형성된 복수의 층간 절연층들을 포함하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 제1 및 제2 수직 채널들은,
    상기 선택 게이트 전극, 상기 복수의 메모리셀 게이트 전극들, 상기 파이프 게이트 전극, 상기 차단 게이트 전극 및 상기 복수의 층간 절연층들을 수직으로 관통하여 상기 웰을 노출하는 제1 및 제2 채널 홀들의 내벽들 상에 컨포멀하게 형성된 제1 게이트 절연 패턴;
    상기 제1 게이트 절연 패턴 상 및 상기 노출된 웰 상에 컨포멀하게 형성된 제1 채널 활성 패턴; 및
    상기 제1 채널 활성 패턴 상에 상기 제1 및 제2 채널 홀들을 채우도록 형성된 제1 채널 코어 패턴을 포함하는 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 파이프 채널은,
    상기 파이프 게이트 전극 내에 상기 제1 및 제2 채널 홀들의 측면과 접속하여 수평으로 연결하도록 형성된 파이프 접속 공간의 내벽 상에 컨포멀하게 형성된 제2 게이트 절연 패턴;
    상기 제2 게이트 절연 패턴 상에 컨포멀하게 형성된 제2 채널 활성 패턴; 및
    상기 제2 채널 활성 패턴 상에 상기 파이프 접속 공간 내부를 채우도록 형성된 제2 채널 코어 패턴을 포함하되,
    상기 제2 게이트 절연 패턴은 상기 제1 게이트 절연 패턴과 물질적으로 연속하고,
    상기 제2 채널 활성 패턴은 상기 제1 채널 활성 패턴과 물질적으로 연속하며,
    상기 제2 채널 코어 패턴은 상기 제1 채널 코어 패턴과 물질적으로 연속하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    프로그램 동작 및 리드 동작시,
    상기 차단 게이트 전극에 오프 전압이 인가되는 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    소거 동작시,
    상기 차단 게이트 전극에 온 전압이 인가되는 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 수직 채널들의 하단이 상기 웰 내로 돌출되는 비취발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 제1 및 제2 수직 채널들의 바닥들 및 상기 웰 사이에 형성된 성장 결정막들을 더 포함하는 비휘발성 메모리 소자.
  8. 웰을 포함하는 기판;
    상기 웰로부터 상부로 이격되게 적층된 복수의 층간 절연층들, 및 상기 복수의 층간 절연층들을 사이에 상기 웰로부터 상부로 차례로 형성된 차단 게이트 전극, 파이프 게이트 전극, 복수의 메모리셀 게이트 전극 및 선택 게이트 전극을 포함하는 적층 구조체;
    상기 적층 구조체를 각각 수직으로 관통하여 상기 웰과 접촉하는 제1 및 제2 수직 채널들, 및 상기 제1 및 제2 수직 채널들을 연결하는 파이프 채널을 포함하는 채널 구조체; 및
    상기 제1 및 제2 수직 채널들 사이의 상기 선택 게이트 전극 및 상기 복수의 메모리셀 게이트 전극들을 수직으로 절단하는 채널 분리 패턴을 포함하되,
    상기 제1 및 제2 수직 채널들은 상기 적층 구조체를 각각 수직으로 관통하여 상기 웰을 노출하는 제1 및 제2 채널 홀들 내에 형성되고,
    상기 파이프 채널은 상기 파이프 게이트 전극 내에 상기 제1 및 제2 채널 홀들의 측면들과 접속하여 수평으로 연결된 파이프 접속 공간 내에 형성되는 비휘발성 메모리 소자.
  9. 제8 항에 있어서,
    상기 채널 구조체는,
    상기 제1 및 제2 채널 홀들과 상기 파이프 접속 공간의 내벽들 상에 컨포멀하게 형성된 게이트 절연 패턴;
    상기 게이트 절연 패턴 상 및 상기 노출된 웰 상에 컨포멀하게 형성된 채널 활성 패턴; 및
    상기 채널 활성 패턴 상에 상기 제1 및 제2 채널 홀들 및 상기 파이프 접속 공간을 채우도록 형성된 채널 코어 패턴을 포함하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 채널 구조체는,
    상기 제1 수직 채널의 상기 채널 코어 패턴의 상부가 일부 리세스된 공간에 형성된 소스측 채널 패드; 및
    상기 제2 수직 채널의 상기 채널 코어 패턴의 상부가 일부 리세스된 공간에 형성된 드레인측 채널 패드를 더 포함하는 비휘발성 메모리 소자.
KR1020140071041A 2014-06-11 2014-06-11 수직 채널 셀을 갖는 비휘발성 메모리 소자 KR102179168B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140071041A KR102179168B1 (ko) 2014-06-11 2014-06-11 수직 채널 셀을 갖는 비휘발성 메모리 소자
US14/564,165 US9721965B2 (en) 2014-06-11 2014-12-09 Non-volatile memory device having vertical cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140071041A KR102179168B1 (ko) 2014-06-11 2014-06-11 수직 채널 셀을 갖는 비휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20150142366A true KR20150142366A (ko) 2015-12-22
KR102179168B1 KR102179168B1 (ko) 2020-11-16

Family

ID=54836825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140071041A KR102179168B1 (ko) 2014-06-11 2014-06-11 수직 채널 셀을 갖는 비휘발성 메모리 소자

Country Status (2)

Country Link
US (1) US9721965B2 (ko)
KR (1) KR102179168B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180130971A (ko) * 2017-05-31 2018-12-10 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
KR20190101668A (ko) * 2018-02-23 2019-09-02 삼성전자주식회사 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
US10403633B2 (en) 2017-09-12 2019-09-03 SK Hynix Inc. Three-dimensional semiconductor device
KR20190123887A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20190129498A (ko) * 2018-05-11 2019-11-20 한양대학교 산학협력단 배선 길이를 감소시키는 3차원 플래시 메모리 및 그 제조 방법
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9842847B2 (en) * 2015-02-11 2017-12-12 Micron Technology, Inc. Drain select gate formation methods and apparatus
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
TWI582964B (zh) 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR20170131121A (ko) * 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
KR102626838B1 (ko) * 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US10497712B2 (en) 2017-03-16 2019-12-03 Toshiba Memory Corporation Semiconductor memory
US10804287B2 (en) * 2017-08-28 2020-10-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
KR20210072276A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US12048151B2 (en) * 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11417621B2 (en) 2020-12-07 2022-08-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US11367733B1 (en) 2020-12-07 2022-06-21 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
WO2022125145A1 (en) * 2020-12-07 2022-06-16 Sandisk Technologies Llc Memory die with source side of three-dimensional memory array bonded to logic die and methods of making the same
US12058854B2 (en) * 2021-04-16 2024-08-06 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same
US20230037066A1 (en) * 2021-07-30 2023-02-02 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120273865A1 (en) * 2011-04-26 2012-11-01 Lee In Hey 3-d non-volatile memory device and method of manufacturing the same
US20130009235A1 (en) * 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
KR20130015694A (ko) * 2011-08-04 2013-02-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 제조 방법
KR20130102891A (ko) * 2012-03-08 2013-09-23 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4975794B2 (ja) 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
KR101915719B1 (ko) 2012-04-26 2019-01-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120273865A1 (en) * 2011-04-26 2012-11-01 Lee In Hey 3-d non-volatile memory device and method of manufacturing the same
KR20120121168A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20130009235A1 (en) * 2011-07-06 2013-01-10 SK Hynix Inc. Non-volatile memory device and method of manufacturing the same
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20130015694A (ko) * 2011-08-04 2013-02-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 제조 방법
KR20130102891A (ko) * 2012-03-08 2013-09-23 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180130971A (ko) * 2017-05-31 2018-12-10 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
US10403633B2 (en) 2017-09-12 2019-09-03 SK Hynix Inc. Three-dimensional semiconductor device
KR20190101668A (ko) * 2018-02-23 2019-09-02 삼성전자주식회사 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
KR20190123887A (ko) * 2018-04-25 2019-11-04 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11791287B2 (en) 2018-04-25 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor device including a cutting region having a height greater than a height of a channel structure
KR20190129498A (ko) * 2018-05-11 2019-11-20 한양대학교 산학협력단 배선 길이를 감소시키는 3차원 플래시 메모리 및 그 제조 방법
CN112242402A (zh) * 2019-07-19 2021-01-19 爱思开海力士有限公司 半导体存储器装置
CN112242402B (zh) * 2019-07-19 2024-04-30 爱思开海力士有限公司 半导体存储器装置

Also Published As

Publication number Publication date
US9721965B2 (en) 2017-08-01
US20150364487A1 (en) 2015-12-17
KR102179168B1 (ko) 2020-11-16

Similar Documents

Publication Publication Date Title
KR102179168B1 (ko) 수직 채널 셀을 갖는 비휘발성 메모리 소자
US10748634B2 (en) Three-dimensional semi-conductor memory devices including a first contact with a sidewall having a stepwise profile
KR102592882B1 (ko) 반도체 장치 및 그 제조방법
KR102091729B1 (ko) 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
US8278699B2 (en) Nonvolatile semiconductor memory device
KR102650424B1 (ko) 반도체 메모리 장치
US8405141B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
KR102107389B1 (ko) 반도체 메모리 소자 및 그 제조 방법
KR101113765B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN109346473B (zh) 3d存储器件及其制造方法
CN109273453B (zh) 3d存储器件的制造方法及3d存储器件
KR20180096878A (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
KR20180045975A (ko) 반도체 장치 및 그 제조 방법
KR20170026924A (ko) 반도체 메모리 소자
KR20160018921A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20190012437A (ko) 수직형 메모리 장치
KR20160021376A (ko) 반도체 장치
KR20170115146A (ko) 반도체 메모리 장치
KR20160038161A (ko) 반도체 소자 및 그 제조 방법
CN103824859A (zh) 半导体器件及其制造方法
CN103456737A (zh) 半导体器件及其制造方法
KR20120012728A (ko) 수직 구조의 비휘발성 메모리 소자
KR20130051074A (ko) 비휘발성 메모리 장치 및 그 제조 방법
TWI698004B (zh) 半導體記憶體裝置
KR20160101294A (ko) 전하 저장층들을 포함하는 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant