KR102487371B1 - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들 및 상기 제1 부위의 측벽으로부터 돌출되는 제2 부위들을 포함하는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에는 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에는, 상기 도전 패턴 구조물들 사이의 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되고, 채널 패턴 및 제1 절연 패턴을 포함하는 필러 구조물들이 구비될 수 있다. 상기 필러 구조물들의 사이에는 제2 절연 패턴들이 구비될 수 있다. 그리고, 일부의 필러 구조물들 사이에는 상기 제2 절연 패턴들과 다른 형상을 갖는 제3 절연 패턴들을 포함될 수 있다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 구조적 안정성을 갖는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직한 방향으로 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 수직 방향으로 적층되는 메모리 셀들의 수가 증가함에 따라 적층 구조물들의 기울어짐이 발생될 수 있고, 이에따라 수직형 반도체 소자는 구조적으로 불안정할 수 있다.
본 발명의 일 과제는 구조적 안정성을 갖는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들 및 상기 제1 부위의 측벽으로부터 돌출되는 제2 부위들을 포함하는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들은 상기 제1 방향과 수직한 제2 방향으로 배열되고, 상기 도전 패턴 구조물들 사이에는 트렌치가 생성될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에는 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에는 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되고, 채널 패턴 및 제1 절연 패턴을 포함하는 필러 구조물들이 구비될 수 있다. 상기 필러 구조물들의 사이에는 제2 절연 패턴들이 구비될 수 있다. 그리고, 일부의 필러 구조물들 사이에는 상기 제2 절연 패턴들과 다른 형상을 갖는 제3 절연 패턴들을 포함될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 제1 방향으로 연장되는 라인 형상의 제1 부위들 및 상기 제1 부위들의 측벽으로부터 상기 제1 방향과 수직한 제2 방향으로 돌출되는 제2 부위를 포함하고, 상기 제1 부위들 사이 및 제2 부위들 사이에 트렌치가 생성되는 도전 패턴 구조물이 구비될 수 있다. 상기 도전 패턴 구조물의 측벽 상에 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 제1 방향으로 이격되도록 배치되고, 채널 패턴들 및 제1 절연 패턴을 포함하는 필러 구조물들이 구비될 수 있다. 상기 제1 부위들 사이의 트렌치 내에, 상기 필러 구조물들의 사이에 배치되는 제2 절연 패턴들이 구비될 수 있다. 상기 트렌치 내에 상기 제2 부위와 접촉하는 제3 절연 패턴들이 구비될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들 및 상기 제1 부위의 측벽으로부터 돌출되는 제2 부위들을 포함하는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 제1 방향으로 이격되도록 배치되고, 채널 패턴 및 제1 절연 패턴을 포함하는 필러 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들 사이의 트렌치 내에서, 상기 필러 구조물들의 사이에 구비되고 상기 메모리막에 포함되는 하나의 막과 접촉하고, 상기 트렌치의 연장 방향과 수직한 방향을 길이 방향으로 하는 제2 절연 패턴들이 구비될 수 있다. 일부의 필러 구조물들 사이에, 상기 제2 절연 패턴들과 다른 형상을 갖는 제3 절연 패턴들이 구비될 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 반도체 소자는 적층되는 메모리 셀들이 기울어지는 것(leaning)이 감소됨으로써 구조적 안정성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 2 내지 도 5는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도들이다.
도 6a 및 7a는 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다.
도 6b 및 7b는 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다.
도 8 내지 도 19는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도들 및 평면도들이다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 23은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 24는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 25 및 도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
각 실시예들에서, 기판의 표면과 수평한 일 방향을 제1 방향이라 하고, 기판의 표면과 수평하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다. 또한, 기판 표면에 대해 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다. 도 2 내지 도 5는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도들이다. 도 6a 및 7a는 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다. 도 6b 및 7b는 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 단면도이다.
도 2 내지 도 5는 각각 예시적인 실시예들에서, 도 1의 I-I' 부위를 절단하였을 때 보여지는 평면도들이다. 도 6a 및 6b는 각각 예시적인 실시예들에서, 도 1의 B부위를 나타내고, 7a 및 7b는 각각 예시적인 실시예들에 따른 수직형 반도체 소자에서 도 1의 A 부위를 나타낸다.
도 1 및 2를 참조하면, 기판(100) 상에 하부 절연막(101)이 구비되고, 상기 하부 절연막(101) 상에 도전 패턴(102b) 및 절연 패턴(104b)이 번갈아 반복하여 적층되는 구조를 갖는 도전 패턴 구조물(110a)이 구비될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 도전 패턴 구조물(110a)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 도전 패턴 구조물들(110a)은 복수개가 구비되고, 상기 제2 방향으로 배열될 수 있다. 따라서, 상기 도전 패턴 구조물들(110a) 사이에는 트렌치가 구비될 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(110a)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위(106a)와 상기 제1 부위(106a)의 측벽으로부터 돌출되는 제2 부위(108a)를 포함할 수 있다. 상기 트렌치(도 9, 112참조)는 상기 도전 패턴 구조물들(110a)의 제1 부위들(106a) 사이 및 제2 부위들 사이에 구비될 수 있다. 따라서, 상기 트렌치는 제1 방향으로 연장될 수 있다.
서로 이웃하게 배치되는 상기 도전 패턴 구조물들(110a)에서 각각의 제2 부위(108a)는 상기 제2 방향으로 서로 나란하게 배치될 수 있다. 즉, 서로 이웃하게 배치되는 상기 도전 패턴 구조물들(110a)에 포함된 제2 부위들(108a)은 서로 마주할 수 있다.
예시적인 실시예에서, 도 2, 4 및 5에 도시된 것과 같이, 상기 각 도전 패턴 구조물(110a)에 포함되는 제2 부위(108a)는 상기 제2 방향으로 서로 나란하지 않게 배치될 수 있다. 일부 예시적인 실시예에서, 도 3에 도시된 것과 같이, 상기 각 도전 패턴 구조물(110a)에 포함되는 제2 부위(108a)는 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
예시적인 실시예에서, 상기 도전 패턴들(102b)은 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 상기 도전 패턴들(102b)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 포함할 수 있다. 예를들어, 상기 도전 패턴들(102b)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 패턴들(104b)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다.
상기 도전 패턴 구조물(110a)은 짝수 도전 패턴 구조물(E) 및 홀수 도전 패턴 구조물(O)로 구분될 수 있다. 예시적인 실시예에서, 상기 홀수 도전 패턴 구조물(O)의 최 상부에 위치하는 도전 패턴(102b)은 스트링 선택 트랜지스터(string selection transistor, SST)의 게이트로 제공되고, 상기 짝수 도전 패턴 구조물(E)의 최 상부에 위치하는 도전 패턴(102b)은 그라운드 선택 트랜지스터(ground selection transistor, GST)의 게이트로 제공될 수 있다. 또한, 상기 홀수 도전 패턴 구조물(O) 및 짝수 도전 패턴 구조물(E)에서 최상부 아래에 배치되는 도전 패턴들(102b)은 셀 트랜지스터의 게이트, 즉 워드 라인으로 제공될 수 있다. 일부 실시예에서, 상기 홀수 도전 패턴 구조물(O) 및 짝수 도전 패턴 구조물(E)에서 최하부에 배치되는 도전 패턴들(102b)은 보조 트랜지스터(assist transistor)의 게이트로 제공될 수도 있다.
상기 도전 패턴 구조물들(110a)의 표면 및 상기 도전 패턴 구조물들(110a) 사이의 하부 절연막(101) 상에는 메모리막(114)이 구비될 수 있다. 상기 메모리막(114)은 하나의 막으로 도시하였지만, 복수의 막이 적층되는 구조를 가질 수 있다.
예시적인 실시예에서, 도 6a에 도시된 것과 같이, 상기 메모리막(114)은 블록킹 유전막(114c), 전하 저장막(114b) 및 터널 절연막(114a)이 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다.
일부 실시예에서, 도 6b에 도시된 것과 같이, 상기 메모리막(114)은 블록킹 유전막(114c), 식각 저지막(114d), 전하 저장막(114b) 및 터널 절연막(114a)이 차례로 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 금속 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다. 상기 금속 산화물은 식각 저지막으로 제공될 수 있으며, 예를들어 알루미늄 산화물을 포함할 수 있다.
상기 메모리막(114) 상에는 채널 패턴(116b)이 구비될 수 있다. 상기 채널 패턴(116b)은 적어도 짝수 도전 패턴 구조물(E) 측벽, 홀수 도전 패턴 구조물(O)의 측벽 및 상기 짝수 및 홀수 도전 패턴 구조물들(E,O) 사이의 하부 절연막(101) 상에 형성될 수 있다. 상기 채널 패턴(116b)은 상기 도전 패턴 구조물(110a)의 상부면 위에도 일부 구비될 수 있다. 상기 채널 패턴(116b)은 폴리실리콘을 포함할 수 있다.
단면도에서 볼 때, 상기 트렌치 내부에 형성되는 상기 채널 패턴(116b)은 U자 형상을 가질 수 있다. 상기 트렌치 내부에는 제1 방향으로 서로 이격되게 배치되는 복수의 채널 패턴들(116b)이 구비될 수 있다.
상기 트렌치 내부에 구비되는 상기 채널 패턴들(116b) 상에는 제1 절연 패턴(120)이 구비될 수 있다. 상기 트렌치 내에 구비되는 상기 채널 패턴(116b) 및 제1 절연 패턴(120)은 필러 형상을 갖고, 필러 구조물(121a)로 제공될 수 있다. 상기 필러 구조물(121a)은 상기 트렌치 일부를 채울 수 있다.
상기 필러 구조물(121a)은 복수개가 구비되고 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 상기 제1 방향으로 배치되는 복수의 필러 구조물들(121a)은 제1 군 필러 구조물을 구성할 수 있다. 예시적인 실시예에서, 상기 제1 군 필러 구조물은 상기 도전 패턴 구조물(110a)의 제2 부위(108a)들 사이에 위치하는 트렌치 내에 위치할 수 있다. 상기 제1 군 필러 구조물(121a)에 포함되는 필러 구조물들(121a)의 제1 방향 사이에는 제2 절연 패턴(126)이 구비될 수 있다.
예시적인 실시예에서, 상기 제2 절연 패턴(126)의 제2 방향의 양 측은 상기 메모리막(114)에 포함되는 하나의 막과 접촉할 수 있다.
일 예로, 도 7a에 도시된 것과 같이, 상기 제2 절연 패턴(126)의 양 측은 상기 블록킹 유전막(114c)과 접촉할 수 있다. 이 경우, 상기 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110a)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a) 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110a)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다.
다른 예로, 상기 제2 절연 패턴(126)의 양 측은 터널 절연막 또는 전하 저장막과 접촉할 수도 있다.
일 예로, 도 7b에 도시된 것과 같이, 상기 제2 절연 패턴(126)의 양 측은 상기 식각 저지막(114d)과 접촉할 수 있다. 이 경우, 상기 블록킹 유전막(114c) 및 식각 저지막(114d)은 상기 도전 패턴 구조물(110a)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a) 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110a)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다.
상기 제1 군 필러 구조물은 서로 이격되면서 상기 제1 방향으로 복수개가 구비될 수 있고, 상기 제1 군 필러 구조물들의 상기 제1 방향 사이에는 제3 절연 패턴(128)이 구비될 수 있다. 즉, 상기 제1 군 필러 구조물들은 상기 제3 절연 패턴(128)에 의해 구분될 수 있다. 상기 제3 절연 패턴(128)의 제2 방향의 양 측에는 상기 도전 패턴 구조물(110a)의 제2 부위(108a)가 접촉될 수 있다. 상기 제3 절연 패턴(128)은 상기 제2 절연 패턴(126)과 다른 형상을 가질 수 있다.
예시적인 실시예에서, 상기 트렌치 내에 형성되는 채널 패턴들(116b) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 채널 패턴들(116b) 사이의 간격들 중 일부 또는 전부는 서로 동일할 수 있다.
예시적인 실시예들에 따른 수직형 반도체 소자는 도 2 내지 도 5에 도시된 것 중 하나의 평면도를 가질 수 있다.
예시적인 실시예에서, 도 2 및 도 3에 도시된 것과 같이, 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 제2 절연 패턴(126)의 제1 방향의 폭보다 클 수 있다. 즉, 상기 제1 군 필러 구조물들이 서로 이격되는 거리는 상기 제1 군 필러 구조물 내에 포함되는 필러 구조물들(121a) 사이의 이격 거리보다 더 클 수 있다. 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 도전 패턴 구조물(110a)의 제2 부위(108a)의 제1 방향의 폭과 상기 메모리막(114) 및 채널 패턴(116b)의 증착 두께의 합보다는 더 클 수 있다.
또한, 상기 제3 절연 패턴(128)의 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭과 실질적으로 동일할 수 있다. 상기 제3 절연 패턴(128) 및 상기 제3 절연 패턴(128)과 제1 방향으로 이웃하는 제2 절연 패턴(126)은 서로 이격될 수 있다.
예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 제2 절연 패턴(126)의 제1 방향의 폭보다 클 수 있다. 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 도전 패턴 구조물(110a)의 제2 부위(108a)의 제1 방향의 폭과 상기 메모리막(114) 및 채널 패턴(116b)의 증착 두께의 합보다는 더 클 수 있다.
또한, 상기 제3 절연 패턴(128)의 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭보다 더 작을 수 있다. 상기 제3 절연 패턴(128) 및 상기 제3 절연 패턴(128)과 제1 방향으로 이웃하는 제2 절연 패턴(126)은 서로 이격될 수 있다. 상기 제3 절연 패턴(128)의 측벽에는 채널 패턴(116b) 및 메모리막(114)이 접할 수 있으며, 평면도에서 볼 때, 상기 채널 패턴(116b) 및 메모리막(114)은 제2 방향으로 꺽여진 형상을 가질 수 있다.
예시적인 실시예에서, 도 5에 도시된 것과 같이, 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 제2 절연 패턴(126)의 제1 방향의 폭보다 클 수 있다. 상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 도전 패턴 구조물(110a)의 제2 부위(108a)의 제1 방향의 폭과 상기 메모리막(114) 및 채널 패턴(116b)의 증착 두께의 합보다는 더 클 수 있다.
또한, 상기 제3 절연 패턴(128)의 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭보다 더 작고, 상기 제3 절연 패턴(128) 및 상기 제3 절연 패턴(128)과 상기 제1 방향으로 이웃하는 제2 절연 패턴(126)은 서로 접할 수 있다. 즉, 평면도에서 볼 때, 상기 제3 절연 패턴(128)과 상기 제3 절연 패턴(128)과 접하는 제2 절연 패턴(126)은 I자 형상을 가질 수 있다. 상기 제3 절연 패턴(128)의 측벽에는 채널 패턴(116b) 및 메모리막(114)이 접할 수 있으며, 평면도에서 볼 때, 상기 채널 패턴(116b) 및 메모리막(114)은 제2 방향으로 꺽여진 형상을 가질 수 있다.
예시적인 실시예에서, 상기 짝수 도전 패턴 구조물(E) 및 홀수 도전 패턴 구조물(O)의 상부면 위에 형성되는 상기 채널 패턴(116b)은 서로 다른 형상을 가질 수 있다.
일 예로, 상기 홀수 도전 패턴 구조물(O)의 상부면 위의 채널 패턴들(116b)은 상기 제1 방향으로 서로 이격될 수 있다. 반면에, 상기 짝수 도전 패턴 구조물(E)의 상부면 위의 상기 채널 패턴(116b)은 상기 제1 방향으로 서로 연결되는 형상을 가질 수 있다. 이 경우, 상기 홀수 도전 패턴 구조물(O)의 상부면 상에 형성되는 채널 패턴들(116b)은 스트링 선택 트랜지스터와 연결될 수 있고, 짝수 도전 패턴 구조물(E)의 상부면 상에 형성되는 채널 패턴(116b)은 그라운드 선택 트랜지스터와 연결될 수 있다.
상기 채널 패턴(116b), 메모리막(114), 1층의 도전 패턴(102b)은 하나의 메모리 셀(C)로 제공될 수 있다. 또한, 상기 필러 구조물(121a), 상기 필러 구조물(121a)의 제2 방향의 양 측에 배치되는 메모리막(114), 홀수 도전 패턴 구조물(O)의 도전 패턴들(102b) 및 짝수 도전 패턴 구조물(E)의 도전 패턴들(102b)은 셀 스트링을 구성할 수 있다. 상기 셀 스트링에 포함되는 채널 패턴(116b)은 U자 형상을 가지므로, 상기 채널 패턴(116b) 상에 구비되는 메모리 셀들은 U자 형상으로 배치될 수 있다.
상기 홀수 도전 패턴 구조물(O) 상부면 상에 형성되는 채널 패턴(116b)은 비트 라인 콘택(도시안됨) 및 비트 라인(도시안됨)과 전기적으로 연결될 수 있다. 상기 비트 라인은 상기 제2 방향으로 연장될 수 있다.
또한, 상기 짝수 도전 패턴 구조물(E) 상부면 상에 형성되는 채널 패턴(116b)은 그라운드 콘택(도시안됨) 및 그라운드 라인(도시안됨)과 연결될 수 있다.
상기 도전 패턴 구조물(110a)에서, 상기 제1 부위들(106a)은 상기 제2 부위(108a)에 의해 지지될 수 있다. 따라서, 상기 도전 패턴 구조물(110a) 내에 포함되는 도전 패턴들(102b)의 적층 수가 증가되더라도 상기 도전 패턴 구조물(110a)의 기울어지는 것이 감소될 수 있다. 상기 도전 패턴 구조물(110a)이 기울어짐에 따라 발생되는 상기 수직형 반도체 소자의 불량이 감소될 수 있다. 예를들어, 상기 도전 패턴 구조물(110a) 상에 형성되는 상기 비트 라인 콘택 및 그라운드 콘택의 미스 얼라인이 감소될 수 있다. 또한, 상기 수직형 반도체 소자는 구조적 안정성이 높아질 수 있다.
도 8 내지 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도들 및 평면도들이다.
구체적으로, 도 8, 9, 12, 14, 15, 20 및 21은 사시도들이고, 도 10, 11, 13, 16, 17, 18 및 19는 평면도들이다.
도 8을 참조하면, 기판(100) 상에 하부 절연막(101)을 형성하고, 상기 하부 절연막(101) 상에 도전막들(102) 및 절연막들(104)을 번갈아 반복하여 적층한다. 예시적인 실시예에서, 상기 도전막들(102)은 폴리실리콘을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 도전막들(102)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 사용하여 형성할 수 있다. 예를들어, 상기 도전막들(102)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 예시적인 실시예에서, 상기 절연막들(104)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다.
도 9 내지 11을 참조하면, 상기 도전막들(102) 및 절연막들(104)의 일부분을 식각하여 상기 하부 절연막(101) 상에 예비 도전 패턴 구조물(110)을 형성한다. 상기 예비 도전 패턴 구조물(110)은 예비 도전 패턴(102a) 및 예비 절연 패턴(104a)이 반복 적층되는 구조를 가질 수 있다.
상기 예비 도전 패턴 구조물(110)은 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들(106)과 상기 제1 부위들(106)의 측벽과 접하면서 상기 제1 부위들(106)을 상기 제2 방향으로 서로 연결시키는 제2 부위(108)를 포함할 수 있다. 상기 제1 부위들(106)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다.
예시적인 실시예에서, 상기 제2 부위(108)의 제1 방향으로의 폭은 상기 제1 부위(106)의 제2 방향으로의 폭과 동일하거나 또는 다를 수 있다. 일 예로, 상기 제2 부위(108)의 제1 방향으로의 폭은 상기 제1 부위(106)의 제2 방향으로의 폭보다 작을 수 있다.
상기 제1 부위들(106) 사이에는 트렌치(112)가 형성되고, 상기 트렌치(112)의 저면에는 상기 하부 절연막(101) 표면이 노출될 수 있다. 상기 트렌치(112)의 제1 방향의 단부에 상기 제2 부위(108)가 위치할 수 있다.
상기 예비 도전 패턴들(102a)은 후속 공정을 통해 각 셀 스트링에 포함되는 트랜지스터의 게이트 전극들로 제공될 수 있다.
상기 예비 도전 패턴 구조물(110)에서, 상기 제1 부위들(106)은 상기 제2 부위(108)에 의해 지지될 수 있다. 따라서, 상기 예비 도전 패턴들(102a) 및 예비 절연 패턴(104a)이 다층으로 높게 적층되더라도, 상기 예비 도전 패턴 구조물(110)의 제1 부위들(106)이 기울어지는 문제가 감소될 수 있다. 그러므로, 상기 예비 도전 패턴 구조물(110)의 기울어짐에 따라 발생되는 불량이 감소될 수 있다.
예시적인 실시예에서, 도 9 및 10에 도시된 것과 같이, 상기 제2 부위들(108)은 상기 제2 방향으로 나란하지 않게 배치될 수 있다.
예시적인 실시예에서, 도 11에 도시된 것과 같이, 상기 제2 부위들(108)은 상기 제2 방향으로 나란하게 배치될 수도 있다.
도 12 및 도 13을 참조하면, 상기 예비 도전 패턴 구조물(102a) 및 하부 절연막(101) 표면을 따라 메모리막(114)을 형성하고, 상기 메모리막(114) 상에 채널막(116)을 형성한다. 상기 메모리막(114) 및 채널막(116)은 각각 예비 도전 패턴 구조물(110)의 제1 부위(106)의 측벽 및 상부면, 제2 부위(108)의 측벽 및 상부면과 상기 하부 절연막(101) 상에 컨포멀하게 형성될 수 있다. 상기 채널막(116)이 형성된 이 후에도 상기 제1 부위(106) 및 제2 부위(108)의 측벽 상에 형성된 채널막(116) 사이에는 갭(118)이 형성되어 있을 수 있다.
예시적인 실시예에서, 도 6a에 도시된 것과 같이, 상기 메모리막(114)은 블록킹 유전막(114c), 전하 저장막(114b) 및 터널 절연막(114a)이 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다.
일부 실시예에서, 도 6b에 도시된 것과 같이, 상기 메모리막(114)은 블록킹 유전막(114c), 식각 저지막(114d), 전하 저장막(114b) 및 터널 절연막(114a)이 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 금속 산화물 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다. 상기 금속 산화물은 식각 저지막으로 제공될 수 있으며, 예를들어 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 채널막(116)은 폴리실리콘을 포함할 수 있다.
도 14를 참조하면, 상기 갭(118) 내부에 제1 절연 패턴(120)을 형성한다. 예시적인 실시예에서, 상기 제1 절연 패턴(120)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 갭(118) 내부를 완전하게 채우면서 상기 채널막(116) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 상기 제1 절연 패턴(120)을 형성할 수 있다.
일부 실시예에서, 상기 갭(118)의 상부를 채우면서 상기 채널막(116) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 상기 제1 절연 패턴(120)을 형성할 수 있다. 이 경우, 상기 갭(118)의 상부에만 상기 제1 절연 패턴(120)이 형성되고, 상기 갭(118)의 하부는 절연 물질로 채워지지 않은 상태로 남아있어서, 에어 갭의 형태를 가질 수 있다.
도 15 내지 도 19를 참조하면, 상기 채널막(116) 및 제1 절연 패턴(120) 상에 식각 마스크를 형성하고, 상기 채널막(116), 제1 절연 패턴(120)과, 예비 도전 패턴 구조물(110)의 제2 부위를 식각하여 저면에 하부 절연막(101) 표면이 노출되는 제1 컷팅홀들(122) 및 제2 컷팅홀들(124)을 각각 형성한다.
상기 제1 컷팅홀들(122)은 상기 트렌치(도 9, 112) 내에 위치할 수 있고, 상기 제1 방향으로 서로 이격되면서 반복 배치될 수 있다. 상기 제1 컷팅홀들(122)을 형성하기 위한 식각 공정에서, 상기 제1 절연 패턴(120) 및 채널막(116)이 식각될 수 있다. 상기 제1 컷팅홀(122)에 의해 상기 제1 부위(106)의 측벽 및 하부 절연막(101) 상에 형성된 채널막(116)이 절단되어 예비 채널 패턴들(116a)이 형성될 수 있다. 상기 트렌치(112) 내에 형성되는 상기 예비 채널 패턴(116a)은 U자 형상을 가질 수 있다. 상기 예비 채널 패턴들(116a)은 제1 방향으로 서로 이격되게 배치될 수 있다.
상기 제1 컷팅홀들(122)의 사이에는 제1 절연 패턴(120) 및 예비 채널 패턴(116)을 포함하는 예비 필러 구조물(121)이 형성될 수 있다. 후속 공정을 통해, 상기 예비 필러 구조물(121)의 측벽에는 메모리 셀들이 각각 형성될 수 있고, 상기 예비 필러 구조물(121)에 형성된 메모리 셀들은 각 셀 스트링을 구성할 수 있다.
예시적인 실시예에서, 도 16, 18 및 19에 도시된 것과 같이, 상기 제1 컷팅홀들(122)은 상기 제2 방향으로 서로 지그재그로 배치될 수 있다. 일부 실시예에서, 상기 제1 컷팅홀들(122)은 도 17에 도시된 것과 같이, 상기 제2 방향으로 서로 나란하게 배치될 수 있다.
상기 제2 컷팅홀들(124)은 상기 예비 도전 패턴 구조물(110)의 제2 부위(108)및 상기 제2 부위(108)의 측벽에 형성되는 메모리막(114) 및 채널막(116)을 제거함으로써 형성될 수 있다. 상기 제2 컷팅홀(124)에 의해 상기 예비 도전 패턴 구조물(110)의 제2 부위(108)가 절단됨으로써 도전 패턴 구조물(110a)이 형성될 수 있다. 상기 도전 패턴 구조물(110a)은 도전 패턴(102b) 및 절연 패턴(104b)이 반복 적층되는 구조를 가질 수 있다. 상기 도전 패턴 구조물(110a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 제2 컷팅홀(124)에 의해 상기 예비 도전 패턴 구조물(110)의 제2 부위(108)의 측벽에서 제2 방향으로 연결되는 채널막(116) 및 메모리막(114)이 절단될 수 있다.
상기 도전 패턴 구조물(110a)에는, 상기 제1 방향으로 연장되는 제1 부위(106a) 및 상기 제1 부위(106a)의 측벽으로부터 돌출되는 형상의 제2 부위(108a)를 포함할 수 있다. 서로 이웃하는 도전 패턴 구조물들(110a)에서 각각의 제2 부위(108a)는 서로 마주할 수 있다.
상기 제2 컷팅홀(124)의 제1 방향의 폭은 상기 제1 컷팅홀(122)의 제1 방향의 폭보다 더 클 수 있다. 상기 제2 컷팅홀(124)의 제2 방향의 일부 측벽에는 상기 도전 패턴 구조물(110a)이 노출될 수 있다.
예시적인 실시예에서, 도 16 및 도 17에 도시된 것과 같이, 상기 제2 컷팅홀(124)의 상기 제2 방향의 폭은 상기 제1 컷팅홀(122)의 제2 방향의 폭과 실질적으로 동일할 수 있다. 이 때, 상기 제1 컷팅홀(122)과 제2 컷팅홀(124)은 서로 이격될 수 있다.
예시적인 실시예에서, 도 18에 도시된 것과 같이, 상기 제2 컷팅홀(124)의 상기 제2 방향의 폭은 상기 제1 컷팅홀(122)의 제2 방향의 폭보다 더 작을 수 있다. 이 때, 상기 제1 및 제2 컷팅홀들(122, 124)은 서로 이격될 수 있다.
예시적인 실시예에서, 도 19에 도시된 것과 같이, 상기 제2 컷팅홀(124)의 제2 방향의 폭은 상기 제1 컷팅홀(122)의 제2 방향의 폭보다 더 작고, 상기 제2 컷팅홀(124)과 상기 제1 방향으로 이웃하는 상기 제1 컷팅홀(122)과 연통하는 형상을 가질 수 있다.
상기 제1 컷팅홀들(122)을 형성하기 위한 식각 공정에서, 적어도 상기 채널막(116)이 제거되도록 할 수 있다. 바람직하게는, 상기 식각 공정에서 상기 채널막(116), 터널 절연막(114a), 전하 저장막(114b)이 식각될 수 있다. 따라서, 도 7a 및 도 7b에 도시된 것과 같이, 상기 블록킹 유전막(114c)은 남아있도록 할 수 있다. 이 경우, 상기 식각 공정을 수행할 때 상기 도전막의 손상이 감소될 수 있다.
예시적인 실시예에서, 도 7a에 도시된 것과 같이, 상기 제1 컷팅홀(122) 측벽에 상기 블록킹 유전막(114c)이 노출되도록 상기 채널막(116), 터널 절연막(114a), 전하 저장막(114b)을 식각할 수 있다. 일부 실시예에서, 상기 식각 공정에서 상기 채널막(116), 터널 절연막(114a)을 건식 식각하고, 이 후 상기 식각 저지막(114d)이 노출되도록 상기 전하 저장막(114b)을 습식 식각할 수 있다. 이 경우, 도 7b에 도시된 것과 같이, 상기 제1 컷팅홀(122) 측벽에 상기 식각 저지막(114d)이 노출될 수 있다.
일부 예시적인 실시예에서, 상기 제1 컷팅홀(122) 측벽에 상기 터널 절연막이 노출되도록 상기 채널막(116)을 선택적으로 식각할 수 있다.
한편, 상기 도전 패턴 구조물(110a)의 상부면에서 상기 예비 채널 패턴(116a)은 상기 제1 방향으로 서로 연결되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 트렌치 내에 형성되는 예비 채널 패턴들(116a) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 예비 채널 패턴들(116a) 사이의 간격 중 일부 또는 전부는 서로 동일할 수 있다.
도 20을 참조하면, 상기 제1 컷팅홀들(122) 내부에 제2 절연 패턴(126)을 형성하고, 상기 제2 컷팅홀들(124) 내부에 제3 절연 패턴(128)을 형성한다.
예시적인 실시예에서, 상기 제1 및 제2 컷팅홀들(122, 124) 내부를 완전하게 채우면서 상기 예비 채널 패턴(116a) 및 제1 절연 패턴(120) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 상기 제2 및 제3 절연 패턴들(126, 128)을 각각 형성할 수 있다. 따라서, 상기 제2 및 제3 절연 패턴들(126, 128)은 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 및 제3 절연 패턴들(126, 128)은 실리콘 산화물을 포함할 수 있다.
일부 실시예에서, 상기 제1 및 제2 컷팅홀들(122, 124)의 상부를 채우면서 상기 예비 채널 패턴(116a) 및 제1 절연 패턴(120) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 상기 제2 및 제3 절연 패턴들(126, 128)을 형성할 수 있다. 이 경우, 상기 제1 및 제2 컷팅홀들(122, 124)의 하부는 절연 물질로 채워지지 않은 상태로 남아있어서, 에어 갭의 형태를 가질 수 있다. 또한, 상기 제2 및 제3 절연 패턴들(126, 128)은 상기 제1 및 제2 컷팅홀들(122, 124)의 상부를 채우도록 형성될 수 있다.
상기 제2 절연 패턴(126)의 형상은 상기 제1 컷팅홀(122)의 형상에 따라 달라질 수 있고, 상기 제3 절연 패턴(128)의 형상은 상기 제2 컷팅홀(124)의 형상에 따라 달라질 수 있다.
상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 제2 절연 패턴(126)의 제1 방향의 폭보다 더 클 수 있다.
예시적인 실시예에서, 도 2 및 도 3에 도시된 것과 같이, 상기 제3 절연 패턴(128)의 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 도 4 및 도 5에 도시된 것과 같이, 상기 제3 절연 패턴(128)의 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭보다 더 작을 수 있다.
예시적인 실시예에서, 도 5에 도시된 것과 같이, 상기 제3 절연 패턴(128)은 상기 제2 방향의 폭은 상기 제2 절연 패턴(126)의 제2 방향의 폭보다 더 작고, 상기 제3 절연 패턴(128)과 상기 제1 방향으로 이웃하는 제2 절연 패턴(126)과 접할 수 있다. 즉, 평면도에서 볼 때, 상기 제3 절연 패턴(128)과 상기 제3 절연 패턴과 제1 방향으로 이웃하는 제2 절연 패턴(126)은 I자 형상을 가질 수 있다.
도 21을 참조하면, 상기 도전 패턴 구조물(110a) 상부면에 형성되는 상기 예비 채널 패턴(116a)의 일부를 식각함으로써 채널 패턴(116b)을 형성한다. 또한, 상기 제1 절연 패턴(120) 및 채널 패턴(116b)을 포함하는 필러 구조물(121a)이 형성될 수 있다.
상기 제3 절연 패턴들(128)의 제1 방향의 양 측에는 각각 제1 군 필러 구조물이 배치될 수 있다. 상기 제1 군 필러 구조물에는 상기 제1 방향으로 이격되는 복수의 필러 구조물들(121a)이 포함되고, 상기 필러 구조물들(121a) 사이에는 제2 절연 패턴(126)이 구비될 수 있다. 상기 제1 군 필러 구조물은 상기 제1 방향으로 복수개가 반복 배치될 수 있다. 상기 제1 군 필러 구조물들은 상기 제3 절연 패턴(128)에 의해 서로 구분될 수 있다.
상기 제3 절연 패턴(128)의 제1 방향의 폭은 상기 제2 절연 패턴(126)의 제1 방향의 폭보다 크기 때문에, 상기 제1 군 필러 구조물들이 이격되는 거리는 상기 제1 군 필러 구조물 내의 각 필러 구조물들(121a) 사이의 이격 거리보다 더 클 수 있다.
상기 도전 패턴 구조물(110a)은 짝수 도전 패턴 구조물(E) 및 홀수 도전 패턴 구조물(O)로 구분될 수 있다. 상기 예비 채널 패턴(116a)은 짝수 도전 패턴 구조물(E)의 상부면 및 측벽, 홀수 도전 패턴 구조물(O)의 상부면 및 측벽과 상기 짝수 및 홀수 도전 패턴 구조물들(O, E) 사이의 하부 절연막(101) 상에 형성될 수 있다.
일 예로, 상기 채널 패턴들(116b)은 상기 홀수 도전 패턴 구조물(O)의 상부면에 형성된 예비 채널 패턴(116a)을 상기 제1 방향 및 제2 방향으로 각각 서로 분리되도록 식각하여 형성할 수 있다. 따라서, 상기 홀수 도전 패턴 구조물(O)의 상부면에 위치하는 상기 채널 패턴들(116b)은 상기 제1 방향으로 이격되도록 배치될 수 있다. 상기 홀수 도전 패턴 구조물(O)의 상부면에 위치하는 상기 채널 패턴들(116b)은 상기 제2 방향으로도 서로 이격될 수 있다.
반면에, 상기 짝수 도전 패턴 구조물(E)의 상부면에 형성된 예비 채널 패턴(116a)은 식각되지 않을 수 있다. 그러므로, 상기 짝수 도전 패턴 구조물(E)의 상부면에 형성된 채널 패턴(116b)은 제1 방향으로 연결되는 형상을 가질 수 있다.
이 경우, 상기 홀수 도전 패턴 구조물(O)의 상부면 상에 형성되는 채널 패턴(116b)은 스트링 선택 트랜지스터와 연결될 수 있고, 짝수 도전 패턴 구조물(E)의 상부면 상에 형성되는 채널 패턴(116b)은 그라운드 선택 트랜지스터와 연결될 수 있다.
따라서, 상기 필러 구조물(121a) 및 상기 필러 구조물(121a)의 제2 방향의 양 측에 배치되는 메모리막(114), 홀수 도전 패턴 구조물(O)에 포함되는 도전 패턴들(102b) 및 짝수 도전 패턴 구조물(E)에 포함되는 도전 패턴들(102b)로 구성되는 셀 스트링이 형성될 수 있다. 상기 셀 스트링을 단면도에서 보면, 상기 채널 패턴(116b)은 U자 형상을 가질 수 있다. 또한, 홀수 및 짝수 도전 패턴 구조물(O,E)에 포함되는 도전 패턴들(102b)은 상기 셀 스트링에 포함되는 트랜지스터의 게이트로 제공될 수 있다.
도시하지는 않았지만, 상기 홀수 도전 패턴 구조물(O) 상부면 상에 형성되는 채널 패턴들(116b)은 각각 비트 라인 콘택 및 비트 라인과 연결될 수 있다. 상기 비트 라인은 상기 제2 방향으로 연장될 수 있다. 또한, 상기 짝수 도전 패턴 구조물(E) 상부면 상에 형성되는 채널 패턴(116b)은 그라운드 콘택 및 그라운드 라인과 연결될 수 있다.
상기에서 설명한 것과 같이, 상기 예비 도전 패턴 구조물에서 상기 제1 부위들을 지지하는 제2 부위가 구비됨으로써 상기 예비 도전 패턴 구조물의 제1 부위가 기울어지는 것을 방지할 수 있다. 이에 따라, 상기 도전 패턴 구조물의 기울어짐이 감소되고, 상기 도전 패턴 구조물 사이에 필러 구조물도 정상적으로 형성될 수 있다. 따라서, 상기 도전 패턴 구조물이 기울어짐에 따라 발생될 수 있는 반도체 소자의 불량이 감소될 수 있다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 22에 도시된 수직형 반도체 소자는 상기 채널 패턴 및 메모리막의 형상을 제외하고는 도 1에 도시된 반도체 소자와 유사하다.
예시적인 실시예들에서, 도 22의 I-I' 부위를 절단하였을 때 보여지는 평면도는 도 2 내지 도 5를 참조로 설명한 것 중 어느 하나와 동일할 수 있다.
도 22를 참조하면, 수직형 반도체 소자에서 채널 패턴(116c)은 U자 형상을 갖지 않고 기판(100) 표면으로부터 수직하게 연장되는 필러 형상을 가질 수 있다. 상기 채널 패턴(116c)의 저면은 상기 기판(100) 표면과 접촉할 수 있다.
도전 패턴 구조물(110b)은 하부 절연막(101) 상에 도전 패턴(102b) 및 절연 패턴(104b)이 번갈아 반복하여 적층되는 구조를 가질 수 있다.
메모리막(115)은 상기 도전 패턴 구조물(110b)의 측벽 상에 구비될 수 있다. 채널 패턴들(116c)은 상기 메모리막(115)의 표면 및 상기 도전 패턴 구조물(110b)의 상부면 상에 일부 형성될 수 있다. 상기 도전 패턴 구조물(110b)의 상부면 상에 형성되는 채널 패턴들(116c)은 서로 연결되지 않을 수 있다.
상기 도전 패턴 구조물(110b)의 최상부에 형성되는 도전 패턴(102b)은 스트링 선택 라인(SSL)으로 제공될 수 있고, 상기 도전 패턴 구조물(110b)의 최하부에 형성되는 도전 패턴(102b)은 그라운드 선택 라인으로 제공될 수 있다. 또한, 상기 스트링 선택 라인 및 그라운드 선택 라인 사이에 구비되는 도전 패턴들(102b)은 메모리 셀(C)의 워드 라인으로 제공될 수 있다.
상기 채널 패턴(116c), 메모리막(115), 1층의 도전 패턴(102b)은 하나의 메모리 셀(C)로 제공될 수 있다. 또한, 상기 필러 형상의 채널 패턴 측벽에 배치되는 메모리막(115) 및 도전 패턴들(102b)로 구성되는 셀 스트링이 형성될 수 있다. 단면도에서 보면, 상기 셀 스트링은 수직 방향으로 연장되는 형상을 가질 수 있다.
상기 수직형 반도체 소자는 도 8 내지 도 19를 참조로 설명한 것과 유사한 공정을 통해 제조할 수 있다.
다만, 예비 도전 패턴 구조물을 형성하기 위한 공정에서, 상기 도전막들, 절연막들 및 하부 절연막의 일부분을 식각한다. 따라서, 상기 예비 도전 패턴 구조물들(110b) 사이의 트렌치에는 기판(100) 표면이 노출될 수 있다.
또한, 도 12를 참조로 설명한 공정을 수행할 때, 상기 메모리막(115)은 상기 트렌치 사이의 기판(100)과 접촉하도록 형성할 수 있다. 또한, 상기 채널막은 상기 트렌치 사이의 기판(100)과 접촉하도록 형성할 수 있다. 즉, 상기 메모리막(115)은 상기 예비 도전 패턴 구조물의 측벽 상에만 형성할 수 있다. 상기 채널막은 상기 메모리막(115) 및 상기 예비 도전 패턴 구조물의 일부 상부면 상에 형성할 수 있다.
또한, 도 21을 참조로 설명한 공정을 수행할 때, 채널 패턴(116c)이 도전 패턴 구조물(110b)의 상부면에서 제1 및 제2 방향으로 서로 이격되게 배치되도록 예비 채널 패턴을 패터닝할 수 있다.
도 23은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 23에 도시된 수직형 반도체 소자에서, 각 셀 스트링을 수직 방향으로 절단하였을 때의 단면은 도 22에 도시된 것과 실질적으로 동일할 수 있다. 따라서, 각 셀 스트링은 수직 방향으로 연장되는 형상을 가질 수 있다.
도 23은 도 22의 I-I' 부위를 절단하였을 때 보여지는 평면도이다.
도 23을 참조하면, 도전 패턴 구조물(110c)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들(106a)과 상기 제1 부위들(106a)의 측벽과 접하면서 상기 제1 부위들(106a)을 상기 제2 방향으로 서로 연결시키는 제2 부위(109b)를 포함할 수 있다.
도 23에 도시된 반도체 소자에서 상기 각 층에 형성되는 도전 패턴(102b)은 전기적으로 연결되는 구조를 가질 수 있다.
제2 방향으로 서로 마주하는 2개의 채널 패턴(116c) 및 그 사이의 제1 절연 패턴(120)으로 구성되는 필러 구조물(121b)이 구비될 수 있다. 상기 필러 구조물들(121b) 양 측에는 제2 절연 패턴(126)이 구비될 수 있다. 예시적인 실시예에서, 상기 필러 구조물들(121b) 사이의 갭을 채우도록 상기 제2 절연 패턴(126)이 구비될 수 있다. 또한, 일부 채널 패턴들(116c) 사이에 제3 절연 패턴(128a)이 구비될 수 있다. 상기 제2 절연 패턴(126)은 상기 트렌치가 연장되는 부위에 위치하고, 상기 제3 절연 패턴(128a)은 상기 트렌치의 절곡 부위에 위치할 수 있다. 상기 제2 절연 패턴(128a)은 상기 트렌치가 연장되는 방향과 수직한 방향을 길이 방향으로 할 수 있다.
구체적으로, 상기 도전 패턴 구조물(110c)에서 상기 제1 부위(106a) 및 제2 부위(109b)가 접촉하는 절곡 부위에 형성되는 메모리막(115) 및 채널막이 서로 분리되도록 하는 제2 컷팅홀들이 형성될 수 있다. 상기 제2 컷팅홀들은 상기 도전 패턴 구조물(110c)의 제2 부위(109b)는 절단하지 않을 수 있다. 상기 제3 절연 패턴(128a)은 상기 제2 컷팅홀 내부에 구비될 수 있다.
예시적인 실시예에서, 상기 제2 부위(109b)의 측벽에 메모리막(115) 및 채널 패턴(116c)이 남아있을 수 있다. 따라서, 상기 제2 부위(109b)의 측벽 상에도 메모리 셀을 구성하는 트랜지스터들이 형성될 수 있다. 상기 제3 절연 패턴(128a)은 상기 제1 부위(106a) 및 제2 부위(109b)가 접촉하는 부위에 형성될 수 있다.
도 24는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 24에 도시된 수직형 반도체 소자에서, 각 셀 스트링의 수직 방향 단면은 도 22에 도시된 것과 실질적으로 동일할 수 있다. 따라서, 각 셀 스트링은 수직 방향으로 연장되는 형상을 가질 수 있다.
도 24를 참조하면, 도전 패턴 구조물(210)은 홀수 도전 패턴 구조물(210a)과 짝수 도전 패턴 구조물(210b)을 포함할 수 있다.
상기 홀수 도전 패턴 구조물(210a)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들(206)과 상기 제1 부위들(206)의 양 측벽으로부터 각각 제2 방향으로 돌출되는 제2 부위(208)를 포함할 수 있다. 상기 제1 부위(206)의 양 측벽에 형성되는 제2 부위(208)는 상기 제2 방향으로 서로 나란할 수 있다. 또한, 상기 제1 부위(206)의 측벽에는 복수의 제2 부위들(208)이 배치되며, 상기 제2 부위들(208)은 상기 제1 방향으로 서로 이격될 수 있다.
상기 짝수 도전 패턴 구조물(210b)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제3 부위들(207)과 상기 제3 부위들(207)의 양 측벽으로부터 각각 제2 방향으로 돌출되는 제4 부위(209)를 포함할 수 있다. 상기 제3 부위(207)의 양 측벽에 형성되는 제4 부위(209)는 상기 제2 방향으로 서로 나란할 수 있다. 상기 제4 부위(209)는 상기 제2 부위들(208)의 제2 방향으로의 갭 부위 내에 위치할 수 있다.
따라서, 상기 홀수 도전 패턴 구조물(210a) 및 짝수 도전 패턴 구조물(210b) 사이에는 S자 형태로 연결되는 트렌치가 생성될 수 있다. 상기 각 트렌치들의 형상은 상기 제1 방향에 대해 서로 대칭될 수 있다. 즉, 상기 트렌치는 제1 방향으로 연장되는 제1 부분 및 제2 방향으로 연장되는 제2 부분을 포함하며, 상기 제1 및 제2 부분이 만나는 부위는 절곡된 형상을 가질 수 있다.
상기 트렌치의 측벽에 해당하는 홀수 도전 패턴 구조물(210a) 및 짝수 도전 패턴 구조물(210b) 상에는 각각 메모리막(115)이 구비될 수 있다. 상기 메모리막(115) 상에는 서로 이격되게 배치되는 채널 패턴들(116c)이 구비될 수 있다. 상기 채널 패턴(116c)은 상기 도전 패턴 구조물(210)의 상부 측벽으로부터 기판(100) 표면까지 수직 방향으로 연장될 수 있다. 상기 트렌치의 양 측에 형성되는 채널 패턴들 사이에는 제1 절연 패턴(120)이 구비될 수 있다. 서로 마주하는 2개의 채널 패턴(116c) 및 제1 절연 패턴(120)으로 구성되는 필러 구조물(121b)이 구비될 수 있다.
상기 필러 구조물들(121b) 양 측에는 제2 절연 패턴(226)이 구비될 수 있다. 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 부위에 위치할 수 있다. 상기 제2 절연 패턴(226)은 서로 마주하고 있는 2개의 채널막을 절단하는 형상을 가질 수 있다. 일부 채널 패턴들 사이에는 제3 절연 패턴(228)이 구비될 수 있다. 상기 제3 절연 패턴(228)은 상기 트렌치의 절곡 부위 및 상기 절곡 부위와 인접한 부위에 위치할 수 있다. 상기 제3 절연 패턴(228)은 일 방향으로 연장되는 채널막을 절단하는 형상을 가질 수 있다.
상기 제2 및 제3 절연 패턴들(226, 228)에 의해 채널 패턴들이 서로 이격되는 형상을 가질 수 있다.
상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 방향과 수직한 방향을 길이 방향으로 할 수 있다. 따라서, 상기 제2 절연 패턴(226)의 일부는 제1 방향을 길이 방향으로 하고, 상기 제2 절연 패턴(226)의 나머지 일부는 상기 제2 방향을 길이 방향으로 할 수 있다.
상기 제3 절연 패턴(228)은 상기 제2 절연 패턴(226)과 다른 모양을 가질 수 있다. 예시적인 실시예에서, 상기 제3 절연 패턴(228)은 상기 제2 절연 패턴(226)보다 작은 폭을 가질 수 있다.
예시적인 실시예에서, 상기 트렌치 내에 형성되는 채널 패턴들(116c) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 채널 패턴들(116c) 사이의 간격들 중 일부 또는 전부는 서로 동일할 수 있다.
도 25 및 도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 25를 참조하면, 먼저, 도 8을 참조로 설명한 것을 수행하여 기판 상에 하부 절연막(101)을 형성하고, 상기 하부 절연막 상에 도전막들(102) 및 절연막들(104)을 번갈아 반복하여 적층한다. 이 후, 상기 도전막들(102), 절연막들(104) 및 하부 절연막(101)의 일부분을 식각하여 도전 패턴 구조물들(210)을 형성한다. 따라서, 상기 도전 패턴 구조물들(210) 사이의 트렌치(212)에는 기판(100) 표면이 노출될 수 있다.
상기 도전 패턴 구조물(210)은 도 24를 참조로 설명한 것과 동일한 형상을 가질 수 있다.
도 26을 참조하면, 상기 도전 패턴 구조물들(210) 사이의 트렌치(212) 내부를 채우는 메모리막(115), 채널막(116) 및 제1 절연 패턴(120)을 형성할 수 있다.
상기 메모리막(115)은 상기 도전 패턴 구조물의 측벽 상에만 형성할 수 있다. 상기 메모리막(115)은 상기 트렌치 사이의 기판과 접촉하도록 형성할 수 있다. 또한, 상기 채널막(116)은 상기 메모리막(115) 및 상기 도전 패턴 구조물의 일부 상부면 상에 형성할 수 있다. 상기 채널막(116)은 상기 트렌치 사이의 기판과 접촉하도록 형성할 수 있다.
다시, 도 24를 참조하면, 상기 채널막(116) 및 제1 절연 패턴(120) 상에 식각 마스크를 형성하고, 상기 채널막(116) 및 제1 절연 패턴(120)을 식각함으로써, 제1 컷팅홀들 및 제2 컷팅홀들을 각각 형성한다.
상기 제1 컷팅홀들은 제2 절연 패턴들이 형성되기 위한 부위가 되고, 상기 제2 컷팅홀들은 제3 절연 패턴들이 형성되기 위한 부위가 될 수 있다. 상기 제1 및 제2 컷팅홀들에 의해 상기 채널막(116)이 절단되어 예비 채널 패턴이 형성될 수 있다.
상기 제1 컷팅홀들 내부에 제2 절연 패턴(226)을 형성하고, 상기 제2 컷팅홀들 내부에 제3 절연 패턴(228)을 형성한다. 또한, 상기 도전 패턴 구조물의 상부면에 형성되는 예비 채널 패턴을 식각함으로써 채널 패턴(116c)을 형성한다. 상기 각 채널 패턴(116c)은 상기 도전 패턴 구조물의 상부면에서 서로 이격되게 배치되도록 형성될 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 27에 도시된 수직형 반도체 소자에서, 각 셀 스트링의 단면은 도 22의 정면에 도시된 것과 실질적으로 동일할 수 있다. 따라서, 각 셀 스트링은 수직 방향으로 연장되는 형상을 가질 수 있다.
도 27에 도시된 수직형 반도체 소자는 도전 패턴 구조물의 형상 및 제2 및 제3 절연 패턴의 형상을 제외하고는 도 24에 도시된 반도체 소자와 동일할 수 있다.
도 27을 참조하면, 도전 패턴 구조물(211)은 홀수 도전 패턴 구조물(211a)과 짝수 도전 패턴 구조물(211b)을 포함할 수 있다.
상기 홀수 도전 패턴 구조물(211a)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들(206a)과 상기 제1 부위들(206a)의 양 측벽으로부터 각각 제2 방향으로 돌출되는 제2 부위(208a)를 포함할 수 있다. 상기 제1 부위의 양 측벽에 형성되는 제2 부위(208a)는 상기 제2 방향으로 서로 나란하지 않게 배치될 수 있다. 또한, 상기 제1 부위(206a)에는 복수의 제2 부위들(208a)이 배치되며, 상기 제2 부위들(208a)은 상기 제1 방향으로 서로 이격될 수 있다.
상기 짝수 도전 패턴 구조물(211b)은 상기 제1 방향으로 연장되는 라인 형상을 갖는 제3 부위들(207a)과 상기 제3 부위들(207a)의 양 측벽으로부터 각각 제2 방향으로 돌출되는 제4 부위(209a)를 포함할 수 있다. 상기 제3 부위의 양 측벽에 형성되는 제4 부위(209a)는 상기 제2 방향으로 서로 나란하지 않을 수 있다. 상기 제4 부위(209a)는 상기 제2 부위들(208a) 간의 제2 방향으로의 갭 부위 내에 위치할 수 있다.
따라서, 상기 홀수 도전 패턴 구조물(211a) 및 짝수 도전 패턴 구조물(211b) 사이에는 S자 형태로 연결되는 트렌치가 생성될 수 있다.
상기 도전 패턴 구조물(211) 상에 메모리막(115), 채널 패턴(116c) 및 제1 절연 패턴(120)이 구비될 수 있다. 상기 트렌치 내에 상기 채널 패턴 및 제1 절연 패턴으로 구성되는 필러 구조물(121b)이 구비될 수 있다. 상기 필러 구조물들(121b) 양 측에는 제2 절연 패턴(226)이 구비될 수 있다. 일부 채널 패턴들(116c) 사이에 제3 절연 패턴(228)이 구비될 수 있다. 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 부위에 위치하고, 상기 제3 절연 패턴(228)은 상기 트렌치의 절곡 부위 및 상기 절곡 부위와 인접한 부위에 위치할 수 있다. 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 방향과 수직한 방향을 길이 방향으로 할 수 있다. 상기 제2 및 3 절연 패턴들(226, 228)에 의해 상기 채널 패턴(116c)이 서로 이격되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 트렌치 내에 형성되는 채널 패턴들(116c) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 채널 패턴들(116c) 사이의 간격들 중 일부 또는 전부는 서로 동일할 수 있다.
도 27에 도시된 수직형 반도체 소자는 도 25 및 도 26을 참조로 설명한 것과 동일한 방법으로 제조할 수 있다.
다만, 도 27에 도시된 것과 같은 형상을 갖도록 상기 도전 패턴 구조물(211)을 형성한다. 또한, 상기 제2 및 제3 절연 패턴들(226, 228)이 형성되도록 제1 및 제2 컷팅홀을 형성할 수 있다.
도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 28에 도시된 수직형 반도체 소자에서, 각 셀 스트링의 단면은 도 22의 정면에 도시된 것과 실질적으로 동일할 수 있다.
도 28에 도시된 수직형 반도체 소자는 도전 패턴 구조물의 형상 및 제2 및 제3 절연 패턴의 형상을 제외하고는 도 24에 도시된 반도체 소자와 동일할 수 있다.
도 28을 참조하면, 도전 패턴 구조물(214)은 홀수 도전 패턴 구조물(214a)과 짝수 도전 패턴 구조물(214b)을 포함할 수 있다.
상기 홀수 도전 패턴 구조물(214a)은 상기 제1 방향으로 연장되는 형상을 갖는 제1 부위들(206b)과 상기 제2 방향으로 연장되는 형상을 갖는 제2 부위(208b)가 반복하여 구비되면서 제1 방향으로 배치될 수 있다. 상기 홀수 도전 패턴 구조물(214a)은 연결된 s자가 형상을 가질 수 있다.
상기 짝수 도전 패턴 구조물(214b)은 상기 홀수 도전 패턴 구조물(214a)과 동일하게 연결된 S자 형상을 가지면서 상기 홀수 도전 패턴 구조물(214a)과 상기 제1 방향에 대해 대칭된 형태로 배치될 수 있다.
상기 홀수 도전 패턴 구조물(214a) 및 짝수 도전 패턴 구조물(214b) 사이에는 트렌치가 생성될 수 있다. 상기 트렌치는 상기 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분의 측벽으로부터 제2 방향으로 돌출되는 형상의 제2 부분을 포함할 수 있다. 상기 제1 부분의 양 측에 위치하는 상기 제2 부분은 상기 제2 방향으로 서로 나란하게 배치될 수 있다. 또한, 서로 이웃하는 트렌치에 각각 형성되는 제2 부분은 상기 제2 방향으로 서로 어긋나게 배치될 수 있다.
상기 도전 패턴 구조물(214)에 메모리막(115), 채널 패턴(116c) 및 제1 절연 패턴(120)으로 구성되는 필러 구조물(121b)이 구비될 수 있다.
상기 필러 구조물들(121b) 양 측에는 제2 절연 패턴(226) 또는 제3 절연 패턴(228a)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 부위에 위치하고, 상기 제3 절연 패턴(228a)은 상기 트렌치의 제1 부분 및 제2 부분이 서로 만나는 부위와 인접하게 배치될 수 있다. 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 방향과 수직한 방향을 길이 방향으로 할 수 있다. 상기 제2 및 제3 절연 패턴들(226, 228a)에 의해 상기 채널 패턴(116c)이 서로 이격되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 트렌치 내에 형성되는 채널 패턴들(116c) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 채널 패턴들(116c) 사이의 간격들 중 일부 또는 전부는 서로 동일할 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 29에 도시된 수직형 반도체 소자에서, 각 셀 스트링의 단면은 도 22를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 29에 도시된 수직형 반도체 소자는 도전 패턴 구조물의 형상 및 제2 및 제3 절연 패턴의 형상을 제외하고는 도 24에 도시된 반도체 소자와 동일할 수 있다.
도 29를 참조하면, 도전 패턴 구조물(213)은 홀수 도전 패턴 구조물(213a)과 짝수 도전 패턴 구조물(213b)을 포함할 수 있다.
상기 홀수 도전 패턴 구조물(213a)은 상기 제1 방향으로 연장되는 형상을 갖는 제1 부위들(206c)과 상기 제2 방향으로 연장되는 형상을 갖는 제2 부위(208c)가 반복하여 구비되면서 제1 방향으로 배치될 수 있다. 상기 홀수 도전 패턴 구조물(213a)은 연결된 s자 형상을 가질 수 있다.
상기 짝수 도전 패턴 구조물(213b)은 상기 홀수 도전 패턴 구조물(213a)과 동일하게 연결된 S자 형상을 가지면서 상기 제1 방향으로 상기 홀수 도전 패턴 구조물과 나란하게 배치될 수 있다.
따라서, 상기 홀수 도전 패턴 구조물(213a) 및 짝수 도전 패턴 구조물(213b) 사이에는 트렌치가 생성될 수 있다. 상기 트렌치는 상기 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분의 측벽으로부터 제2 방향으로 돌출되는 형상의 제2 부분을 포함할 수 있다. 상기 제1 부분의 양 측에 위치하는 상기 제2 부분은 상기 제2 방향으로 서로 나란하지 않게 배치될 수 있다. 또한, 서로 이웃하는 트렌치에 각각 형성되는 제2 부분은 상기 제2 방향으로 나란하게 배치될 수 있다.
상기 도전 패턴 구조물(213)에 메모리막(115), 채널 패턴(116c) 및 제1 절연 패턴(120)이 구비될 수 있다. 상기 채널 패턴(116c) 및 제1 절연 패턴(120)을 포함하는 필러 구조물들(121b)의 양 측에는 제2 절연 패턴(226) 또는 제3 절연 패턴(228b)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 부위에 위치하고, 상기 제3 절연 패턴(228b)은 상기 트렌치의 제1 부분 및 제2 부분이 서로 만나는 부위와 인접하게 배치될 수 있다. 상기 제2 절연 패턴(226)은 상기 트렌치가 연장되는 방향과 수직한 방향을 길이 방향으로 할 수 있다.
상기 제2 및 제3 절연 패턴(226, 228b)에 의해 상기 채널 패턴들(116c)이 서로 이격되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 트렌치 내에 형성되는 채널 패턴들(116c) 중 일부 또는 전부는 동일한 폭을 가질 수 있다. 상기 트렌치 내에 형성되는 채널 패턴들(116c) 사이의 간격들 중 일부 또는 전부는 서로 동일할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101 : 하부 절연막 110a : 도전 패턴 구조물
106a : 제1 부위 108a : 제2 부위
114 : 메모리막 116b : 채널 패턴들
120 : 제1 절연 패턴 121a : 필러 구조물
126 : 제2 절연 패턴 128 : 제3 절연 패턴
122 : 제1 컷팅홀들 124 : 제2 컷팅홀

Claims (10)

  1. 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고, 제1 방향으로 연장되는 라인 형상을 갖는 제1 부위들 및 상기 제1 부위의 측벽으로부터 돌출되는 제2 부위들을 포함하는 도전 패턴 구조물들이 구비되고,
    상기 도전 패턴 구조물들은 상기 제1 방향과 수직한 제2 방향으로 배열되고, 상기 도전 패턴 구조물들 사이에는 트렌치가 생성되고;
    상기 도전 패턴 구조물들의 측벽 상에 구비되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막;
    상기 메모리막 상에 구비되고, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되고, 채널 패턴 및 제1 절연 패턴을 포함하는 필러 구조물들;
    상기 필러 구조물들의 사이에 구비되는 제2 절연 패턴들; 및
    일부의 필러 구조물들 사이에 구비되고, 상기 제2 절연 패턴들과 다른 형상을 갖는 제3 절연 패턴들을 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제2 절연 패턴은 상기 제1 부위들 사이의 트렌치 내에 배치되고, 상기 메모리막에 포함되는 하나의 막과 접촉하고,
    상기 제3 절연 패턴은 상기 트렌치 내에 구비되고, 상기 제2 부위와 접촉하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제3 절연 패턴의 상기 제1 방향의 폭은 상기 제2 절연 패턴의 상기 제1 방향의 폭보다 더 넓은 형상을 갖고, 상기 제3 절연 패턴의 상기 제2 방향의 폭은 상기 제2 절연 패턴의 상기 제2 방향의 폭과 동일하거나 상기 제2 절연 패턴의 상기 제2 방향의 폭보다 좁은 형상을 갖는 수직형 반도체 소자.
  4. 제1항에 있어서, 서로 이웃하는 도전 패턴 구조물의 측벽에 각각 형성되는 제2 부위들은 상기 제2 방향으로 서로 나란하게 배치되거나 또는 서로 어긋나게 배치되는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 부위의 양 측벽에 각각 형성되는 제2 부위들은 상기 제2 방향으로 서로 나란하게 배치되는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 제1 부위의 양 측벽에 각각 형성되는 제2 부위들은 상기 제2 방향으로 서로 나란하지 않게 배치되는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 도전 패턴 구조물들은 홀수 도전 패턴 구조물 및 짝수 도전 패턴 구조물을 포함하고, 상기 채널 패턴은 상기 홀수 도전 패턴 구조물의 일 측벽, 트렌치의 저면 및 짝수 도전 패턴 구조물의 일 측벽 상에 형성되어 단면이 U자 형상을 갖는 수직형 반도체 소자
  8. 제1항에 있어서, 상기 채널 패턴은 각각의 도전 패턴 구조물의 상부 측벽으로부터 상기 트렌치의 저면까지 수직 방향으로 연장되는 형상을 갖는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 도전 패턴 구조물들은 상기 제1 부위 및 상기 제2 부위가 상기 제1 방향으로 번갈아 반복 배치되어, S자 형태로 연결되는 형상을 갖는 수직형 반도체 소자.
  10. 제1항에 있어서, 상기 도전 패턴 구조물들 사이의 트렌치는 S자 형태로 연결되는 형상을 갖는 수직형 반도체 소자.
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