KR102234799B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102234799B1
KR102234799B1 KR1020140106108A KR20140106108A KR102234799B1 KR 102234799 B1 KR102234799 B1 KR 102234799B1 KR 1020140106108 A KR1020140106108 A KR 1020140106108A KR 20140106108 A KR20140106108 A KR 20140106108A KR 102234799 B1 KR102234799 B1 KR 102234799B1
Authority
KR
South Korea
Prior art keywords
gate electrode
substrate
insulating layer
layer
common source
Prior art date
Application number
KR1020140106108A
Other languages
English (en)
Other versions
KR20160021376A (ko
Inventor
김홍수
이헌국
황지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140106108A priority Critical patent/KR102234799B1/ko
Priority to US14/695,051 priority patent/US9559116B2/en
Priority to CN201510486525.5A priority patent/CN105374824B/zh
Publication of KR20160021376A publication Critical patent/KR20160021376A/ko
Application granted granted Critical
Publication of KR102234799B1 publication Critical patent/KR102234799B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Abstract

본 발명은 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 절연막이 일체로서 이웃하는 게이트 전극들을 지지해 주기 때문에, 적층된 구조체의 구조적 안정성이 개선될 수 있다. 또한, 상기 게이트 전극들의 패턴 변형 및 저항 증가와 같은 문제가 개선될 수 있다. 나아가, 공통 소오스 라인들이 기판과 이격되어 도전성 패턴들로 형성될 수 있으므로, 상기 공통 소오스 라인들 내부의 심(seam)과 같은 불량 발생이 개선될 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 개선되고 고집적화에 최적화된 3차원 반도체 장치를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 장치는, 기판 상에 일체(one body)로 제공된 절연막; 상기 절연막 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극; 상기 절연막 및 상기 제1 게이트 전극을 관통하여 상기 기판에 접속하는 제1 채널 구조체; 상기 절연막 및 상기 제2 게이트 전극을 관통하여 상기 기판에 접속하는 제2 채널 구조체; 및 상기 절연막을 관통하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 기판 내의 제1 도전형의 공통 소오스 영역에 접속하는 콘택을 포함할 수 있다. 이때, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 수직적으로 동일한 레벨에서, 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다.
상기 절연막, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 단위 구조체를 이루며, 상기 단위 구조체는 복수개로 제공되어, 상기 기판 상에 반복적으로 적층되고, 상기 절연막들과 교대로 적층된 상기 제1 게이트 전극들은 제1 게이트 전극 구조체를 정의하며, 상기 절연막들과 교대로 적층된 상기 제2 게이트 전극들은 제2 게이트 전극 구조체를 정의하고, 상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체는, 상기 콘택을 사이에 두고 상기 제2 방향으로 서로 이격될 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 함몰측벽을 포함하고, 상기 함몰측벽들은 상기 콘택에 인접하며, 평면적 관점에서, 상기 콘택은 상기 함몰측벽들에 의해 둘러싸일 수 있다.
상기 콘택과 인접하는 상기 절연막의 내측벽과 상기 콘택과의 거리는, 상기 함몰측벽들 각각과 상기 콘택과의 거리보다 짧을 수 있다.
상기 절연막은 상기 제1 및 제2 게이트 전극들을 모두 지지하고, 상기 절연막은 상기 제1 및 제2 게이트 전극들 사이 영역에 관통 홀을 포함하며, 상기 콘택은 상기 관통 홀 내에 제공될 수 있다.
상기 콘택은 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 돌출측벽을 포함하고, 상기 돌출측벽들은, 서로 인접하는 상기 콘택들 사이에 위치할 수 있다.
상기 반도체 장치는, 상기 제1 방향으로 연장되는 공통 소오스 라인을 더 포함할 수 있다. 이때, 상기 공통 소오스 라인은 상기 콘택들 상에 배치되어, 상기 콘택들과 전기적으로 연결될 수 있다.
상기 반도체 장치는, 상기 제1 방향으로 연장되는 공통 소오스 라인을 더 포함할 수 있다. 이때, 상기 공통 소오스 라인은 상기 콘택들 상에 배치되어, 상기 콘택들과 전기적으로 연결될 수 있다.
상기 콘택은 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 콘택들 중 적어도 하나는 상기 기판 내의 제2 도전형의 웰 픽업 영역에 접속할 수 있다.
상기 반도체 장치는, 상기 제1 및 제2 게이트 전극들 각각의 상면 및 바닥면을 덮으며, 상기 제1 및 제2 게이트 전극들과 상기 제1 및 제2 채널 구조체들 사이에 개재된 게이트 유전막들을 더 포함할 수 있다. 이때, 상기 게이트 유전막들은 연장되어 상기 절연막의 상면 및 내측벽을 덮을 수 있다.
상기 제1 채널 구조체는 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 제2 채널 구조체는 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 콘택은 복수개로 제공되어, 상기 제1 채널 구조체들 및 상기 제2 채널 구조체들 사이에서 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 절연막은, 상기 제1 채널 구조체들의 측벽들, 상기 제2 채널 구조체들의 측벽들 및 상기 콘택들의 측벽들을 둘러쌀 수 있다.
상기 반도체 장치는, 상기 제1 게이트 전극과 상기 제1 채널 구조체 사이에 개재되는 제1 수직 절연체; 및 상기 제2 게이트 전극과 상기 제2 채널 구조체 사이에 개재되는 제2 수직 절연체를 더 포함할 수 있다. 이때, 상기 제1 및 제2 수직 절연체들의 각각은 전하 저장막을 포함할 수 있다.
상기 제1 채널 구조체는 상기 제1 게이트 전극 구조체를 관통하고, 상기 제2 채널 구조체는 상기 제2 게이트 전극 구조체를 관통할 수 있다.
본 발명의 다른 개념에 따른, 반도체 장치는, 기판 상에 배치된 절연막; 및 상기 절연막 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다. 이때, 상기 제1 게이트 전극은 제1 함몰측벽들, 및 서로 이웃하는 두 개의 상기 제1 함몰측벽들에 의해 정의되는 제1 돌출측벽들을 포함하고, 상기 제2 게이트 전극은 제2 함몰측벽들, 및 서로 이웃하는 두 개의 상기 제2 함몰측벽들에 의해 정의되는 제2 돌출측벽들을 포함할 수 있다. 상기 절연막은 일체로 제공되어 상기 제1 및 제2 게이트 전극들을 모두 지지하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 수직적으로 동일한 레벨에서, 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다.
상기 반도체 장치는, 상기 기판, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 수직적으로 이격되며, 상기 제1 방향으로 연장되는 공통 소오스 라인을 더 포함할 수 있다. 이때, 평면적 관점에서, 상기 공통 소오스 라인은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치될 수 있다.
상기 절연막, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 복수개로 제공되어, 상기 기판 상에 반복적으로 적층되고, 상기 제1 게이트 전극들은 상기 절연막들을 사이에 두고 서로 수직적으로 이격되어 적층되어 제1 게이트 전극 구조체를 정의하며, 상기 제2 게이트 전극들은 상기 절연막들을 사이에 두고 서로 수직적으로 이격되어 적층되어 제2 게이트 전극 구조체를 정의할 수 있다. 평면적 관점에서, 상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체는, 상기 공통 소오스 라인을 사이에 두고 상기 제2 방향으로 서로 이격될 수 있다.
상기 반도체 장치는, 상기 절연막을 관통하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 기판과 상기 공통 소오스 라인을 수직적 및 전기적으로 연결하는 콘택을 더 포함할 수 있다.
상기 제1 함몰측벽들 중 적어도 하나 및 상기 제2 함몰측벽들 중 적어도 하나는 상기 콘택에 인접하며, 평면적 관점에서, 상기 콘택은 상기 하나의 제1 함몰측벽들 및 상기 하나의 제2 함몰측벽들에 의해 둘러싸일 수 있다.
상기 반도체 장치는, 상기 제1 게이트 전극을 관통하여 상기 기판에 접속하며, 상기 제1 방향으로 배열되는 제1 채널 구조체들; 및 상기 제2 게이트 전극을 관통하여 상기 기판에 접속하며, 상기 제1 방향으로 배열되는 제2 채널 구조체들을 더 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 장치는, 기판 상에 교대로 그리고 반복적으로 적층된 게이트 전극들 및 절연막들을 포함하는 적층 구조체; 상기 적층 구조체 상에 배치되어, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 공통 소오스 라인; 및 상기 적층 구조체를 관통하고, 상기 제1 방향을 따라 서로 이격되어 배열된 채널 구조체들을 포함할 수 있다. 이때, 평면적 관점에서, 상기 게이트 전극들은, 상기 공통 소오스 라인을 사이에 두고 제2 방향으로 서로 분리되고, 평면적 관점에서, 상기 절연막들은, 상기 공통 소오스 라인을 사이에 두고 상기 제2 방향으로 서로 분리되지 않을 수 있다. 상기 제2 방향은 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 방향일 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는, 절연막이 일체로서 이웃하는 게이트 전극들을 지지해 주기 때문에, 적층된 구조체의 구조적 안정성이 개선될 수 있다. 또한, 상기 게이트 전극들의 패턴 변형 및 저항 증가와 같은 문제가 개선될 수 있다. 나아가, 공통 소오스 라인들이 기판과 이격되어 도전성 패턴들로 형성될 수 있으므로, 상기 공통 소오스 라인들 내부의 심(seam)과 같은 불량 발생이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다.
도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 3c는 도 3a의 II-II'선에 따른 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 나타낸 것으로, 도 3a의 I-I'선에 대응되는 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 나타낸 것으로, 도 3a의 II-II'선에 대응되는 단면도들이다.
도 6a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다.
도 6b는 도 6a의 I-I'선에 따른 단면도이다.
도 6c는 도 6a의 II-II'선에 따른 단면도이다.
도 7a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다.
도 7b는 도 7a의 I-I'선에 따른 단면도이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 나타낸 것으로, 도 7a의 I-I'선에 대응되는 단면도들이다
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 본 실시예들에 있어서, 상기 공통 소오스 라인(CSL)은 상기 기판(100)으로부터 이격되어, 상기 기판(100) 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 상기 기판(100)으로부터 이격되어, 상기 기판(100) 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 본 실시예들에 있어서, 상기 비트 라인들(BL)은 상기 공통 소오스 라인(CSL)과 교차하면서 수직적으로 이격될 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소오스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소오스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL5) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 2를 참조하면, 기판(100)은 셀 영역(CR) 및 셀 영역(CR) 주변의 주변 회로 영역(PR)을 포함한다. 상기 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
일 실시예에 따르면, 상기 기판(100)은 제1 도전형을 가질 수 있다. 상기 기판(100)은, 상기 제1 도전형과 반대되는 제2 도전형의 웰 불순물층(100n), 및 웰 불순물층(100n) 내의 상기 제1 도전형의 포켓-웰 불순물층(100p)을 포함할 수 있다. 상세하게, 상기 웰 불순물층(100n)은 상기 제2 도전형의 불순물을 상기 기판(100) 내에 도핑하여 형성될 수 있다. 상기 포켓-웰 불순물층(100p)은, 상기 제1 도전형의 불순물을 상기 웰 불순물층(100n) 내에 도핑하여 형성될 수 있다.
일 실시예에서, 메모리 셀 어레이들은 상기 셀 영역(CR)의 포켓-웰 불순물층(100p) 상에 형성될 수 있으며, 주변 회로들(예를 들면, PMOS 및 NMOS 트랜지스터들)은 상기 주변 회로 영역(PR) 내의 상기 웰 불순물층(100n), 및 상기 주변 회로 영역(PR) 내의 상기 기판(100) 상에 형성될 수 있다. 구체적으로, 상기 포켓-웰 불순물층(100p) 상에 복수 개의 적층 구조체들(SS)이 배치될 수 있다. 상기 적층 구조체들(SS) 각각은 상기 기판(100) 상에 수직적으로 적층된 복수개의 게이트 전극들(155a, 155b)을 포함할 수 있다. 이에 대해 도 3a 내지 도 3c를 참조하여 보다 상세히 설명하기로 한다.
본 실시예들에 따르면, 상기 적층 구조체들(SS) 둘레의 상기 포켓-웰 불순물층(100p) 내에 웰 픽업 영역들(125)이 배치될 수 있다. 본 발명의 일 실시예에 따르면, 상기 웰 픽업 영역들(125)은 상기 적층 구조체들(SS) 사이에도 배치될 수 있다. 이에 대해 도 6a 내지 도 6c를 참조하여 보다 상세히 설명하기로 한다. 상기 웰 픽업 영역들(125)은 상기 포켓-웰 불순물층(100p)과 동일한 도전형의 불순물을 도핑하여 형성될 수 있다. 상기 웰 픽업 영역(125) 내의 불순물 농도는 포켓-웰 불순물층(100p) 내의 불순물 농도보다 높을 수 있다. 본 실시예들에 따르면, 3차원 반도체 메모리 장치의 소거 동작시 상기 웰 픽업 영역들(125)을 통해 상기 포켓-웰 불순물층(100p)에 높은 소거 전압(예를 들어, 약 20V)이 인가될 수 있다. 이때, 상기 적층 구조체들(SS)의 둘레 및 상기 적층 구조체들(SS)의 사이에 상기 웰 픽업 영역들(125)이 배치되므로, 상기 포켓-웰 불순물층(100p)에 균일한 소거 전압이 제공될 수 있다.
나아가, 상기 주변 회로 영역(PR)의 웰 불순물층(100n) 상에 PMOS 트랜지스터들(PMOS)이 배치될 수 있으며, 주변 회로 영역(PR)의 기판(100) 상에 NMOS 트랜지스터들(NMOS)이 배치될 수 있다.
실시예 1
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다. 도 3b는 도 3a의 I-I'선에 따른 단면도이고, 도 3c는 도 3a의 II-II'선에 따른 단면도이다.
도 3a 내지 도 3c를 참조하면, 기판(100) 상에, 게이트 전극들(155a, 155b) 및 절연막들(110)이 교대로 그리고 반복적으로 적층된 구조체가 배치될 수 있다. 상기 기판(100)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 불순물이 도핑된 공통 소오스 영역들(120)을 포함할 수 있다. 평면적 관점에서, 상기 공통 소오스 영역들(120)은 관통 홀들(210)의 형태에 대응할 수 있고, 예를 들어 원형일 수 있다. 상기 공통 소오스 영역들(120)은 서로 이격되어, 상기 기판의 상면에 평행한 제1 방향(D1)을 따라 배열될 수 있다. 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극들(155a, 155b)은 제1 게이트 전극들(155a) 및 제2 게이트 전극들(155b)을 포함할 수 있다. 상기 제1 및 제2 게이트 전극들(155a, 155b) 뿐만 아니라 다른 게이트 전극들이 서로 이격되어 더 배치될 수 있지만, 본 실시예에서는 대표적으로 상기 제1 및 제2 게이트 전극들(155a, 155b)을 예시한다. 상기 제1 게이트 전극들(155a)은 상기 절연막들(110)을 개재하며 교대로 적층되고, 제1 게이트 전극 구조체(ES1)를 정의할 수 있다. 상기 제2 게이트 전극들(155b)은 상기 절연막들(110)을 개재하며 교대로 적층되고, 제2 게이트 전극 구조체(ES2)를 정의할 수 있다. 상기 제1 게이트 전극 구조체(ES1)는, 상기 제2 게이트 전극 구조체(ES2)와 제2 방향(D2)으로 이격될 수 있다. 상기 제2 방향(D2)은, 상기 기판의 상면에 평행하면서 상기 제1 방향(D1)과 교차하는 방향일 수 있다. 상기 제1 게이트 전극 구조체(ES1) 및 상기 제2 게이트 전극 구조체(ES2)는 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2)의 최하부에 배치된 게이트 전극들(155a, 155b)은, 도 1을 참조하여 설명한 상기 접지 선택 트랜지스터들(GST)의 게이트 전극들로 이용될 수 있다. 또한, 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2)의 최상부에 위치하는 상기 게이트 전극들(155a, 155b)은, 도 1을 참조하여 설명한, 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들(155a, 155b)로 이용될 수 있다. 최상부와 최하부의 게이트 전극들 사이의 게이트 전극들(155a, 155b)은, 도 1을 참조하여 설명한, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다.
평면적 관점에서, 상기 제1 게이트 전극 구조체(ES1) 및 상기 제2 게이트 전극 구조체(ES2) 사이에 상기 공통 소오스 영역들(120)이 배치될 수 있다. 상기 기판(100)과 최하부의 상기 제1 게이트 전극(155a) 및 상기 기판(100)과 최하부의 상기 제2 게이트 전극(155b) 사이에 하부 절연막(105)이 배치될 수 있다. 상기 하부 절연막(105)은 일례로, 실리콘 산화막일 수 있다. 상기 하부 절연막(105)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
다른 관점에서, 본 실시예에 따른 적층 구조체들(SS) 각각은 반복적으로 적층된 단위 구조체들(UT)을 포함할 수 있다. 상기 단위 구조체들(UT) 각각은, 상기 절연막(110), 상기 절연막(110)의 일측 상에 배치된 상기 제1 게이트 전극(155a), 및 상기 절연막(110)의 다른 측 상에 배치된 상기 제2 게이트 전극(155b)을 포함할 수 있다. 즉, 상기 제1 게이트 전극(155a) 및 상기 제2 게이트 전극(155b)은, 일체로 형성된 하나의 절연막(110) 상에 동시에 배치될 수 있다(도 3c 참조).
복수의 채널 구조체들(CS1, CS2)이 상기 단위 구조체들(UT)을 관통하여 제3 방향(D3)으로 연장되고, 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 방향일 수 있다. 상기 채널 구조체들(CS1, CS2)은, 도 3a에 도시된 바와 같이, 평면적 관점에서 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 채널 구조체들(CS1, CS2)은 제1 채널 구조체들(CS1) 및 제2 채널 구조체들(CS2)을 포함할 수 있다.
상기 제1 채널 구조체들(CS1)은 상기 절연막들(110) 및 상기 제1 게이트 전극들(155a)을 관통할 수 있고, 상기 제2 채널 구조체들(CS2)은 상기 절연막들(110) 및 상기 제2 게이트 전극들(155b)을 관통할 수 있다. 즉, 상기 제1 및 제2 채널 구조체들(CS1, CS2) 모두가 상기 절연막들(110)을 관통할 수 있다. 앞서 설명한 바와 같이, 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2)는 상기 제2 방향(D2)으로 서로 이격되어 있으므로, 상기 제1 및 제2 채널 구조체들(CS1, CS2) 역시 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 채널 구조체들(CS1)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상기 제2 채널 구조체들(CS2)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
상기 제1 채널 구조체들(CS1) 각각은, 상기 제1 게이트 전극 구조체(ES1) 및 상기 절연막들(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 제1 수직 반도체 패턴(130a) 및 제1 접속 반도체 패턴(135a)을 포함할 수 있다. 상기 제1 수직 반도체 패턴(130a)은 상기 제1 게이트 전극 구조체(ES1) 및 상기 절연막들(110)의 내벽을 덮을 수 있다. 상기 제1 수직 반도체 패턴(130a)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 수직 반도체 패턴(130a)은 상기 기판(100)과 접촉되지 않고 이격될 수 있다. 상기 제1 접속 반도체 패턴(135a)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 접속 반도체 패턴(135a)의 내부는 수직 절연 패턴(150)으로 채워질 수 있다. 상기 제1 접속 반도체 패턴(135a)은 상기 제1 수직 반도체 패턴(130a)의 내벽 및 상기 기판(100)에 접촉될 수 있다.
상기 제1 반도체 패턴들(130a, 135a)은 반도체 물질을 포함할 수 있다. 일례로, 상기 제1 반도체 패턴들(130a, 135a)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체일 수도 있다. 또한, 상기 제1 반도체 패턴들(130a, 135a)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다. 상기 제1 반도체 패턴들(130a, 135a)은 언도프트 상태이거나, 상기 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
상기 제2 채널 구조체들(CS2) 각각은, 상기 제2 게이트 전극 구조체(ES2) 및 상기 절연막들(110)을 관통하여 상기 기판(100)에 전기적으로 연결되는 제2 수직 반도체 패턴(130b) 및 제2 접속 반도체 패턴(135b)을 포함할 수 있다. 상기 제2 반도체 패턴들(130b, 135b)은 상기 제1 반도체 패턴들(130a, 135a)에서 설명한 바와 동일할 수 있다.
상기 제1 및 제2 채널 구조체들(CS1, CS2) 각각의 상부에, 도전 패드(160)가 제공될 수 있다. 상기 도전 패드(160)의 상면은 최상부의 상기 절연막(110)과 실질적으로 공면을 이룰 수 있고, 상기 도전 패드(160)의 바닥면은 상기 제1 반도체 패턴들(130a, 135a) 또는 상기 제2 반도체 패턴들(130b, 135b)에 직접 접촉할 수 있다. 상기 도전 패드(160)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2)과 상기 제1 및 제2 채널 구조체들(CS1, CS2) 사이에 수직 절연체들(140)이 개재될 수 있다. 상기 수직 절연체들(140)은 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 일 실시예에 따르면, 상기 수직 절연체들(140)은 상기 기판(100)과 접할 수 있다.
상기 수직 절연체들(140)은 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체들(140)은 플래시 메모리 장치의 전하 저장막(미도시)을 포함할 수 있다. 이와 달리, 상기 수직 절연체들(140)은 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다. 일 실시예에 따르면, 상기 수직 절연체들(140)의 각각은 차례로 적층된 상기 전하 저장막 및 터널 절연막(미도시)을 포함할 수 있다. 다른 실시예에 따르면, 상기 수직 절연체들(140)의 각각은 상기 전하 저장막과 상기 제1 및 제2 게이트 전극들(155a, 155b) 사이에 개재되는 블로킹 절연막(미도시)을 더 포함할 수 있다. 또 다른 실시예에 따르면, 상기 수직 절연체들(140)의 각각은 상기 제1 및 제2 채널 구조체들(CS1, CS2)과 상기 절연막들(110) 사이에 개재되는 캡핑막(미도시)을 포함할 수도 있다.
상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막 보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일례로, 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 블록킹 절연막은 상기 전하 저장막보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일례로, 상기 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 상기 캡핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다. 또 다른 예로, 상기 캡핑막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2) 및/또는 지르코늄 산화막(ZrO2)과 같은 고유전막일 수 있다.
상기 제1 및 제2 게이트 전극들(155a, 155b)의 상면들 및 하면들을 덮는 게이트 유전막들(180)이 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 절연막들(110) 사이에 제공될 수 있다. 또한, 상기 게이트 유전막들(180)은 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 제1 및 제2 채널 구조체들(CS1, CS2) 사이에 제공될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 채널 구조체들(CS1, CS2)과 상기 게이트 유전막들(180) 사이에 상기 수직 절연체들(140)이 제공될 수 있다. 나아가, 상기 게이트 유전막들(180)은 더 연장되어 상기 절연막들(110)의 내측벽들을 덮을 수 있다. 상기 절연막들(110)의 상기 내측벽들은 상기 관통 홀들(210)을 정의할 수 있다.
상기 게이트 유전막들(180)의 각각은 하나의 박막 또는 복수의 박막들로 이루어질 수 있다. 일 실시예에 따르면, 상기 게이트 유전막들(180)의 각각은 전하 트랩형 플래시 메모리 장치의 블록킹 절연막(미도시)을 포함할 수 있다. 다른 실시예에 따르면, 상기 게이트 유전막들(180)의 각각은 복수의 블록킹 절연막들(미도시)을 포함할 수도 있다. 또 다른 실시예에 따르면, 상기 게이트 유전막들(180)의 각각은 전하 트랩형 플래시 메모리 장치의 전하 저장막(미도시) 및 블록킹 절연막(미도시)을 포함할 수도 있다.
상기 관통 홀들(210)이 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 사이에 형성될 수 있다. 상기 관통 홀들(210)은 상기 절연막들(110) 내에 형성되어, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 관통 홀들(210)은 상기 절연막들(110)을 관통하여 수직적으로 연통될 수 있다.
상기 공통 소오스 영역들(120)에 접속하는 콘택들(170)이 상기 관통 홀들(210) 내에 배치될 수 있다. 상기 콘택들(170)은 상기 절연막들(110)을 관통하고, 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 사이에 배치될 수 있다. 다시 말하면, 상기 제1 게이트 전극 구조체(ES1) 및 상기 제2 게이트 전극 구조체(ES2)는, 상기 콘택들(170)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 그러나, 상기 절연막들(110)의 각각은 일체로 형성된 것으로, 평면적 관점에서 상기 콘택들(170)에 의해 분리되지 않을 수 있다. 즉, 상기 절연막들(110)은 상기 제1 채널 구조체들(CS1)의 측벽들, 상기 제2 채널 구조체들(CS2)의 측벽들 및 상기 콘택들(170)의 측벽들을 둘러쌀 수 있다.
상기 콘택들(170)과 상기 절연막들(110) 사이, 및 상기 콘택들(170)과 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 사이에 스페이서막들(175)이 개재될 수 있다. 상기 스페이서막들(175)을 통해, 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 콘택들(170)은 서로 전기적으로 절연될 수 있다. 상기 스페이서막들(175)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 및 상기 절연막들(110)을 포함하는 상기 적층 구조체들(SS) 상에, 상기 적층 구조체들(SS)을 가로지르는 공통 소오스 라인들(CSL)이 배치될 수 있다. 상기 공통 소오스 라인들(CSL)은 상기 제1 방향(D1)으로 연장되면서, 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 본 실시예에 있어서, 상기 공통 소오스 라인들(CSL)은 상기 기판(100)의 상면으로부터 수직적으로 이격된 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
상기 공통 소오스 라인들(CSL)은 상기 콘택들(170) 상에 형성되어, 상기 콘택들(170)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 공통 소오스 라인들(CSL)은, 상기 제1 방향(D1)을 따라 서로 이격되어 배열된 상기 콘택들(170)과 중첩될 수 있다. 도시되진 않았지만, 상기 공통 소오스 라인들(CSL)과 상기 콘택들(170) 사이에는 콘택 플러그들이 배치될 수 있으며, 이때 상기 콘택 플러그들을 통해 상기 공통 소오스 라인들(CSL)과 상기 콘택들(170)이 전기적으로 연결될 수 있다. 상기 기판(100)과 이격되어 배치된 상기 공통 소오스 라인들(CSL)을 통해, 상기 콘택들(170)과 접속된 상기 공통 소오스 영역들(120)에 전압이 인가될 수 있다.
상기 공통 소오스 라인들(CSL)을 덮는 제1 층간 절연막(190)이 배치될 수 있다. 비트 라인 플러그(BPLG)가 상기 제1 층간 절연막(190)을 관통하여 상기 도전 패드(160)에 전기적으로 연결될 수 있다.
상기 적층 구조체들(SS)을 가로지르는 비트 라인들(BL)이 상기 제1 층간 절연막(190) 상에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장되면서, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 비트 라인들(BL)은 상기 공통 소오스 라인들(CSL)과 수직적으로 이격되면서, 상기 공통 소오스 라인들(CSL)과 교차할 수 있다. 상기 비트 라인들(BL)은 복수개의 상기 비트 라인 플러그들(BPLG)을 통해 복수개의 상기 도전 패드들(160)에 접속될 수 있다. 나아가, 상기 비트 라인들(BL)의 각각은, 평면적으로 상기 제2 방향(D2)으로 중첩되는 제1 채널 구조체(CS1) 및 제2 채널 구조체(CS2)와 동시에 연결될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 상기 제1 게이트 전극 구조체(ES1)의 상기 제1 게이트 전극들(155a)의 각각은 제1 함몰측벽들(155as) 및 제1 돌출측벽들(155ap)을 포함할 수 있다. 상기 제2 게이트 전극 구조체(ES2)의 상기 제2 게이트 전극들(155b)의 각각은 제2 함몰측벽들(155bs) 및 제2 돌출측벽들(155bp)을 포함할 수 있다.
평면적 관점에서, 상기 제1 함몰측벽들(155as)은 상기 콘택들(170)에 인접할 수 있다. 구체적으로, 상기 제1 함몰측벽들(155as)은 상기 관통 홀들(210)의 평면적 형태에 대응할 수 있으며, 상기 콘택들(170)과 이격된 상태로 상기 콘택들(170)을 둘러쌀 수 있다. 이때, 상기 관통 홀(210)을 정의하는 상기 절연막(110)의 내측벽과 상기 콘택(170)과의 제1 거리(L1)은, 상기 제1 함몰측벽(155as)과 상기 콘택(170)과의 제2 거리(L2)보다 짧을 수 있다. 상기 제2 함몰측벽들(155bs)은 상기 제1 함몰측벽들(155as)에서 설명한 바와 동일할 수 있다.
상기 제1 돌출측벽들(155ap)의 각각은, 서로 인접하는 상기 콘택들(170) 사이에 위치할 수 있다. 또한, 상기 제1 돌출측벽들(155ap)의 각각은, 서로 인접하는 상기 제1 함몰측벽들(155as) 사이에서 정의될 수 있다. 상기 제1 돌출측벽(155ap)과 상기 제2 돌출측벽(155bp) 사이의 제3 거리(L3)는, 상기 제1 함몰측벽(155as)과 상기 제2 함몰측벽(155bs)과의 제4 거리(L4)보다 짧을 수 있다. 상기 제2 돌출측벽들(155bp)은 상기 제1 돌출측벽들(155ap)에서 설명한 바와 동일할 수 있다.
상기 제1 함몰측벽(155as)과 상기 제2 함몰측벽(155bs)은 상기 제2 방향(D2)으로 서로 마주보고, 상기 제1 돌출측벽(155ap)과 상기 제2 돌출측벽(155bp)은 상기 제2 방향(D2)으로 서로 마주볼 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 구조적 안정성이 향상될 수 있다. 이는, 상기 제1 및 제2 게이트 전극들(155a, 155b)은 서로 이격되어 분리되지만, 각각의 상기 절연막들(110)의 각각은 일체로서 상기 제1 및 제2 게이트 전극들(155a, 155b)을 지지해 주기 때문이다. 즉, 상기 적층 구조체들(SS)의 적층된 단수가 증가하더라도, 상기 절연막들(110)은 상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2)을 이어주기 때문에, 상기 적층 구조체들(SS)의 쓰러짐이 방지될 수 있다. 또한, 금속 도전막의 응력(stress)에 의해 발생될 수 있는 상기 제1 및 제2 게이트 전극들(155a, 155b)의 패턴 변형 및 저항 증가와 같은 문제를 개선할 수 있다.
나아가, 상기 공통 소오스 라인들(CSL)이 상기 기판과 이격되어 도전성 패턴들(예를 들면, 금속 라인)로 형성될 수 있으므로, 상기 공통 소오스 라인들(CSL) 내부의 심(seam)과 같은 불량 발생을 개선할 수 있다. 이로써, 상기 공통 소오스 라인들(CSL)의 길이가 길어진다 하더라도 저항 증가의 문제를 개선할 수 있으며, 기판 내의 공통 소오스 영역들(120)과의 접속 불량의 문제를 개선할 수 있다.
도 4a 내지 도 4g, 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4g는 도 3a의 I-I'선에 대응되는 단면도들이다. 도 5a 및 도 5b는 도 3a의 II-II'선에 대응되는 단면도들이다.
도 3a 및 도 4a를 참조하면, 기판(100) 상에 희생막들(151) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 상기 기판(100)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 희생막들(151)은 상기 절연막들(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 본 실시예에 따르면, 상기 희생막들(151) 및 상기 절연막들(110)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 예에 따르면, 상기 희생막들(151)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 예에 따르면, 상기 희생막들(151) 중 최하부 및 최상부의 희생막들(151)은, 그것들 사이에 위치한 희생막들(151)에 비해 두껍게 형성될 수 있다. 상기 절연막들(110)은 동일한 두께를 가지거나, 상기 절연막들(110) 중 일부는 두께가 다를 수도 있다.
상기 희생막들(151) 및 상기 절연막들(110)은, 일례로, 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
일 실시예에 따르면, 상기 희생막들(151) 및 상기 절연막들(110)은 절연 물질로 형성되되, 서로 다른 식각 선택성을 가질 수 있다. 예를 들어, 상기 희생막들(151)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다. 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막 또는 실리콘 질화막을 포함하되, 상기 희생막들(151)과 다른 물질일 수 있다. 일례로, 상기 희생막들(151)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 예에 따르면, 상기 희생막들(151)은 도전 물질로 형성되고, 상기 절연막들(110)은 절연 물질로 형성될 수도 있다.
이에 더하여, 상기 기판(100)과 상기 박막 구조체(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 일례로, 상기 하부 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 상기 하부 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 상기 하부 절연막(105)은 그 위에 형성되는 상기 희생막들(151) 및 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
도 3a 및 도 4b를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 제1 채널 홀들(200a) 및 제2 채널 홀들(200b)이 형성될 수 있다. 평면적 관점에서, 상기 제1 채널 홀들(200a)은 상기 기판의 상면에 평행한 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 채널 홀들(200b)은 상기 기판의 상면에 평행한 제1 방향(D1)을 따라 배열될 수 있다. 이때, 상기 제1 채널 홀들(200a) 및 상기 제2 채널 홀들(200b)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 나아가, 상기 제1 채널 홀들(200a)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상기 제2 채널 홀들(200b)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다(도 3a 참조).
상기 제1 및 제2 채널 홀들(200a, 200b)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제1 및 제2 채널 홀들(200a, 200b)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 상기 희생막들(151) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다. 또한, 식각 공정에 의해, 상기 제1 및 제2 채널 홀들(200a, 200b) 각각의 하부의 폭이, 상기 제1 및 제2 채널 홀들(200a, 200b) 각각의 상부의 폭보다 좁을 수 있다. 이 후, 상기 제1 마스크 패턴이 제거될 수 있다.
도 3a 및 도 4c를 참조하면, 상기 제1 및 제2 채널 홀들(200a, 200b)의 내벽들을 덮으며, 상기 기판(100)을 노출시키는 수직 절연체들(140) 및 수직 반도체 패턴들(130a, 130b)이 형성될 수 있다. 상기 수직 반도체 패턴들(130a, 130b)은 제1 수직 반도체 패턴들(130a) 및 제2 수직 반도체 패턴들(130b)을 포함할 수 있다. 구체적으로, 상기 제1 및 제2 채널 홀들(200a, 200b)이 형성된 결과물 상에, 상기 제1 및 제2 채널 홀들(200a, 200b)의 내벽들을 덮는 수직 절연막(미도시) 및 수직 반도체막(미도시)이 차례로 형성될 수 있다. 상기 수직 절연막 및 상기 수직 반도체막은 상기 제1 및 제2 채널 홀들(200a, 200b)의 일부를 채울 수 있다. 상기 수직 절연막 및 상기 수직 반도체막의 두께의 합은, 상기 제1 및 제2 채널 홀들(200a, 200b)의 각각의 폭의 절반보다 작을 수 있다. 즉, 상기 제1 및 제2 채널 홀들(200a, 200b)은 상기 수직 절연막 및 상기 수직 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 제1 및 제2 채널 홀들(200a, 200b)에 의해 노출된 상기 기판(100)의 상면을 덮을 수 있다. 상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 예를 들어, 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막(미도시)을 포함할 수 있다. 일례로, 상기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막(미도시)을 포함할 수도 있다.
일 실시예에 따르면, 도시되진 않았으나, 상기 수직 절연막은 차례로 적층된 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 블로킹 절연막은 상기 제1 및 제2 채널 홀들(200a, 200b)에 의해 노출된 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들과 상기 기판(100)의 상면을 덮을 수 있다. 상기 블로킹 절연막은 일례로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들을 포함하는 절연막을 포함할 수 있다. 일례로, 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일례로, 상기 터널 절연막은 실리콘 산화막일 수 있다.
상기 수직 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 수직 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 수직 반도체막을 차례로 형성한 후, 상기 수직 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 기판(100)이 노출될 수 있다. 이에 따라, 상기 제1 채널 홀들(200a)의 내벽에 수직 절연체들(140) 및 제1 수직 반도체 패턴들(130a)이 형성될 수 있다. 상기 제2 채널 홀들(200b)의 내벽에 수직 절연체들(140) 및 제2 수직 반도체 패턴들(130b)이 형성될 수 있다. 상기 수직 절연체들(140) 및 상기 제1 및 제2 수직 반도체 패턴들(130a, 130b)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 수직 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 기판(100)의 상면이 리세스될 수도 있다.
이에 더하여, 상기 수직 반도체막 및 상기 수직 절연막에 대한 이방성 식각의 결과로서, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체들(140) 및 상기 제1 및 제2 수직 반도체 패턴들(130a, 130b)은 상기 제1 및 제2 채널 홀들(200a, 200b) 내에 국소적으로 형성될 수 있다.
도 3a 및 도 4d를 참조하면, 상기 수직 절연체들(140) 및 상기 제1 및 제2 수직 반도체 패턴들(130a, 130b)이 형성된 결과물 상에, 접속 반도체 패턴들(135a, 135b)이 형성될 수 있다. 상기 접속 반도체 패턴들(135a, 135b)은 제1 접속 반도체 패턴들(135a) 및 제2 접속 반도체 패턴들(135b)를 포함할 수 있다. 구체적으로, 도 4c를 참조하여 설명한 결과물 상에, 접속 반도체막(미도시) 및 매립 절연막(미도시)이 차례로 형성될 수 있다. 상기 접속 반도체막은 상기 제1 및 제2 채널 홀들(200a, 200b)을 완전히 매립하지 않는 두께로, 상기 제1 및 제2 채널 홀들(200a, 200b) 내에 콘포멀하게 형성될 수 있다. 상기 접속 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 매립 절연막은 상기 제1 및 제2 채널 홀들(200a, 200b)의 내부를 완전히 채우도록 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이 후, 상기 접속 반도체막 및 상기 매립 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 제1 채널 홀들(200a) 내에 제1 접속 반도체 패턴들(135a) 및 수직 절연 패턴들(150)이 국소적으로 형성될 수 있다. 또한, 상기 제2 채널 홀들(200b) 내에 제2 접속 반도체 패턴들(135b) 및 수직 절연 패턴들(150)이 국소적으로 형성될 수 있다.
상기 제1 및 제2 접속 반도체 패턴들(135a, 135b)은 상기 제1 및 제2 채널 홀들(200a, 200b) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그러나, 다른 예에 따르면, 상기 제1 및 제2 접속 반도체 패턴들(135a, 135b)은 상기 제1 및 제2 채널 홀들(200a, 200b)을 채우는 필라(pillar) 형태로 형성될 수도 있다. 상기 수직 절연 패턴들(150)은 상기 제1 및 제2 접속 반도체 패턴들(135a, 135b)이 형성된 상기 제1 및 제2 채널 홀들(200a, 200b)의 내부를 채우도록 형성될 수 있다. 상기 제1 수직 반도체 패턴들(130a) 및 상기 제1 접속 반도체 패턴들(135a)은 제1 채널 구조체들(CS1)을 이룰 수 있고, 상기 제2 수직 반도체 패턴들(130b) 및 상기 제2 접속 반도체 패턴들(135b)은 제2 채널 구조체들(CS2)을 이룰 수 있다.
도 3a 및 도 4e를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 관통 홀들(210)이 형성될 수 있다. 평면적 관점에서, 상기 관통 홀들(210)은 상기 제1 방향(D1)을 따라 배열되어 일 열을 이룰 수 있다. 이때, 다른 열들의 상기 관통 홀들(210)은, 상기 제1 채널 구조체들(CS1) 또는 상기 제2 채널 구조체들(CS2)을 사이에 두고, 상기 일 열의 상기 관통 홀들(210)과 이격될 수 있다(도 3a 참조).
상기 관통 홀들(210)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀들(210)이 형성될 영역을 정의하는 개구부들을 갖는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 제2 마스크 패턴은 상기 희생막들(151) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정 동안, 상기 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(100)의 상면이 리세스될 수 있다.
상기 관통 홀들(210)은 상기 희생막들(151) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 또한, 상기 관통 홀들(210)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 수직적 높이에 따라 다른 폭을 가질 수 있다.
도 3a, 도 4f 및 도 5a를 참조하면, 상기 관통 홀들(210)에 의하여 노출된 상기 희생막들(151)을 선택적으로 제거하여 리세스 영역들(215)이 형성될 수 있다. 일례로, 상기 희생막들(151)은 상기 관통 홀들(210)을 통해 유입된 식각액을 통해 제거될 수 있다. 상기 리세스 영역들(215)은 상기 트렌치들(220)관통 홀들(210)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 절연체들(140)의 측벽을 노출시키도록 형성될 수 있다. 또한, 상기 리세스 영역들(215)은 상기 절연막들(110)의 상면들 및 바닥면들을 노출시키도록 형성될 수 있다.
나아가, 상기 리세스 영역들(215) 상에 게이트 유전막들(180)이 형성될 수 있다. 상기 게이트 유전막들(180)은 상기 리세스 영역들(215)의 내벽을 덮도록 형성될 수 있다. 상기 게이트 유전막들(180) 상에, 상기 리세스 영역들(215)의 잔부를 채우는 게이트막들(153)(예를 들어, 금속막)이 형성될 수 있다. 구체적으로, 상기 게이트 유전막들(180) 및 상기 게이트 유전막들(180)은 상기 관통 홀들(210)을 통해 증착 가스들이 투입됨으로써 형성될 수 있다.
상기 게이트 유전막들(180)은 정보 저장막을 포함할 수 있다. 상기 게이트 유전막들(180)은, 상기 수직 절연체들(140)과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 예에 따르면, 상기 게이트 유전막들(180)은 전하트랩형 비휘발성 메모리 장치의 블로킹 유전막을 포함할 수 있다.
도 3a, 도 4g 및 도 5b를 참조하면, 상기 관통 홀들(210)에 의하여 노출된 상기 게이트막들(153)을 선택적으로 일부 식각하여 제1 게이트 전극들(155a) 및 제2 게이트 전극들(155b)이 형성될 수 있다. 구체적으로, 상기 게이트막들(153)은 상기 관통 홀들(210)을 통해 유입된 식각액을 통해, 상기 관통 홀들(210)을 중심으로 등방성 식각될 수 있다. 이로써, 상기 게이트막들(153)은 상기 제1 및 제2 게이트 전극들(155a, 155b)로 분리될 수 있으며, 상기 제1 및 제2 게이트 전극들(155a, 155b)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 나아가, 상기 제1 게이트 전극들(155a)에 상기 관통 홀들(210)과 인접하는 제1 함몰측벽들(155as)이 형성될 수 있고, 상기 제2 게이트 전극들(155b)에 상기 관통 홀들(210)과 인접하는 제2 함몰측벽들(155bs)이 형성될 수 있다. 또한, 상기 제1 게이트 전극들(155a)에, 인접하는 상기 관통 홀들(210) 사이에 제1 돌출측벽들(155ap)이 형성될 수 있고, 상기 제2 게이트 전극들(155b)에, 인접하는 상기 관통 홀들(210) 사이에 제2 돌출측벽들(155bp)이 형성될 수 있다.
상기 제1 및 제2 게이트 전극들(155a, 155b)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다. 상기 공통 소오스 영역들(120)은 이온 주입 공정을 통해 형성될 수 있고, 상기 관통 홀들(210)에 의해 노출된 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소오스 영역들(120)은 상기 기판(100)과 PN 접합을 구성할 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 예에 따르면, 상기 공통 소오스 영역들(120)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 예에 따르면, 상기 공통 소오스 영역들(120)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 예에 따르면, 상기 공통 소오스 영역들(120)은, 서로 다른 복수의 공통 소오스 영역들(120)을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
다시 도 3a 내지 도 3c를 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 관통 홀들(210)의 일부를 채우는 스페이서막들(175)이 형성될 수 있다. 상기 스페이서막들(175)은 상기 제1 및 제2 게이트 전극들(155a, 155b)의 측벽들 및 노출된 상기 절연막들(110)의 상면들 및 바닥면들을 덮을 수 있다. 상기 스페이서막들(175)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
상기 관통 홀들(210) 내에, 상기 스페이서막들(175)을 관통하면서 상기 공통 소오스 영역들(120)에 접속하는 콘택들(170)이 형성될 수 있다. 상기 콘택들(170)은 상기 제1 방향(D1)을 따라 배열되면서 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스페이서막들(175)을 통해, 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 콘택들(170)은 서로 전기적으로 절연될 수 있다.
이에 더하여, 상기 제1 채널 구조체들(CS1) 및 상기 제2 채널 구조체들(CS2)에 접속되는 도전 패드들(160)이 형성될 수 있다. 상기 도전 패드들(160)은 상기 제1 및 제2 채널 구조체들(CS1, CS2)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 상기 도전 패드들(160)은 이들의 아래에 위치하는 상기 제1 및 제2 채널 구조체들(CS1, CS2)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
후속으로, 상기 콘택들(170)에 접속되는 공통 소오스 라인들(CSL)이 형성될 수 있다. 상기 공통 소오스 라인들(CSL)은 상기 제1 방향(D1)으로 연장되면서, 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 공통 소오스 라인들(CSL)은 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
상기 공통 소오스 라인들(CSL)을 덮는 제1 층간 절연막(190)이 형성될 수 있다. 상기 제1 층간 절연막(190)을 관통하여 상기 도전 패드들(160)에 전기적으로 접속하는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 상기 제1 층간 절연막(190) 상에, 상기 비트 라인 플러그들(BPLG)과 연결되는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장되면서, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 비트 라인들(BL)은 상기 공통 소오스 라인들(CSL)과 수직적으로 이격되면서, 상기 공통 소오스 라인들(CSL)과 교차할 수 있다.
실시예 2
도 6a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이고, 도 6c는 도 6a의 II-II'선에 따른 단면도이다. 본 예에서는, 앞서 도 3a 내지 도 3c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 6a 내지 도 6c를 참조하면, 기판(100)은 제1 도전형의 포켓-웰 불순물층(100p)을 포함할 수 있다. 상기 기판(100)은 상기 포켓-웰 불순물층(100p)내에, 불순물이 도핑된 웰 픽업 영역(125)을 포함할 수 있다. 본 실시예에서, 상기 웰 픽업 영역(125)은, 채널 구조체들(CS1, CS2) 둘레의 포켓-웰 불순물층(100p) 내에 배치되는 것뿐만 아니라(도 2 참조), 상기 제1 및 제2 채널 구조체들(CS1, CS2) 사이의 상기 포켓-웰 불순물층(100p) 내에도 배치될 수 있다.
상기 제1 및 제2 채널 구조체들(CS1, CS2) 사이의 상기 웰 픽업 영역(125)에 접속하는 웰 콘택(172)이 관통 홀(210) 내에 배치될 수 있다. 상기 웰 콘택(172)은 절연막들(110)을 관통하고, 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 사이에 배치될 수 있다. 본 실시예에서, 상기 웰 콘택(172)은 하나만 예시하였지만, 다른 예로 상기 웰 콘택(172)은 복수개로 제공될 수 있다.
상기 제1 및 제2 게이트 전극 구조체들(ES1, ES2) 및 상기 절연막들(110)을 포함하는 적층 구조체들(SS) 상에, 상기 적층 구조체들(SS)을 가로지르는 웰 도전 라인(PCL)이 배치될 수 있다. 상기 웰 도전 라인(PCL)은 제1 층간 절연막(190) 상에 배치될 수 있다. 상기 웰 도전 라인(PCL)은 상기 제1 방향(D1)으로 연장될 수 있으며, 공통 소오스 라인들(CSL) 사이에 제공될 수 있다. 상기 웰 도전 라인(PCL)은 상기 기판(100)의 상면으로부터 수직적으로 이격된 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 상기 웰 도전 라인(PCL)은 상기 제1 층간 절연막(190)을 통해 상기 공통 소오스 라인들(CSL)과 이격될 수 있다.
상기 웰 도전 라인(PCL)은 상기 웰 콘택(172) 상에 형성되어, 상기 웰 콘택(172)과 전기적으로 연결될 수 있다. 상기 웰 도전 라인(PCL)과 상기 웰 콘택(172) 사이에는 웰 콘택 플러그(PCT)가 배치될 수 있으며, 이때 상기 웰 콘택 플러그(PCT)를 통해 상기 웰 도전 라인(PCL)과 상기 웰 콘택(172)은 서로 전기적으로 연결될 수 있다. 상기 기판(100)과 이격되어 배치된 상기 웰 도전 라인(PCL)을 통해, 상기 웰 콘택(172)과 접속된 상기 웰 픽업 영역(125)에 전압이 인가될 수 있다.
상기 웰 도전 라인(PCL)을 덮는 제2 층간 절연막(195)이 배치될 수 있다. 제1 비트 라인 플러그(BPLG1)가 상기 제1 층간 절연막(190)을 관통하여 상기 도전 패드(160)에 전기적으로 연결될 수 있고, 제2 비트 라인 플러그(BPLG2)가 상기 제2 층간 절연막(195)을 관통하여 상기 제1 비트 라인 플러그(BPLG1)에 연결될 수 있다.
상기 적층 구조체들(SS)을 가로지르는 비트 라인들(BL)이 상기 제2 층간 절연막(195) 상에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 연장되면서, 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 상기 비트 라인들(BL)은 상기 공통 소오스 라인들(CSL) 및 상기 웰 도전 라인(PCL)과 수직적으로 이격되면서, 상기 공통 소오스 라인들(CSL)과 교차할 수 있다. 상기 비트 라인들(BL)은 복수개의 상기 제1 및 제2 비트 라인 플러그들(BPLG1, BPLG2)을 통해 복수개의 상기 도전 패드들(160)에 접속될 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는, 상기 웰 픽업 영역(125)이 상기 제1 및 제2 채널 구조체들(CS1, CS2) 사이에도 위치하므로, 상기 셀 영역(CR) 내의 포켓-웰 불순물층(100p)이 균일한 등전위 상태에 놓일 수 있다. 또한, 상기 웰 도전 라인(PCL) 및 웰 콘택(172)을 이용하여, 상기 웰 픽업 영역(125)에 효과적으로 전압이 인가될 수 있다.
실시예 3
도 7a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 상기 셀 영역(CR)을 나타내는 것으로, 도 2의 M 영역을 확대한 평면도이다. 도 7b는 도 7a의 I-I'선에 따른 단면도이다. 본 예에서는, 앞서 도 3a 내지 도 3c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7a 및 도 7b를 참조하면, 기판(100) 상에, 제1 게이트 전극들(155a) 및 제1 절연막들(110a)이 교대로 그리고 반복적으로 적층된 제1 적층 구조체(SS1)가 배치될 수 있다. 기판(100) 상에, 제2 게이트 전극들(155b) 및 제2 절연막들(110b)이 교대로 그리고 반복적으로 적층된 제2 적층 구조체(SS2)가 배치될 수 있다. 도 3a 내지 도 3c를 참조하여 설명한 경우와 달리, 상기 제1 절연막들(110a)의 평면적 형상은 상기 제1 게이트 전극들(155a)의 평면적 형상과 대응할 수 있으며, 상기 제2 절연막들(110b)의 평면적 형상은 상기 제2 게이트 전극들(155b)의 평면적 형상과 대응할 수 있다. 상기 제1 및 제2 적층 구조체들(SS1, SS2)뿐만 아니라 다른 적층 구조체들이 서로 이격되어 더 배치될 수 있지만, 본 실시예에서는 대표적으로 상기 제1 및 제2 적층 구조체들(SS1, SS2)을 예시한다.
상기 제1 및 제2 적층 구조체들(SS1, SS2)은 평면적 관점에서, 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 제1 및 제2 적층 구조체들(SS1, SS2)의 형태에 대해서는 뒤에서 보다 구체적으로 설명한다. 상기 제1 및 제2 적층 구조체들(SS1, SS2)의 양 측에 공통 소오스 영역들(120)이 배치될 수 있다.
제1 채널 구조체들(CS1)이 상기 제1 적층 구조체(SS1)를 관통할 수 있고, 제2 채널 구조체들(CS2)이 상기 제2 적층 구조체(SS2)를 관통할 수 있다. 상기 제1 및 제2 적층 구조체들(SS1, SS2)은 제2 방향(D2)을 따라 서로 이격되어 있으므로, 상기 제1 및 제2 채널 구조체들(CS1, CS2)역시 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 채널 구조체들(CS1)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 상기 제2 채널 구조체들(CS2)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
트렌치들(220)이 상기 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 형성될 수 있다. 상기 트렌치들(220)은 상기 제1 방향(D1)으로 지그재그 형태로 연장되어, 상기 제1 및 제2 적층 구조체들(SS1, SS2)을 서로 분리할 수 있다. 도 3a 내지 도 3c를 참조하여 설명한 일 실시예의 경우, 절연막(110)이 일체로 형성되어 있으며, 상기 절연막(110) 상의 제1 게이트 전극(155a) 및 제2 게이트 전극(155b)이 서로 분리될 수 있었다. 그러나, 본 실시예의 경우, 상기 트렌치들(220)에 의하여, 게이트 전극뿐만 아니라 절연막 역시 제1 절연막(110a) 및 제2 절연막(110b)으로 분리될 수 있다.
상기 공통 소오스 영역들(120)에 접속하는 콘택 라인들(174)이 상기 트렌치들(220) 내에 배치될 수 있다. 상기 콘택 라인들(174) 중 적어도 하나는 상기 제1 및 제2 적층 구조체들(SS1, SS2) 사이를 관통할 수 있다. 다시 말하면, 상기 제1 적층 구조체(SS1) 및 상기 제2 적층 구조체(SS2)는, 상기 콘택 라인(174)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 콘택 라인들(174)은 상기 제1 방향(D1)을 따라 지그재그 형태로 연장될 수 있으며, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 콘택 라인들(174)은 상기 기판(100)의 상면과 접속하는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
상기 콘택 라인들(174)과 상기 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 스페이서막들(175)이 개재될 수 있다. 상기 스페이서막들(175)을 통해, 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 콘택 라인들(174)은 서로 전기적으로 절연될 수 있다. 상기 스페이서막들(175)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다.
상기 콘택 라인들(174) 상에 공통 소오스 라인들(CSL)이 배치될 수 있다. 상기 공통 소오스 라인들(CSL)은, 수직적으로 상기 콘택 라인들(174)과 중첩되면서, 상기 콘택 라인들(174)과 전기적으로 연결될 수 있다. 상기 기판(100)과 이격되어 배치된 상기 공통 소오스 라인들(CSL)을 통해, 상기 콘택 라인들(174)과 접속된 상기 공통 소오스 영역들(120)에 전압이 인가될 수 있다.
본 실시예에 따른 상기 제1 및 제2 적층 구조체들(SS1, SS2)에 대하여 보다 상세하게 설명한다.
도 7a를 다시 참조하면, 상기 제1 및 제2 적층 구조체들(SS1, SS2)은 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태일 수 있다. 상기 제1 적층 구조체(SS1)의 상기 제1 게이트 전극들(155a)은 제1 함몰측벽들(155as) 및 제1 돌출측벽들(155ap)을 포함할 수 있다. 상기 제2 적층 구조체(SS2)의 상기 제2 게이트 전극들(155b)은 제2 함몰측벽들(155bs) 및 제2 돌출측벽들(155bp)을 포함할 수 있다. 상기 제1 및 제2 절연막들(110a, 110b)은 상기 제1 및 제2 게이트 전극들(155a, 155b)과 각각 대응되는 형상을 가질 수 있음은 앞서 설명한 바와 같다.
평면적 관점에서, 상기 제1 함몰측벽들(155as) 및 상기 제1 돌출측벽들(155ap)은, 상기 제1 채널 구조체들(CS1)이 지그재그로 배열된 프로파일에 대응할 수 있다. 예를 들어, 상기 제1 적층 구조체(SS1)의 중심으로부터 상기 제2 방향(D2)으로 더 돌출된 일 제1 채널 구조체(CS1)에는 일 제1 돌출측벽(155ap)이 인접할 수 있다. 상기 제1 적층 구조체(SS1)의 중심으로부터 상기 제2 방향(D2)으로 더 돌출된 다른 제1 채널 구조체(CS1)에는 다른 제1 돌출측벽(155ap)이 인접할 수 있다. 상기 일 제1 돌출측벽(155ap)과 상기 다른 제1 돌출측벽(155ap) 사이에는 제1 함몰측벽(155as)이 배치될 수 있다. 상기 제2 함몰측벽들(155bs) 및 상기 제2 돌출측벽들(155bp)은, 상기 제1 함몰측벽들(155as) 및 상기 제2 돌출측벽들(155bp)에서 설명한 바와 동일할 수 있다.
본 실시예에 따른 상기 3차원 반도체 메모리 장치는 구조적 안정성이 향상될 수 있다. 이는, 상기 제1 및 제2 적층 구조체들(SS1, SS2)이 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태이므로, 단순한 직선 라인 형태와 비교하여, 상기 제1 및 제2 적층 구조체들(SS1, SS2)의 측벽들의 표면적이 더 넓을 수 있다. 즉, 게이트 전극들 및 절연막들의 적층으로 인한 압력이 효과적으로 분산될 수 있다. 따라서, 상기 제1 및 제2 적층 구조체들(SS1, SS2)이 고층으로 적층되었을 때, 상기 제1 및 제2 적층 구조체들(SS1, SS2)이 쓰러지는 문제를 상당 부분 개선할 수 있다.
나아가, 상기 공통 소오스 라인들(CSL)이 상기 기판(100)과 이격되어 도전성 패턴들(예를 들면, 금속 라인)로 형성될 수 있으므로, 상기 콘택 라인들(174) 및 상기 공통 소오스 라인들(CSL) 내부의 심(seam)과 같은 불량 발생을 개선할 수 있다. 이로써, 상기 콘택 라인들(174) 및 상기 공통 소오스 라인들(CSL)의 길이가 길어진다 하더라도 저항 증가의 문제를 개선할 수 있다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 8c는 도 7a의 I-I'선에 대응되는 단면도들이다. 본 실시예의 제조방법에서는, 앞서 도 4a 내지 도 4g, 도 5a 및 도 5b를 참조하여 설명한 일 실시예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7a 및 도 8a를 참조하면, 도 4d의 결과물 상에, 박막 구조체(TS)를 패터닝하여 상기 기판(100)을 노출시키는 트렌치들(220)이 형성될 수 있다. 상기 트렌치들(220)은 제1 및 제2 채널 홀들(200a, 200b)이 제1 방향(D1)을 따라 배열되어 이루어진 열들(row)의 양 측 상에 형성될 수 있다.
상기 트렌치들(220)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(220)이 형성될 평면적 위치를 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 트렌치들(220)은 희생막들(151) 및 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 상기 트렌치들(220)은 상기 제1 방향(D1)으로 지그재그로 연장된 라인 형태 일 수 있으며, 수직적 깊이에 있어서, 상기 트렌치들(220)은 상기 기판(100)의 상면을 노출시키도록 형성될 수 있다. 또한, 상기 트렌치들(220)은 이방성 식각 공정에 의해 상기 기판(100)으로부터의 수직적 높이에 따라 다른 폭을 가질 수 있다.
상기 제2 마스크 패턴들을 이용하여, 이와 대응하는 제1 및 제2 적층 구조체들(SS1, SS2)의 패턴 형태를 형성할 수 있다. 상기 제1 및 제2 적층 구조체들(SS1, SS2)의 패턴 형태는 앞서 도 7a 및 도 7b를 참조하여 설명한 바와 같다.
도 8b를 참조하면, 상기 트렌치들(220)에 의하여 노출된 상기 희생막들(151)을 선택적으로 제거하여 리세스 영역들(215)이 형성될 수 있다. 상기 리세스 영역들(215)은 상기 트렌치들(220)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 절연체들(140)의 측벽을 노출시키도록 형성될 수 있다.
나아가, 상기 리세스 영역들(215) 상에 게이트 유전막들(180)이 형성될 수 있다. 상기 게이트 유전막들(180)은 상기 리세들 영역들의 내벽을 덮도록 형성될 수 있다. 상기 게이트 유전막들(180) 상에 상기 리세스 영역들(215)의 잔부를 채우는 제1 게이트 전극들(155a) 및 제2 게이트 전극들(155b)이 형성될 수 있다. 상기 게이트 유전막들(180) 및 상기 제1 및 제2 게이트 전극들(155a, 155b)을 형성하는 것은, 상기 리세스 영역들(215)을 차례로 채우는 유전막(미도시) 및 게이트막(미도시, 예를 들어, 금속막)을 차례로 형성한 후, 상기 트렌치들(220) 내에서 상기 유전막 및 상기 게이트막을 제거하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 박막 구조체(TS)가 지그재그 형태의 패턴을 이루도록 식각될 수 있다. 이로써, 상기 수평막 및 상기 게이트막은 심 또는 보이드의 형성 없이 상기 리세스 영역들(215) 내에 채워질 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(155a, 155b)의 패턴 변형과 같은 문제를 상당히 개선시킬 수 있다.
차례로 적층된 상기 제1 게이트 전극들(155a) 및 제1 절연막들(110a)은 제1 적층 구조체(SS1)로 정의될 수 있고, 차례로 적층된 상기 제2 게이트 전극들(155b) 및 제2 절연막들(110b)은 제2 적층 구조체(SS2)로 정의될 수 있다.
도 7a 및 도 8c를 참조하면, 상기 제1 및 제2 게이트 전극들(155a, 155b)이 형성된 후, 상기 기판(100)에 공통 소오스 영역들(120)이 형성될 수 있다.
도 7a 및 도 7b를 다시 참조하면, 상기 공통 소오스 영역들(120) 상에 상기 트렌치들(220)의 일부를 채우는 스페이서막들(175)이 형성될 수 있다.
상기 트렌치들(220) 내에, 상기 스페이서막들(175)을 관통하면서 상기 공통 소오스 영역들(120)에 접속하는 콘택 라인들(174)이 형성될 수 있다. 상기 콘택 라인들(174)은 상기 제1 방향(D1)을 따라 연장되면서 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스페이서막들(175)을 통해, 상기 제1 및 제2 게이트 전극들(155a, 155b)과 상기 콘택 라인들(174)은 서로 전기적으로 절연될 수 있다.
이에 더하여, 상기 제1 채널 구조체들(CS1) 및 상기 제2 채널 구조체들(CS2)에 접속되는 도전 패드들(160)이 형성될 수 있다. 후속으로, 상기 콘택 라인들(174)에 접속되는 공통 소오스 라인들(CSL)이 형성될 수 있다. 상기 공통 소오스 라인들(CSL)을 덮는 제1 층간 절연막(190)이 형성될 수 있다. 상기 제1 층간 절연막(190)을 관통하여 상기 도전 패드들(160)에 전기적으로 접속하는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 상기 제1 층간 절연막(190) 상에, 상기 비트 라인 플러그들(BPLG)과 연결되는 비트 라인들(BL)이 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (10)

  1. 기판 상에 일체(one body)로 제공된 절연막;
    상기 절연막 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 절연막 및 상기 제1 게이트 전극을 관통하여 상기 기판에 접속하는 제1 채널 구조체;
    상기 절연막 및 상기 제2 게이트 전극을 관통하여 상기 기판에 접속하는 제2 채널 구조체; 및
    상기 절연막을 관통하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되며, 상기 기판 내의 제1 도전형의 공통 소오스 영역에 접속하는 콘택을 포함하되,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은, 수직적으로 동일한 레벨에서, 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
    상기 콘택은 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되며,
    상기 절연막은, 서로 인접하는 상기 콘택들 사이에서 상기 제2 방향으로 연장되는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 단위 구조체를 이루며,
    상기 단위 구조체는 복수개로 제공되어, 상기 기판 상에 반복적으로 적층되고,
    상기 절연막들과 교대로 적층된 상기 제1 게이트 전극들은 제1 게이트 전극 구조체를 정의하며,
    상기 절연막들과 교대로 적층된 상기 제2 게이트 전극들은 제2 게이트 전극 구조체를 정의하고,
    상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체는, 상기 콘택을 사이에 두고 상기 제2 방향으로 서로 이격된 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 함몰측벽을 포함하고,
    상기 함몰측벽들은 상기 콘택에 인접하며,
    평면적 관점에서, 상기 콘택은 상기 함몰측벽들에 의해 둘러싸인 반도체 장치.
  4. 제3항에 있어서,
    상기 콘택과 인접하는 상기 절연막의 내측벽과 상기 콘택과의 거리는,
    상기 함몰측벽들 각각과 상기 콘택과의 거리보다 짧은 반도체 장치.
  5. 제1항에 있어서,
    상기 절연막은 상기 제1 및 제2 게이트 전극들을 모두 지지하고,
    상기 절연막은 상기 제1 및 제2 게이트 전극들 사이 영역에 관통 홀을 포함하며,
    상기 콘택은 상기 관통 홀 내에 제공되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 돌출측벽을 포함하고,
    상기 돌출측벽들은, 서로 인접하는 상기 콘택들 사이에 위치하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 방향으로 연장되는 공통 소오스 라인을 더 포함하되,
    상기 공통 소오스 라인은 상기 콘택들 상에 배치되어, 상기 콘택들과 전기적으로 연결되는 반도체 장치.
  8. 제1항에 있어서,
    상기 콘택들 중 적어도 하나는 상기 기판 내의 제2 도전형의 웰 픽업 영역에 접속하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극들 각각의 상면 및 바닥면을 덮으며, 상기 제1 및 제2 게이트 전극들과 상기 제1 및 제2 채널 구조체들 사이에 개재된 게이트 유전막들을 더 포함하고,
    상기 게이트 유전막들은 연장되어 상기 절연막의 상면 및 내측벽을 덮는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 채널 구조체는 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고,
    상기 제2 채널 구조체는 복수개로 제공되어, 상기 제1 방향을 따라 서로 이격되어 배열되고,
    상기 콘택은 복수개로 제공되어, 상기 제1 채널 구조체들 및 상기 제2 채널 구조체들 사이에서 상기 제1 방향을 따라 서로 이격되어 배열되고,
    상기 절연막은, 상기 제1 채널 구조체들의 측벽들, 상기 제2 채널 구조체들의 측벽들 및 상기 콘택들의 측벽들을 둘러싸는 반도체 장치.
KR1020140106108A 2014-08-14 2014-08-14 반도체 장치 KR102234799B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140106108A KR102234799B1 (ko) 2014-08-14 2014-08-14 반도체 장치
US14/695,051 US9559116B2 (en) 2014-08-14 2015-04-24 Semiconductor device
CN201510486525.5A CN105374824B (zh) 2014-08-14 2015-08-10 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140106108A KR102234799B1 (ko) 2014-08-14 2014-08-14 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160021376A KR20160021376A (ko) 2016-02-25
KR102234799B1 true KR102234799B1 (ko) 2021-04-02

Family

ID=55302729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140106108A KR102234799B1 (ko) 2014-08-14 2014-08-14 반도체 장치

Country Status (3)

Country Link
US (1) US9559116B2 (ko)
KR (1) KR102234799B1 (ko)
CN (1) CN105374824B (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US10304849B2 (en) * 2015-09-10 2019-05-28 Toshiba Memory Corporation Semiconductor memory device
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR102565717B1 (ko) * 2016-06-22 2023-08-14 삼성전자주식회사 메모리 장치
KR102620596B1 (ko) 2016-08-22 2024-01-04 삼성전자주식회사 반도체 장치
KR20180053918A (ko) * 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2018152412A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置及びその製造方法
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
KR20180138403A (ko) 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102376993B1 (ko) 2017-07-11 2022-03-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
CN109326604A (zh) * 2017-08-01 2019-02-12 华邦电子股份有限公司 三维存储器及其操作方法
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
CN107564915B (zh) * 2017-08-31 2018-11-16 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107579072B (zh) * 2017-08-31 2019-12-13 长江存储科技有限责任公司 一种3d nand器件中沟道层的形成方法及晶圆盒结构
US10797067B2 (en) 2017-08-31 2020-10-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabricating method thereof
KR102432379B1 (ko) 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
CN107799527B (zh) * 2017-10-31 2019-06-04 长江存储科技有限责任公司 一种双栅极三维存储器及其制作方法
KR102380824B1 (ko) 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US10971432B2 (en) * 2018-08-06 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor device including a through wiring area
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
KR102627897B1 (ko) * 2018-09-18 2024-01-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
EP3827461B1 (en) 2018-10-18 2023-08-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
CN113169186B (zh) * 2019-01-07 2023-08-25 桑迪士克科技有限责任公司 包含替代埋入式源极线的三维存储器器件及其制造方法
CN113474891A (zh) * 2019-02-26 2021-10-01 三星电子株式会社 具有提高的集成度的三维闪存及其制造方法
KR20200144184A (ko) * 2019-06-17 2020-12-29 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR20210013790A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 장치
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
KR20210038772A (ko) 2019-09-30 2021-04-08 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210072276A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210108548A (ko) 2020-02-25 2021-09-03 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021145063A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
KR102450596B1 (ko) * 2020-07-17 2022-10-05 윈본드 일렉트로닉스 코포레이션 Nand형 플래쉬 메모리 및 그 제조 방법
CN112331664B (zh) * 2020-10-12 2021-11-09 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN116724354A (zh) * 2020-12-25 2023-09-08 新加坡优尼山帝斯电子私人有限公司 包含半导体元件的存储器装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009236A1 (en) 2011-07-07 2013-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
US20130134377A1 (en) 2011-11-25 2013-05-30 Jintaek Park Semiconductor memory device having three-dimensionally arranged resistive memory cells
US20130193395A1 (en) 2012-01-27 2013-08-01 Seok-Won Lee Variable resistance memory device and method of forming the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100517656C (zh) * 2006-02-22 2009-07-22 海力士半导体有限公司 制造非易失性存储器件的方法
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
KR101274207B1 (ko) * 2007-06-14 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR20090113606A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체소자 및 그 제조 방법.
KR101014854B1 (ko) * 2008-08-25 2011-02-16 주식회사 하이닉스반도체 수직 구조의 플래시 메모리소자 제조방법
KR20100111165A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 3차원 메모리 소자
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9111799B2 (en) * 2010-05-25 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor device with a pick-up region
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101789592B1 (ko) * 2010-11-08 2017-10-25 삼성전자주식회사 반도체 소자의 제조 방법
KR20120077040A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20120136535A (ko) 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101964263B1 (ko) 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
JP2013179165A (ja) 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR102010335B1 (ko) 2012-04-30 2019-08-13 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR20140022205A (ko) 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
KR102046976B1 (ko) * 2012-12-04 2019-12-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210081735A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009236A1 (en) 2011-07-07 2013-01-10 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
US20130134377A1 (en) 2011-11-25 2013-05-30 Jintaek Park Semiconductor memory device having three-dimensionally arranged resistive memory cells
US20130193395A1 (en) 2012-01-27 2013-08-01 Seok-Won Lee Variable resistance memory device and method of forming the same

Also Published As

Publication number Publication date
CN105374824A (zh) 2016-03-02
US20160049422A1 (en) 2016-02-18
KR20160021376A (ko) 2016-02-25
US9559116B2 (en) 2017-01-31
CN105374824B (zh) 2021-09-28

Similar Documents

Publication Publication Date Title
KR102234799B1 (ko) 반도체 장치
KR102154784B1 (ko) 반도체 장치 및 그 제조방법
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
US10229927B2 (en) Semiconductor device and method of manufacturing the semiconductor device
KR102269422B1 (ko) 반도체 장치
KR102400184B1 (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
KR102571561B1 (ko) 3차원 반도체 소자
KR101842900B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR101835114B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102409748B1 (ko) 반도체 장치 및 그 제조 방법
KR20130116604A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120078958A (ko) 3차원 반도체 장치의 제조 방법
KR20110132865A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR102082321B1 (ko) 반도체 장치 및 그 제조방법
KR20120002832A (ko) 반도체 메모리 소자 및 그의 형성방법
KR102321877B1 (ko) 전하 저장층들을 포함하는 비휘발성 메모리 장치
KR102414511B1 (ko) 3차원 반도체 소자
KR20150061395A (ko) 반도체 장치 및 그 제조 방법
KR102031179B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR102139942B1 (ko) 반도체 메모리 장치 및 그 제조 방법
KR20110122523A (ko) 반도체 메모리 소자 및 그의 형성방법
KR101818675B1 (ko) 반도체 메모리 소자 및 그의 형성방법
KR102054258B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102045858B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102066932B1 (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right