CN116724354A - 包含半导体元件的存储器装置 - Google Patents

包含半导体元件的存储器装置 Download PDF

Info

Publication number
CN116724354A
CN116724354A CN202080108095.2A CN202080108095A CN116724354A CN 116724354 A CN116724354 A CN 116724354A CN 202080108095 A CN202080108095 A CN 202080108095A CN 116724354 A CN116724354 A CN 116724354A
Authority
CN
China
Prior art keywords
layer
gate
conductor layer
impurity
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080108095.2A
Other languages
English (en)
Inventor
作井康司
原田望
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Publication of CN116724354A publication Critical patent/CN116724354A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

半导体基材(Si柱)(100)在基板(Sub)上在垂直方向直立或在水平方向延伸，且剖面为圆形或长方形，在配置于半导体基材(100)的两端的第一杂质层(101a)与第二杂质层(101b)之间，具有包围半导体基材(100)的第一栅极绝缘层(103a)、第二栅极绝缘层(103b)、第一栅极导体层(104a)及第二栅极导体层(104b)。进行存储器写入动作及存储器抹除动作，该存储器写入动作中施加电压于第一杂质层(101a)、第二杂质层(101b)、第一栅极导体层(104a)及第二栅极导体层(104b)，而通过流动于第一杂质层(101a)与第二杂质层(101b)之间的电流来使撞击游离化现象在通道区域(102)发生，并使产生的电子群及空穴群之中的电子群从通道领域(102)排出使空穴群的一部分保持于通道区域(102)，该存储器抹除动作中使保持的空穴群经由第一杂质层(101a)及第二杂质层(101b)的任一方或两方排出。

Description

包含半导体元件的存储器装置
技术领域
本发明关于包含半导体元件的存储器装置。
背景技术
近年来，在大型集成电路(LSI)技术开发上，一直在追求存储器装置的高度积体化及高性能化。
通常的平面型金属氧化物半导体(MOS)晶体管，具有在沿着半导体基板的上表面的水平方向延伸的通道(channel)。相对于此，环绕式栅极晶体管(SGT)具有在与半导体基板的上表面垂直的方向延伸的通道(参照例如专利文献1及非专利文献1)。因此，与平面型MOS晶体管相比，SGT可达成更高密度化的半导体装置。将该SGT用作为选择晶体管，可实现例如连接有电容的动态随机存取存储器(DRAM)(参照例如非专利文献2)、连接有电阻值变化元件的相变化存储器(PCM,Phase Change Memory)(参照例如非专利文献3)、电阻式随机存取存储器(RRAM,Resistive Random Access Memory)(参照例如非专利文献4)、利用电流使磁化方向变化而使电阻值变化的磁阻式随机存取存储器(MRAM,Magneto-resistiveRandom Access Memory)(参照例如非专利文献5)等的高度积体化。另外，还有例如不包含电容，只用一个MOS晶体管构成的DRAM存储器单元(参照例如非专利文献7)。本申请为关于不包含电阻值变化元件或电容的可只用MOS晶体管构成的动态快闪存储器(dynamic flashmemory)。
图15A至15D显示前述的不包含电容，只用一个MOS晶体管构成的DRAM存储器单元的写入动作，图16A及16B显示动作上的问题点，图17A至17C显示读出动作(参照非专利文献7至10)。图15A显示写入“1”之际的状态。此处，存储器单元(memory cell)形成于SOI(绝缘层上覆硅)基板1101，该存储器单元由与源极线SL连接的源极N+层1103、与位元线BL连接的汲极N+层1104、与字符线WL连接的栅极导电层1105及MOS晶体管1110a的浮体(floatingbody)1102所构成，并不包含有电容，该单一个MOS晶体管1110a构成DRAM存储器单元。在浮体1102正下方，SOI基板1100的SiO2层1101与浮体1102相接触。要将“1”写入此只由单一个MOS晶体管1110a构成的存储器单元时，使MOS晶体管1110a在线性区域动作。也就是，从源极N+层1103开始延伸的电子的通道1107会有夹止点1108，并不会到达与位元线连接的汲极N+层1104。当在与汲极N+层连接的位元线BL及与栅极导电层1105连接的字符线WL都施加高电压，且使栅极电压为汲极电压的约1/2程度而使MOS晶体管1110a动作时，在汲极N+层1104附近的夹止点1108，电场强度会最大。因而，从源极N+层1103朝向汲极N+层1104流动的受到加速的电子会撞击Si的晶格，撞击时丧失的运动能量会使得电子-空穴对产生(撞击游离(Impact Ionization)现象)。产生的大部分的电子(未图示)会到达汲极N+层1104。小部分的极热的电子会越过栅极氧化膜1109而到达栅极导电层1105。同时，产生的空穴1106会使得浮体1102充电。在此情况，因为浮体1102为P型Si，所以产生的空穴使得多数载子更增多。当浮体1102中充满了产生的空穴1106使得浮体1102的电压变高到比源极N+层1103高出Vb以上，再产生出的空穴就会放电到源极N+层1103。此处，Vb为源极N+层1103与P层的浮体1102之间的PN接面的内建电压(built-in voltage)，约为0.7V。图15B显示产生的空穴1106将浮体1102充电到饱和的情形。
接着，参照图15C来说明存储器单元1110b的写入“0”的动作。就共通的选择字符线WL而言，随机存在有写入“1”的存储器单元1110a及写入“0”的存储器单元1110b。图15C显示的是从“1”的状态改写为“0”的状态的情形。要写入“0”时，使位元线BL的电压为负偏压，使汲极N+层1104与P层的浮体1102之间的PN接面为顺偏压。如此一来，在前一个周期预先于浮体1102产生的空穴1106会流入与位元线BL连接的汲极N+层1104。写入动作结束，就得到充满了产生的空穴1106的存储器单元1110a(图15B)、及产生的空穴都流掉了的存储器单元1110b(图15C)这两种存储器单元的状态。充满了空穴1106的存储器单元1110a的浮体1102的电位比产生的空穴都流掉了的浮体1102高。因此，存储器单元1110a的阈值电压会比存储器单元1110b的阈值电压低。图15D显示该状况。
接着，参照图16A及图16B来说明由单一个MOS晶体管构成的存储器单元的动作上的问题点。如图16A所示，浮体的电容量CFB为与字符线连接的栅极与浮体之间的电容量CWL、与源极线连接的源极N+层1103与浮体1102之间的PN接面的接面电容量CSL、与位元线连接的汲极N+层1104与浮体1102之间的PN接面的接面电容量CBL的总和，如以下的式(1)所示。
CFB ＝ CWL + CBL + CSL (1)
因此，写入时当字符线电压VWL变动，作为存储器单元的记忆节点(storage node)的浮体1102的电压也会受其影响。图16B显示该状况。写入时当字符线电压VWL从0V升高到VProgWL，浮体1102的电压VFB会因为与字符线的电容耦合而从字符线电压变化之前的初始状态的电压VFB1升高到VFB2。其电压变化量ΔVFB如以下的式(2)所示。
ΔVFB＝VFB2－VFB1
＝ CWL / (CWL + CBL + CSL) × VProgWL (2)
此处，如以下的式(3)表示β。
β＝ CWL / (CWL + CBL + CSL) (3)
β称为耦合率。在如此的存储器单元中，CWL的贡献率很大，例如CWL：CBL：CSL＝8：1：1。在此情况，β＝0.8。当字符线从例如写入时的5V，在写入结束后降到0V时，由于字符线与浮体1102的电容耦合，浮体1102会受到5V×β＝4V的振幅杂讯。因此，很难取得够大的足以区分写入时的浮体1102的“1”电位与“0”电位的电位差裕度(margin)。
图17A及图17B显示读出动作，图17A显示“1”写入的状态，图17B显示“0”写入的状态。实际上，即便在写入“1”时于浮体1102写入Vb，当字符线的电压在写入结束回到0V，浮体1102也会降到负偏压。在写入“0”之际，浮体1102的电位会变为负更多的负偏压，而难以在写入之际有够大的“1”与“0”的电位差裕度。因此，难以将实际上不包含电容的DRAM存储器单元予以制品化。
[现有技术文献]
[专利文献]
[专利文献1]特开平2-188966号公报
[专利文献2]特开平3-171768号公报
[专利文献3]特许第3957774号公报。
[非专利文献]
[非专利文献1]Hiroshi Takato,Kazumasa Sunouchi,Naoko Okabe,AkihiroNitayama,Katsuhiko Hieda,Fumio Horiguchi,and Fujio Masuoka:IEEE Transactionon Electron Devices,Vol.38,No.3,pp.573-578(1991)
[非专利文献2]H.Chung,H.Kim,H.Kim,K.Kim,S.Kim,K.Dong,J.Kim,Y.C.Oh,Y.Hwang,H.Hong,G.Jin,and C.Chung:“4F2 DRAM Cell with Vertical PillarTransistor(VPT),”2011Proceeding of the European Solid-State Device ResearchConference,(2011)
[非专利文献3]H.S.Philip Wong,S.Raoux,S.Kim,Jiale Liang,J.R.Reifenberg,B.Rajendran,M.Asheghi and K.E.Goodson:“Phase Change Memory,”Proceeding of IEEE,Vol.98,No 12,December,pp.2201-2227(2010)
[非专利文献4]T.Tsunoda,K.Kinoshita,H.Noshiro,Y.Yamazaki,T.Iizuka,Y.Ito,A.Takahashi,A.Okano,Y.Sato,T.Fukano,M.Aoki,and Y.Sugiyama:“Low Powerand high Speed Switching of Ti-doped NiO ReRAM under the Unipolar VoltageSource of less than 3V,”IEDM(2007)
[非专利文献5]W.Kang,L.Zhang,J.Klein,Y.Zhang,D.Ravelosona,and W.Zhao:“Reconfigurable Codesign of STT-MRAM Under Process Variations in DeeplyScaled Technology,”IEEE Transaction on Electron Devices,pp.1-9(2015)
[非专利文献6]M.G.Ertosum,K.Lim,C.Park,J.Oh,P.Kirsch,and K.C.Saraswat:“Novel Capacitorless Single-Transistor Charge-Trap DRAM(1T CT DRAM)UtilizingElectron,”IEEE Electron Device Letter,Vol.31,No.5,pp.405-407(2010)
[非专利文献7]J.Wan,L.Rojer,A.Zaslavsky,and S.Critoloveanu:“A CompactCapacitor-Less High-Speed DRAM Using Field Effect-Controlled ChargeRegeneration,”Electron Device Letters,Vol.35,No.2,pp.179-181(2012)
[非专利文献8]T.Ohsawa,K.Fujita,T.Higashi,Y.Iwata,T.Kajiyama,Y.Asao,and K.Sunouchi:“Memory design using aone-transistor gain cell on SOI,”IEEEJSSC,vol.37,No.11,pp1510-1522(2002).
[非专利文献9]T.Shino,N.Kusunoki,T.Higashi,T.Ohsawa,K.Fujita,K.Hatsuda,N.Ikumi,F.Matsuoka,Y.Kajitani,R.Fukuda,Y.Watanabe,Y.Minami,A.Sakamoto,J.Nishimura,H.Nakaj ima,M.Morikado,K.Inoh,T.Hamamoto,A.Nitayama:“Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,”IEEE IEDM(2006).
[非专利文献10]E.Yoshida:“A Capacitorless 1T-DRAM Technology UsingGate-Induced Drain-Leakage(GIDL)Current for Low-Power and High-Speed EmbeddedMemory,”IEEE IEDM(2006).
[非专利文献11]J.Y.Song,W.Y.Choi,J.H.Park,J.D.Lee,and B-G.Park:“DesignOptimization of Gate-All-Around(GAA)MOSFETs,”IEEE Trans.Electron Devices,vol.5,no.3,pp.186-191,May 2006.
[非专利文献12]N.Loubet,et al.:“Stacked Nanosheet Gate-All-AroundTransistor to Enable Scaling Beyond FinFET,”2017IEEE Symposium on VLSITechnology Digest of Technical Papers,T17-5,T230-T231,June 2017.
[非专利文献13]H.Jiang,N.Xu,B.Chen,L.Zeng1,Y.He,G.Du,X.Liu andX.Zhang:“Experimental investigation of self heating effect(SHE)in multiple-fin SOI FinFETs,”Semicond.Sci.Technol.29(2014)115021(7pp).
[非专利文献14]E.Yoshida,and T.Tanaka:“A Capacitorless1T-DRAMTechnology Using Gate-Induced Drain-Leakage(GIDL)Current for Low-Power andHigh-Speed Embedded Memory,”IEEE Transactions on Electron Devices,Vol.53,No.4,pp.692-697,Apr.2006.。
发明内容
[发明所欲解决的课题]
在没有电容的一个晶体管型的DRAM(增益单元(gain cell))的存储器装置中，字符线与浮动的SGT基体(SGT body)的电容耦合很强。在数据读出时及写入时使字符线的电位变化，该变化就会直接成为杂讯而传到SGT基体。此会引起记忆数据的误读出或误写入的问题，使得没有电容的一个晶体管型的DRAM(增益单元)的实用化变困难。
[解決课题的手段]
为了解决上述的课题，根据本发明的一个态样的半导体存储器装置包含：
半导体基材，在基板上直立于垂直方向、或沿着该基板在水平方向延伸；
第一杂质层及第二杂质层，配置于该半导体基材的两端；
第一栅极绝缘层，围绕该第一杂质层与该第二杂质层之间的该半导体基材的侧面的一部分或全部，且与该第一杂质层接触或接近；
第二栅极绝缘层，围绕该半导体基材的侧面的一部分或全部，且与该第一栅极绝缘层连接，与该第二杂质层接触或接近；
第一栅极导体层，覆盖该第一栅极绝缘层；第二栅极导体层，覆盖该第二栅极绝缘层；
第一绝缘层，配置于该第一栅极导体层与该第二栅极导体层之间；
第一配线导体层，连接到该第一杂质层；
第二配线导体层，连接到该第二杂质层；
第三配线导体层，连接到该第一栅极导体层；以及
第四配线导体层，连接到该第二栅极导体层，
其中，该半导体基材包含一通道半导体层，该通道半导体层由被该第一栅极绝缘层所覆盖的第一通道半导体层及被该第二栅极绝缘层所覆盖的第二通道半导体层所构成，该通道半导体层侧面全部由该第一栅极绝缘层及该第二栅极绝缘层或由包含该第一栅极绝缘层及该第二栅极绝缘层的绝缘材料层加以围绕，控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，以通过进行以下动作而进行存储器写入动作：利用在该第一杂质层与该第二杂质层之间流通的电流使撞击游离化现象在该第一通道半导体层与该第二通道半导体层间的第一交界区域、或第一杂质层与第一通道半导体层间的第二交界区域、或第二杂质层与第二通道半导体层间的第三交界区域发生的动作、或产生栅极诱导汲极漏电流的动作；进行使产生的电子群及产生的空穴群之中的属于该通道半导体层中的少数载子的该电子群或该空穴群从该第一杂质层或该第二杂质层排除掉的动作；以及进行使属于该通道半导体层中的多数载子的该电子群或该空穴群的一部分或全部残留在该第一通道半导体层及该第二通道半导体层的任一方或两方的动作；以及
控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，将属于该通道半导体层中的多数载子的该电子群或该空穴群的中的残留的电子群或残留的空穴群从该第一杂质层及该第二杂质层的一方或两方去除掉，而进行存储器清除动作。
该半导体存储器装置通过进行该存储器清除动作，而将该第一杂质层与该第一通道半导体层之间的第一PN接面、及该第二杂质层与该第二通道半导体层之间的第二PN接面保持在逆偏压状态。
该半导体存储器装置中该第一配线导体层为源极线，该第二配线导体层为位元线，该第三配线导体层及该第四配线导体层之中的一者为字符线，另一者为第一驱动控制线，且施加电压于该源极线、该位元线、该第一驱动控制线及该字符线来选择性地进行该存储器清除动作及该存储器写入动作。
该半导体存储器装置在俯视时，该第二配线导体层与该第三配线导体层及该第四配线导体层正交。
该半导体存储器装置中该第一栅极导体层与该第一通道半导体层之间的第一栅极电容比该第二栅极导体层与该第二通道半导体层之间的第二栅极电容大。
该半导体存储器装置通过使该第一栅极导体层的第一通道长度比该第二栅极导体层的第二通道长度长、使该第一栅极绝缘层比该第二栅极绝缘层薄、使该第一栅极绝缘层的相对介电常数比该第二栅极绝缘层的相对介电常数大之中的任一方式、或这些方式的任意组合，而使该第一栅极电容比该第二栅极电容大。
该半导体存储器装置中该第一杂质层及该第二杂质层为N型半导体层，该第一通道半导体层及该第二通道半导体层为P型半导体层或中性半导体层，在该存储器清除动作开始时，通过空穴群排除动作及接续的已排除空穴群排除停止动作而进行该存储器清除动作，该空穴群排除动作使该第二杂质层的电压变为低于该第二通道半导体层的电压，使该第二杂质层与该第二通道半导体层之间的由该第二杂质层与该第二通道半导体层所形成的PN接面变为顺偏压，且将该空穴群从该第二通道半导体层去除至该第二杂质层；该已排除空穴群排除停止动作使该第二杂质层的电压变为高于该第二通道半导体层的电压，使该第二PN接面变为逆偏压，且使该空穴群的去除停止。
该半导体存储器装置在该存储器写入动作开始时，使因撞击游离化现象而产生的该空穴群储存于该第一通道半导体层及该第二通道半导体层，储存的该空穴群使得该第一栅极导体层的第一MOS晶体管的第一阈值电压及该第二栅极导体层的第二MOS晶体管的第二阈值电压降低，且使该第一栅极导体层及该第二栅极导体层的任一者的电压随着该降低而降低。
该半导体存储器装置在该存储器写入动作开始时，使因撞击游离化现象而产生的该空穴群储存于该第一通道半导体层及该第二通道半导体层，储存的该空穴群使得该第一栅极导体层的第一MOS晶体管的第一阈值电压及该第二栅极导体层的第二MOS晶体管的第二阈值电压降低，该降低产生使从汲极电极层流到源极电极层的电流增大的效果，该效果在该存储器写入动作中使正回授发生而进行写入。
该半导体存储器装置在该存储器写入动作中及存储器读出动作中，在与驱动控制线连接的该第一栅极导体层或第二栅极导体层所围绕的该第一通道半导体层或该第二通道半导体层的外周部形成反转层。
该半导体存储器装置中该半导体基材垂直于该基板而形成，且在垂直方向，该半导体存储器装置包含：在该基板上的该第一杂质层、在该第一杂质层上的该第一通道半导体层、在该第一通道半导体层上的该第二通道半导体层、在该第二通道半导体层上的该第二杂质层、围绕该第一通道半导体层的该第一栅极绝缘层、围绕该第二通道半导体层的该第二栅极绝缘层、围绕该第一栅极绝缘层的该第一栅极导体层、围绕该第二栅极绝缘层的该第二栅极导体层、以及在该第一栅极导体层与该第二栅极导体层之间的该第一绝缘层。
该半导体存储器装置中该第一栅极绝缘层与该第二栅极绝缘层由相同材料所形成。
该半导体存储器装置中该第一栅极绝缘层与该第二栅极绝缘层由不同的材料层所形成，该第一绝缘层与该第二栅极绝缘层由相同的材料层所形成。
该半导体存储器装置更包含：第一绝缘材料层，具有第一空孔或不具有该第一空孔，而且与该第一栅极导体层及该第二栅极导体层邻接配置，并相对于该基板在垂直方向延伸。
该半导体存储器装置中该第一绝缘材料层由低介电常数材料所形成。
该半导体存储器装置更包含：第二绝缘材料层，具有第二空孔或不具有该第二空孔，且与该第一配线导体层及该第二配线导体层的一方或两方邻接配置。
该半导体存储器装置中该第一绝缘材料层由低介电常数材料所形成。
该半导体存储器装置更包含：第一导体层，配置于该第一绝缘材料层的底部，而且与该第一栅极导体层连接并在水平方向延伸。
该半导体存储器装置更包含：形成于该基板的第一杂质井层、及形成于该第一杂质井层内的第二杂质井层，该半导体基材在该第二杂质井层的上垂直于该基板而直立或在水平方向延伸。
该半导体存储器装置中该基板为P型半导体，该第一杂质井层为N型半导体，该第二杂质井层为P型半导体，且在进行该存储器抹除动作时对属于P型半导体的该第二杂质井层施加负偏压。
附图说明
图1为根据第一实施方式的包含SGT的存储器装置的结构图。
图2A为用来说明根据第一实施方式的包含SGT的存储器装置的抹除动作机制图。
图2B为用来说明根据第一实施方式的包含SGT的存储器装置的抹除动作机制图。
图2C为用来说明根据第一实施方式的包含SGT的存储器装置的抹除动作机制图。
图2D为用来说明根据第一实施方式的包含SGT的存储器装置的抹除动作机制图。
图3A为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3B为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3C为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3D为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3E为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3F为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3G为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3H为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3I为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图3J为用来说明根据第一实施方式的包含SGT的存储器装置的写入动作机制图。
图4A为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4B为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4C为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4D为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4E为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4F为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4G为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图4H为用来说明根据第一实施方式的包含SGT的存储器装置的读出动作机制图。
图5A为用来说明根据第二实施方式的包含SGT的存储器装置的写入动作机制图。
图5B为用来说明根据第二实施方式的包含SGT的存储器装置的写入动作机制图。
图6为根据第三实施方式的包含SGT的存储器装置的结构图。
图7A为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7B为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7C为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7D为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7E为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7F为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7G为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7H为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7I为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7J为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7K为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7L为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图7M为用来说明根据第四实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图8A为用来说明根据第五实施方式的包含SGT的存储器装置的区块抹除动作的电路方块图及时序动作波形图。
图8B为用来说明根据第五实施方式的包含SGT的存储器装置的区块抹除动作的电路方块图及时序动作波形图。
图8C为用来说明根据第五实施方式的包含SGT的存储器装置的区块抹除动作的电路方块图及时序动作波形图。
图8D为用来说明根据第五实施方式的包含SGT的存储器装置的区块抹除动作的电路方块图及时序动作波形图。
图8E为用来说明根据第五实施方式的包含SGT的存储器装置的区块抹除动作的电路方块图及时序动作波形图。
图9A为用来说明根据第六实施方式的包含SGT的存储器装置的页写入动作的电路方块图及时序动作波形图。
图9B为用来说明根据第六实施方式的包含SGT的存储器装置的页写入动作的电路方块图及时序动作波形图。
图9C为用来说明根据第六实施方式的包含SGT的存储器装置的页写入动作的电路方块图及时序动作波形图。
图10A为用来说明根据第七实施方式的包含SGT的存储器装置的页读出动作的电路方块图及时序动作波形图。
图10B为用来说明根据第七实施方式的包含SGT的存储器装置的页读出动作的电路方块图及时序动作波形图。
图10C为用来说明根据第七实施方式的包含SGT的存储器装置的页读出动作的电路方块图及时序动作波形图。
图11A为用来说明根据第八实施方式的包含SGT的存储器装置的区块刷新动作的电路方块图及时序动作波形图。
图11B为用来说明根据第八实施方式的包含SGT的存储器装置的区块刷新动作的电路方块图及时序动作波形图。
图11C为用来说明根据第八实施方式的包含SGT的存储器装置的区块刷新动作的电路方块图及时序动作波形图。
图12A为用来说明根据第九实施方式的包含SGT的存储器装置的页抹除动作的电路方块图及时序动作波形图。
图12B为用来说明根据第九实施方式的包含SGT的存储器装置的页抹除动作的电路方块图及时序动作波形图。
图12C为用来说明根据第九实施方式的包含SGT的存储器装置的页抹除动作的电路方块图及时序动作波形图。
图13A为用来说明根据第十实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图13B为用来说明根据第十实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图13C为用来说明根据第十实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图13D为用来说明根据第十实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图13E为用来说明根据第十实施方式的包含SGT的存储器装置的制造方法的平面图及剖面结构图。
图14为用来说明根据第十一实施方式的动态快闪存储器的设于P层基板1内的二层井结构的制造方法的剖面结构图。
图15A为显示传统例的不包含有电容的DRAM存储器单元的写入动作图。
图15B为显示传统例的不包含有电容的DRAM存储器单元的写入动作图。
图15C为显示传统例的不包含有电容的DRAM存储器单元的写入动作图。
图15D为显示传统例的不包含有电容的DRAM存储器单元的写入动作图。
图16A为用来说明传统例的不包含有电容的DRAM存储器单元的动作上的问题点的图。
图16B为用来说明传统例的不包含有电容的DRAM存储器单元的动作上的问题点的图。
图17A为显示传统例的不包含有电容的DRAM存储器单元的读出动作的图。
图17B为显示传统例的不包含有电容的DRAM存储器单元的读出动作的图。
图17C为显示传统例的不包含有电容的DRAM存储器单元的读出动作的图。
具体实施方式
以下，参照附图来说明根据本发明的实施方式的存储器装置(以下，称为动态快闪存储器)及其制造方法。
第一实施方式
参照图1至图4，说明根据本发明的第一实施方式的动态快闪存储器单元的结构及动作机制。参照图1来说明动态快闪存储器单元的结构。然后，参照图2来说明动态快闪存储器单元的数据抹除机制，参照图3来说明数据写入机制，参照图4来说明数据读出机制。
图1显示根据本发明的第一实施方式的动态快闪存储器单元的结构。在形成于基板Sub(申请专利范围中的“基板”的一例)上的P型或I型(本质型)的导电型的硅半导体柱100(以下，将硅半导体柱称为“Si柱”)(申请专利范围中的“半导体基材”的一例)的上下的位置，分别形成有N+层101a及101b，且其一作为源极另一作为汲极(以下，将包含有高浓度的施体杂质的半导体层称为“N+层”)(为申请专利范围中的“第一杂质层”、“第二杂质层”的一例)。该作为源极及汲极的N+层101a及N+层101b间的Si柱100的部分作为通道区域102。围绕该通道区域102形成有第一栅极绝缘层103a(申请专利范围中的“第一栅极绝缘层”的一例)及第二栅极绝缘层103b(申请专利范围中的“第二栅极绝缘层”的一例)。该第一栅极绝缘层103a及第二栅极绝缘层103b分别与作为源极及汲极的N+层101a及N+层101b相接触或是接近。围绕该第一栅极绝缘层103a及第二栅极绝缘层103b分别形成有第一栅极导体层104a(申请专利范围中的“第一栅极导体层”的一例)及第二栅极导体层104b(申请专利范围中的“第二栅极导体层”的一例)。第一栅极导体层104a与第二栅极导体层104b由绝缘层105(申请专利范围中的“第一绝缘层”的一例)使之相隔离。通道区域102(申请专利范围中的“通道半导体层”的一例)为N+层101a与N+层101b间的Si柱100的部分，且由第一通道Si层102a(申请专利范围中的“第一通道半导体层”的一例)及第二通道Si层102b(申请专利范围中的“第二通道半导体层”的一例)所构成，第一通道Si层102a为第一栅极绝缘层103a所围绕，第二通道Si层102b为第二栅极绝缘层103b所围绕。据此，作为源极及汲极的N+层101a及N+层101b、通道区域102、第一栅极绝缘层103a、第二栅极绝缘层103b、第一栅极导体层104a及第二栅极导体层104b构成动态快闪存储器单元110。作为源极的N+层101a连接至源极线SL(申请专利范围中的“源极线”的一例)，作为汲极的N+层101b连接至位元线BL(申请专利范围中的“位元线”的一例)，第一栅极导体层104a连接至板线PL(申请专利范围中的“第一驱动控制线”的一例)，第二栅极导体层104b连接至字符线WL(申请专利范围中的“字符线”的一例)。而且，希望具有的结构为：与板线PL连接的第一栅极导体层104a的栅极电容量比与字符线WL连接的第二栅极导体层104b的栅极电容量大的结构。
在图1中，将第一栅极导体层104a的栅极长度形成得比第二栅极导体层104b的栅极长度还要长，来使得与板线PL连接的第一栅极导体层104a的栅极电容量比与字符线WL连接的第二栅极导体层104b的栅极电容量大。除此之外，也可改变各栅极绝缘层的膜厚，将第一栅极绝缘层103a的栅极绝缘膜的膜厚形成得比第二栅极绝缘层103b的栅极绝缘膜的膜厚还要薄，而不是使第一栅极导体层104a的栅极长度比第二栅极导体层104b的栅极长度还要长。另外，也可改变各栅极绝缘层的材料的介电常数，使第一栅极绝缘层103a的栅极绝缘膜的介电常数比第二栅极绝缘层103b的栅极绝缘膜的介电常数还要高。
参照图2A至2D来说明抹除动作机制。N+层101a与N+层101b间的通道区域102电性地与基板Sub隔离而成为浮体(floating body)。图2A显示在抹除动作前在前一个周期利用撞击游离所产生的空穴群106蓄积于通道区域102内的状态。如图2B所示，在抹除动作时使源极线SL的电压为负电压VERA。此处，VERA为例如－3V。如此一来，不管通道区域102的初始电位的值为何，与源极线SL连接的作为源极的N+层101a与通道区域102的PN接面都会是顺偏压。因而，在前一个周期利用撞击游离所产生的蓄积于通道区域102内的空穴群106会被吸到作为源极的N+层101a，通道区域102的电位VFB会为VFB＝VERA+Vb。此处，Vb为PN接面的内建电压(build-in voltage)，约为0.7V。因此，在VERA＝－3V的情况，通道区域102的电位为－2.3V。此值为抹除状态的通道区域102的电位状态。因此，当作为浮体的通道区域102的电位变为负的电压，N通道MOS晶体管110的阈值电压就会因为基板偏压效应(substrate biaseffect)而变高。因此，如图2C所示，与字符线WL连接的第二栅极导体层104b的阈值电压会变高。此通道区域102的抹除状态被当作是逻辑记忆数据“0”。图2D显示上述抹除动作时的各主要节点(node)的电压条件例。
图3A至3C显示根据本发明的第一实施方式的动态快闪存储器单元的写入动作。如图3A所示，在与源极线SL连接的N+层101a输入例如0V，在与位元线BL连接的N+层101b输入例如3V，在与板线PL连接的第一栅极导体层104a输入例如2V，在与字符线WL连接的第二栅极导体层104b输入例如5V。结果，会如图3A所示，在与板线PL连接的第一栅极导体层104a的内周形成环状的反转层107a，且使包含第一栅极导体层104a的第一N通道MOS晶体管在线性区域动作。如此一来，在与板线PL连接的第一栅极导体层104a的内周的反转层107a会存在有夹止点(pinch-off point)108。另一方面，使包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管在饱和区域动作。如此一来，在与字符线WL连接的第二栅极导体层104b的整个内周会形成不存在有夹止点的反转层107b。此形成于与字符线WL连接的第二栅极导体层104b的整个内周的反转层407b，会作为包含第二栅极导体层104b的第二N通道MOS晶体管的实质的汲极而作用。结果，在串联连接的包含第一栅极导体层104a的第一N通道MOS晶体管与包含第二栅极导体层104b的第二N通道MOS晶体管之间的通道区域102的交界区域(申请专利范围中的“第一交界区域”的一例)，电场会为最大，会在此区域发生撞击游离化现象。该区域从具有与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管看时为源极侧的区域，所以将该现象称为源极侧撞击游离化现象。由于该源极侧撞击游离化现象，电子从与源极线SL连接的N+层101a往与位元线BL连接的N+层101b流动。加速的电子撞击晶格的Si原子，电子的动能会使得电子-空穴对产生。产生的电子的一部分会流到第一栅极导体层104a及第二栅极导体层104b，但大部分的电子流到与位元线BL连接的N+层101b(未图示)。产生的空穴群106为通道区域102中的多数载子，将通道区域102充电成为正偏压(图3B)。施加于与源极线SL连接的N+层101a的电压为0V，所以通道区域102会被充电到与源极线SL连接的N+层101a与通道区域102之间的PN接面的内建电压Vb(约0.7V)。通道区域102被充电成为正偏压，第一N通道MOS晶体管及第二N通道MOS晶体管的阈值电压就会因为基板偏压效应而变低。因此，如图3C所示，与字符线WL连接的第二N通道MOS晶体管的阈值电压会变低。此通道区域102的写入状态被当作是逻辑记忆数据“1”。
在写入动作时，也可在第一杂质层与第一通道半导体层之间的第二交界区域、或第二杂质层与第二通道半导体层之间的第三交界区域，而不是上述的交界区域，利用撞击游离化现象使电子-空穴对产生，利用产生的空穴群106使通道区域102充电。
图3D显示用来说明根据本发明的第一实施方式的动态快闪存储器单元的写入动作时的电场强度的图。图3D中显示了由于源极侧撞击游离化现象使得电场强度在串联连接的两个栅极导体层之间(也就是连接至板线PL的第一栅极导体层104a与连接至字符线WL的第二栅极导体层104b之间)变为最大的情形。此时，在与位元线BL连接的作为汲极的N+层101b附近，电场强度会略微变大。
图3E显示属于浮体的通道区域102在写入时受到充电，电压升高的情形。通道区域102因为在写入前先经抹除，所以其电压的初始值为(VERA+Vb)。写入开始后，随着写入的进行，通道区域102的电压会升高到Vb。当通道区域102的电压成为Vb以上，与源极线SL连接的N+层101a与P层的通道区域102之间的PN接面就会变为顺偏压，利用源极侧撞击游离化现象所产生的空穴群106就会从P层的通道区域102放出到与N+层101a相连接的源极线SL。因而，P层的通道区域102的充电会受到限制，会维持Vb电位。Vb为与源极线SL连接的N+层101a与P层的通道区域102之间的PN接面的内建电压，约为0.7V。
图3F为用来说明在根据本发明的第一实施方式的动态快闪存储器单元的写入动作时，随着图3E所示的通道区域102的电位的变化，与字符线WL连接的第二N通道MOS晶体管及与板线PL连接的第一N通道MOS晶体管两者的阈值电压的变化的图。当通道区域102的电位升高，包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管的阈值电压会降低。如图3A所示，在通道区域102的浮体的状态从抹除状态“0”慢慢变为写入状态“1”的过程中，产生的空穴群会蓄积于通道区域102。也就是，与字符线WL连接的第二N通道MOS晶体管及与板线PL连接的第一N通道MOS晶体管区域两者的阈值电压会降低。如图3F所示，阈值电压降低，可使写入时的字符线WL电压降低。如图3G所示，在写入“1”的通道区域102中，会蓄积空穴群106，且伴随于此，与字符线WL连接的第二N通道MOS晶体管及与板线PL连接的第一N通道MOS晶体管两者的阈值电压会降低。因而，会促成正回授，从位元线BL流到源极线SL的电流会增大，撞击游离化现象会更显著，使页写入动作(page write operation)加速。
随着根据本发明的第一实施方式的动态快闪存储器单元的写入动作时的通道区域102的电位变化，如图3H所示，在写入动作时会在通道区域102的外周部形成反转层。因此，会屏蔽来自与一直施加有固定电压的板线PL连接的第一栅极导体层104a的电场，通道区域102内的空穴群的保持特性会提高。
随着根据本发明的第一实施方式的动态快闪存储器单元的写入动作时的通道区域102的电位变化，字符线WL的电压虽然为了使包含第二栅极导体层104b的第二N通道MOS晶体管在饱和区域动作，而如例如图3I所示在写入时的最初为5V的高的电压，但随着写入的进行，可降低到例如2V的程度。此处，图3I列出写入动作时的各主要节点的电压条件例。因而，即使在写入结束时将字符线WL的电压重设为例如0V，与第二栅极导体层104b电容耦合的通道区域102的电位降低的影响也会减小。
根据本发明的第一实施方式的动态快闪存储器单元在写入动作时所使的发生的撞击游离化现象所产生的，如图3J所示，除了电子-空穴对以外还有光子。产生的光子反复在Si柱100的第一栅极导体层104a及第二栅极导体层104b反射，而在Si柱100的垂直方向行进。以此方式，产生的光子以Si柱100作为波导，反复在与板线PL连接的第一栅极导体层104a及与字符线WL连接的第二栅极导体层104b反射，而在Si柱100的上下方向行进。此时，第一栅极导体层104a及第二栅极导体层104b具有在写入时使产生的光子不会破坏邻接的存储器单元的数据的对于光子的光遮蔽效果。
图4A至4D用来说明根据本发明的第一实施方式的动态快闪存储器单元的读出动作的图。如图4A所示，通道区域102被充电到内建电压Vb(约0.7V)，N通道MOS晶体管的阈值电压就会因为基板偏压效应而降低。将此状态当作是逻辑记忆数据“1”。如图4B所示，在进行写入之前选择的存储器区块(memory block)预先处于抹除状态“0”的情况，通道区域102的浮动电压VFB为VERA+Vb。通过写入动作随机地使之记忆写入状态“1”。结果，相对于字符线WL，作成逻辑“0”及“1”的逻辑记忆数据。如图4C所示，利用相对于该字符线WL的两个阈值电压的高低差，以读出放大器(sense amplifier)进行读出。图4D列出读出动作时的各主要节点的电压条件例。
图4E至4H包含用来说明根据本发明的第一实施方式的动态快闪存储器单元的读出动作时的两个第一栅极导体层104a与第二栅极导体层104b的栅极电容量间的大小关系的结构图。与字符线WL连接的第二栅极导体层104b的栅极电容量以设计得比与板线PL连接的第一栅极导体层104a的栅极电容量小为优选。如图4E所示，将与板线PL连接的第一栅极导体层104a的垂直方向的长度做得比与字符线WL连接的第二栅极导体层104b的垂直方向的长度还要长，使与字符线WL连接的第二栅极导体层104b的栅极电容量比与板线PL连接的第一栅极导体层104a的栅极电容量还要小。图4F显示图4E所示的一个动态快闪存储器单元(cell)的等效电路。图4G显示动态快闪存储器的耦合电容量关系。其中，CWL表示第二栅极导体层104b的电容量，CPL表示第一栅极导体层104a的电容量，CBL表示作为汲极的N+层101b与第二通道区域102b之间的PN接面的电容量，CSL表示作为源极的N+层101a与第一通道区域102a之间的PN接面的电容量。字符线WL的电压变动，其动作会成为杂讯而对通道区域102造成影响。此时的通道区域102的电位变动ΔVFB可表示成ΔVFB＝CWL/(CPL+CWL+CBL+CSL)×VReadWL。其中，VReadWL表示字符线WL的读出时的电位变化。从式(1)可知，只要相比于通道区域102的全体的电容量CPL+CWL+CBL+CSL，使CWL的贡献度较小，ΔVFB就会变小。CBL+CSL为PN接面的电容量，要使其变大，例如可将Si柱100的直径加大。然而，从存储器单元的微细化的观点来说，如此做法并不优选。相对于此，将与板线PL连接的第一栅极导体层104a的垂直方向的长度做得比与字符线WL连接的第一栅极导体层104b的垂直方向的长度还要长，据此可在不使得从俯视观看的存储器单元的集成度降低的情况下，使ΔVFB更加地小。
以将与板线PL连接的第一栅极导体层104a的垂直方向的长度做得比与字符线WL连接的第二栅极导体层104b的垂直方向的长度更长，使CPL＞CWL为优选。但是，只是附加板线PL，字符线WL的相对于通道区域102的电容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))也会变小。结果，浮体的通道区域102的电位变动ΔVFB会变小。
板线PL的电压VErasePL可各动作模式都施加例如2V的固定电压，板线PL的电压VErasePL也可只在抹除时施加例如0V的电压。
Si柱100的断面形状为圆形、椭圆形或长方形，皆可做到本实施方式中说明的动态快闪存储器的动作。可使具有断面圆形的Si柱的动态快闪存储器单元、具有断面椭圆形的Si柱的动态快闪存储器单元及具有断面长方形的Si柱的动态快闪存储器单元混合存在于同一芯片(chip)上。
在图1中，于在垂直方向直立于基板Sub的Si柱100形成动态快闪存储器。对此，从参照图2A至图5B所做的各动作的说明可知，就算动态快闪存储器不是在垂直方向直立于基板Sub上，而是采用属于SGT的一种的环绕式栅极(GAA,Gate All Around,例如参照参考文献[非专利文献10])技术、或是采用nanosheet技术(参照例如参考文献[非专利文献11])而沿着基板Sub水平地形成，一样可进行上述的动态快闪存储器的各动作。
在图1中用来说明动态快闪存储器元件而例示的SGT，设有围绕在基板Sub上在垂直方向直立的Si柱100的侧面全体的第一栅极绝缘层103a及第二栅极绝缘层103b，且包含有围绕第一栅极绝缘层103a及第二栅极绝缘层103b的全体的第一栅极导体层104a及第二栅极导体层104b。如本实施方式的说明所揭示的，本动态快闪存储器元件只要具有满足将利用撞击游离化现象所产生的空穴群106保持在通道区域102的条件的结构即可。因此，通道区域102只要具有与基板Sub隔离的浮体结构即可。因此，就算通道区域的半导体基材采用例如属于SGT的一种的环绕式栅极(GAA，例如参照非专利文献10)技术、或是采用nanosheet技术(参照例如非专利文献11)而沿着基板Sub水平地形成，一样可进行上述的动态快闪存储器的各动作。此外，也可为具有采用SOI(参照例如非专利文献7至10)的装置结构。在此装置结构中，通道区域的底部与SOI基板的绝缘层相接触，另一通道区域由栅极绝缘层及元件分离绝缘层加以围绕。就此结构而言，通道区域也一样具有浮体结构。也就是，本实施方式提供的动态快闪存储器元件只要满足通道区域具有浮体结构的条件即可。另外，就算是在SOI基板上形成Fin晶体管(参照例如非专利文献13)的结构也一样，只要通道区域具有浮体结构，就可做到本动态快闪动作。
在垂直方向，在作为第一绝缘层的绝缘层105所围绕的部分的通道区域102中，第一通道区域102a的电位分布与第二通道区域102b的电位分布相连接而形成。因此，第一通道区域102a与第二通道区域102b在垂直方向在作为第一绝缘层的绝缘层105所围绕的区域中相连接。
本说明书及申请专利范围中“例如栅极绝缘层或栅极导体层覆盖通道等”的叙述中的“覆盖”的意思，也包含如SGT或GAA的围绕全体的情况、如Fin晶体管的有一部分未围绕的情况、以及如平面型晶体管的重叠在平面的面上的情况。
图2A至2D显示了抹除动作条件的一例。相对于此，只要可实现从N+层101a及N+层101b的任一方或两方将通道区域102中的空穴群106去除掉的状态，也可改变施加于源极线SL、板线PL、位元线BL及字符线WL的电压。
本实施方式具有下述的特征。
特征1
本实施方式的动态快闪存储器单元中，作为源极及汲极的N+层101a及N+层101b、通道区域102、第一栅极绝缘层103a、第二栅极绝缘层103b、第一栅极导体层104a、第二栅极导体层104b整体形成为柱状。作为源极的N+层101a连接至源极线SL，作为汲极的N+层101b连接至位元线BL，第一栅极导体层104a连接至板线PL，第二栅极导体层104b连接至字符线WL。与板线PL连接的第一栅极导体层104a的栅极电容量做得比与字符线WL连接的第二栅极导体层104b的栅极电容量还要大，采用此结构为一个特征。在本动态快闪存储器单元中，第一栅极导体层与第二栅极导体层于垂直方向层叠。因此，即使做成为与板线PL连接的第一栅极导体层104a的栅极电容量比与字符线WL连接的第二栅极导体层104b的栅极电容量还要大的结构，从俯视观看的存储器单元面积也不会变大。因此可同时实现动态快闪存储器单元的高性能化及高度积体化。
特征2
如图3D所示，在写入动作时，使源极线SL侧的包含与板线PL连接的第一栅极导体层104a的第一N通道MOS晶体管区域在线性区域动作，使配设于作为汲极的N+层101b侧的包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管区域在饱和区域动作。因此，在与字符线WL连接的第二栅极导体层104b的正下方整面形成的反转层107b，会成为包含第二栅极导体层104b的第二N通道MOS晶体管区域的实质的汲极。因此，串联连接的包含第一栅极导体层104a的第一N通道MOS晶体管与包含第二栅极导体层104b的第二N通道MOS晶体管之间的电场会最大，会在该区域发生撞击游离而产生电子-空穴对。因此，可将撞击游离发生场所，设定在串联连接的包含第一栅极导体层104a的第一N通道MOS晶体管与包含第二栅极导体层104b的第二N通道MOS晶体管之间的通道。
特征3
在写入动作时，使配设于作为源极的N+层101a侧的包含与板线PL连接的第一栅极导体层104a的第一N通道MOS晶体管在线性区域动作，使配设于作为汲极的N+层101b侧的包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管在饱和区域动作，据此，产生的反转层107b成为从作为汲极的N+层101b延伸出的实质的汲极部而动作。因而，由于源极侧撞击游离化现象，电场的强度会在串联连接的两个栅极导体层(也就是连接至板线PL的第一栅极导体层104a与连接至字符线WL的第二栅极导体层104b)之间为最大。利用此动作机制的源极侧注入(source side injection)型的快闪存储器为已知的。在此种快闪存储器的写入上，必须使利用撞击游离化现象所产生的热电子具有能够让电子突破氧化膜的障壁而注入到浮动栅极(floating gate)的3.9eV以上的能量。然而，在动态快闪存储器的写入上，则只要使空穴群蓄积于通道区域102即可，使用比快闪存储器的写入还要低的电场即可。因而，相比于将撞击游离化现象利用作为写入的动作机制的快闪存储器，可进行多位元同时写入，且可实现高速的写入速度及低的消耗电力。
特征4
根据本发明的第一实施方式的动态快闪存储器单元，在写入动作时随着通道区域102的电位升高，包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管及包含与板线PL连接的第一栅极导体层104a的第一N通道MOS晶体管的阈值电压会降低。因此，随着此阈值电压的降低，写入时可使字符线WL的电压降低。另外，随着写入时通道区域102中会有产生的空穴蓄积，会促成正回授，使页写入动作加速。因此，可缩短数据写入时间。
特征5
根据本发明的第一实施方式的动态快闪存储器单元，在写入动作时随着通道区域102的电位升高，会在写入动作时在Si柱100的通道区域102的外周部形成反转层。因此，可屏蔽来自一直受到固定电压的施加的板线PL的电场。因此，通道区域102内的空穴群的保持特性会提高。
特征6
根据本发明的第一实施方式的动态快闪存储器单元，在写入动作时随着通道区域102的电位升高，可持续维持包含第二栅极导体层104b的第二N通道MOS晶体管在饱和区域动作，同时可使写入开始时的字符线WL的初始电压降低。因而，就算在写入结束时使字符线WL电压重设为0V，与第二栅极导体层104b电容耦合的浮体102的电位降低的影响也会减少。此会使得动态快闪存储器单元的动作裕度能扩大而得到稳定的动作。
特征7
根据本发明的第一实施方式的动态快闪存储器单元，在写入动作时所使的发生的撞击游离化现象，除了使电子-空穴对产生的外也会使光子产生。产生的光子会反复地在Si柱100的第一栅极导体层104a及第二栅极导体层104b反射，而在Si柱100的垂直方向行进。此时，连接有板线PL的第一栅极导体层104a具有在写入时遮蔽该光子的效果，防止光子对于水平方向上的邻接的存储器单元的数据的破坏。
特征8
根据本发明的第一实施方式的动态快闪存储器单元的与板线PL连接的第一栅极导体层104a的作用有以下的(1)至(5)。
(1)动态快闪存储器单元在进行写入或读出动作之际，字符线WL的电压会变动。此时，板线PL发挥使字符线WL与通道区域102之间的电容耦合比减低的作用。因而，可显著抑制字符线WL的电压上下变动之际的使通道区域102的电压变化的影响。因此，可使表示逻辑“0”及“1”的字符线WL的SGT晶体管的阈值电压差变大。此有助于动态快闪存储器单元的动作裕度的扩大。
(2)动态快闪存储器单元在进行抹除动作、写入动作或读出动作之际，与板线PL连接的第一栅极导体层104a及与字符线WL连接的第二栅极电极104b两者用作为SGT晶体管的栅极。在电流从位元线BL流到源极线SL之际，可抑制SGT晶体管的短通道效应(shortchannel effect)。如此利用与板线PL连接的第一栅极导体层104a来抑制短通道效应，可使数据保持特性提高。
(3)动态快闪存储器单元的写入动作开始，空穴群就慢慢蓄积到通道区域102，具有板线PL的第一MOS晶体管及具有字符线WL的第二MOS晶体管的阈值电压会降低。此时，由于具有板线PL的第一MOS晶体管的阈值电压降低，而会助长写入动作时的撞击游离化现象。因此，板线PL会在写入时使正回授发生，使写入动作高速化。
(4)在进行“1”的写入的动态快闪存储器单元中，包含板线PL的第一MOS晶体管的阈值电压会降低。因而，当施加正偏压于板线PL，就会经常性地在与板线PL连接的第一栅极导体层104a正下方形成反转层。于是，形成于与板线PL连接的第一栅极导体层104a的正下方的反转层中蓄积的电子层会成为导体电波屏蔽层。因此，进行完“1”的写入的动态快闪存储器单元会屏蔽掉来自其周边的外部杂讯。
(5)在动态快闪存储器单元的写入动作时，撞击游离化现象也会使光子产生。产生的光子会反复地在第一栅极导体层104a及第二栅极导体层104b反射，而在Si柱100的垂直方向行进。此时，板线PL对于写入时产生的光子具有光遮蔽效果，使光子不会破坏水平方向上的邻接的存储器单元的数据。
第二实施方式
参照图5A及图5B来说明第二实施方式。
图5A及图5B显示写入动作。如图5A所示，在与源极线SL连接的作为源极的N+层101a施加例如0V，在与位元线BL连接的作为汲极的N+层101b施加例如3V，在与板线PL连接的第一栅极导体层104a施加例如5V，在与字符线WL连接的第二栅极导体层104b施加例如2V。结果，如图5A所示，会在与板线PL连接的第一栅极导体层104a的正下方整面形成反转层107a，包含第一栅极导体层104a的第一N通道MOS晶体管在饱和区域动作。因而，在与板线PL连接的第一栅极导体层104a的正下方的反转层107a并不存在有夹止点，反转层107a发挥作为包含第二栅极导体层104b的第二N通道MOS晶体管的实质的源极的作用。另一方面，包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管则是在线性区域动作。因而，在与字符线WL连接的第二栅极导体层104b的正下方形成的反转层107b会存在有夹止点108。因而，在包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管的作为汲极的N+层101b附近，电场会为最大，会在该区域发生撞击游离。利用撞击游离化现象，将浮体100充电到Vb而成为写入状态“1”。
图5B列出此写入动作时的各主要节点的电压条件例。例如，将板线PL的电压设定为较高的5V，将字符线WL的电压设定为比板线PL的电压低，且固定在2V。
本实施方式具有如下述的特征。
在第一实施方式中，如图5A所示，撞击游离在具有与板线PL连接的第一栅极导体层104a的第一N通道MOS晶体管的邻接于字符线WL的区域发生。相对于此，在本实施方式中，则是在具有与字符线WL连接的第二栅极导体层104b的第二N通道晶体管的作为汲极的N+层101b附近发生撞击游离。因此，与第一实施方式相同，可进行动态快闪存储器的动作。
第三实施方式
参照图6所示的结构图来说明第三实施方式。
如图6所示，使字符线WL及板线PL相对于Si柱100的连接位置关系与图1所示的结构上下相反。此处，作为源极及汲极的N+层101a及N+层101b间的Si柱100的部分为通道区域102。围绕该通道区域102形成有第一栅极绝缘层103a2及第二栅极绝缘层103b2。围绕该第一栅极绝缘层103a2形成有第一栅极导体层104a2，围绕该第二栅极绝缘层103b2形成有第二栅极导体层104b2。动态快闪存储器单元由作为源极及汲极的N+层101a及N+层101b、通道区域102、第一栅极绝缘层103a2、第二栅极绝缘层103b2、第一栅极导体层104a2及第二栅极导体层104b2整体形成为柱状。在第一栅极导体层104a2与第二栅极导体层104b2之间，形成有用来使第一栅极导体层与第二栅极导体层相隔离的绝缘层105。作为源极的N+层101a连接至源极线SL，作为汲极的N+层101b连接至位元线BL，第一栅极导体层104a2连接至字符线WL，第二栅极导体层104b2连接至板线PL。
如图6所示，与板线PL连接的第二栅极导体层104b2的栅极电容量做得比与字符线WL连接的第一栅极导体层104a2的栅极电容量还要大，采用此结构为一个特征。此处，改变各栅极长度，使第一栅极导体层104a2的栅极长度比第二栅极导体层104b2的栅极长度长。
本实施方式具有如下述的特征。
在第一实施方式中，如图1所示，配设于作为源极的N+层101a侧的包含与板线PL连接的第一栅极导体层104a的第一N通道MOS晶体管、及配设于作为汲极的N+层101b侧的包含与字符线WL连接的第二栅极导体层104b的第二N通道MOS晶体管串联连接。在本实施方式中，则是如图6所示，字符线WL及板线PL相对于Si柱100的连接位置关系与图1所示的结构上下相反。而且，如图6所示，改变各栅极导体层的栅极长度，使第一栅极导体层104a2的栅极长度比第二栅极导体层104b2的栅极长度还要长，使与板线PL连接的第二栅极导体层104b2的栅极电容量比与字符线WL连接的第一栅极导体层104a2的栅极电容量还要大，采用此结构为一个特征。
第四实施方式
参照图7A至图7M来说明根据第四实施方式的动态快闪存储器的制造方法。各图中，(a)部分为平面图，(b)部分为沿着(a)部分的X-X’线的剖面结构图，(c)部分为沿着(a)部分的Y-Y’线的剖面结构图。本实施方式针对形成由3行×3列的9个存储器单元所构成的存储器单元区域的情况进行说明。
如图7A所示，准备P层基板1。
接着，如图7B所示，在P层基板1上部形成N+层2。
接着，如图7C所示，以磊晶成长法形成P层3。
接着，如图7D所示，在磊晶成长成的P层3上部形成N+层4。
接着，如图7E所示，在N+层4的上部堆积遮罩材料层(未图示)，然后在要形成Si柱的区域残留经图案化(patterning)的遮罩材料层511至533。可采用例如反应离子蚀刻(RIE,Reactive Ion Etching)法进行蚀刻来形成遮罩材料层511至533。
接着，如图7F所示，以例如RIE法进行蚀刻到磊晶成长的P层3为止，留下遮罩材料层511至533覆盖住的区域，形成上部分别具有N+层411至433的P层Si柱311至333。
接着，如图7G所示，以例如原子层沈积(ALD,Atomic Layer Deposition)法形成围绕Si柱311至333的作为栅极绝缘层的氧化铪(HfO2)层611至633。HfO2层611至633也可连接到P层Si柱311至333的外周部的N+层2上而形成。
接着，如图7H所示，在包覆SiO2层7之后形成覆盖HfO2层611至633且将作为栅极导体层的TiN层(未图示)。然后，以RIE法对TiN层进行蚀刻而形成作为第一栅极导体层的TiN层81,82,83。该作为第一栅极导体层的TiN层81,82,83形成板线PL。
接着，如图7I所示，包覆SiO2层9。此SiO2层9将作为板线PL与字符线WL之间的绝缘材料。
接着，如图7J所示，形成覆盖HfO2层611至633且将作为第二栅极导体层的TiN层(未图示)。然后，以RIE法对TiN层进行蚀刻而形成TiN层101,102,103。该作为第二栅极导体层的TiN层101,102,103形成字符线WL。然后，包覆SiO2层11。接着，将遮罩材料层511至533蚀刻去除，形成空孔1211至1233。
接着，如图7K所示，利用镶嵌制程(damascene process)在空孔1211至1233内埋入导体层，例如钨(W)1311至1333。
接着，如图7L所示，形成例如铜(Cu)的导体层(未图示)。然后，以RIE法对铜层进行蚀刻而形成作为配线导体层的例如铜层141,142,143。该作为配线导体层的铜层141,142,143形成位元线BL。
最后，如图7M所示，包覆作为保护膜的SiO2层15，而完成动态快闪存储器单元区域。图7MA中，若以Si柱311至333与Si柱311至333之间的长度为F的话，以粗虚线围起来的一个单元区域UC的面积为4F2。
本实施方式具有如下述的特征。
特征1
在本实施方式中，如图7A至图7F所示，在P层基板1上部形成N+层2，接着，以磊晶成长法形成P层3，在磊晶成长成的P层3上部形成N+层4，在N+层4的上部堆积遮罩材料层，在要形成Si柱的区域残留经图案化的遮罩材料层511至533，以RIE法进行蚀刻而形成Si柱。接着，以例如RIE(Reactive Ion Etching)法进行蚀刻到磊晶成长的P层3为止，且留下遮罩材料层511至533所覆盖的区域，而形成上部具有N+层411至433的P层Si柱311至333。以此方式，可同时形成于上下具有N+层2、N+层411至433的P层Si柱311至333。此使得本动态快闪存储器的制造能够简化。
特征2
在本实施方式中，以例如ALD法围绕Si柱311至333而形成将作为栅极绝缘层的氧化铪(HfO2)层611至633。接着，在包覆SiO2层7之后形成覆盖HfO2层611至633且将作成为第一栅极导体层的TiN层。然后，以RIE法对TiN层进行蚀刻而形成作为第一栅极导体层的TiN层81,82,83。该作为第一栅极导体层的TiN层81,82,83形成板线PL。以此方式，形成若以Si柱311至333间的长度为最小加工尺寸F的话面积为4F2的一个单位区域UC。
第五实施方式
参照图8A至8E来说明第五实施方式的动态快闪电路的区块抹除(block erase)动作。
图8A显示要进行区块抹除所选的存储器区块(memory block)的电路图。此处，在存储器单元(memory cell)显示的虽然是3行×3列共计9个存储器单元CL11至CL33，但实际的存储器区块比此阵列大很多。各存储器单元连接有源极线SL1至SL3、位元线BL1至BL3、板线PL1至PL3及字符线WL1至WL3。如图8B至8E所示，在要进行区块抹除所选的存储器区块的源极线SL1至SL3施加抹除电压VERA。此时，位元线BL1至BL3的电压为VSS，字符线WL1至WL3的电压为VSS。VSS为例如0V。另外，不管有没有被选为区块抹除对象，在板线PL1至PL3都是施加固定的电压VErasePL，但也可对于选择的存储器区块的板线PL1至PL3施加VErasePL，对于未选择的存储器区块的板线PL1至PL3施加VSS。如此控制信号线的电压设定，使得存储于各存储器单元的浮体FB的逻辑记忆数据“1”及“0”都变为“0”。因此，不再考虑逻辑记忆数据是写入状态“1”还是抹除状态“0”。抹除状态“0”的浮体的通道区域102的电位为VERA+Vb。此处，假设例如VERA＝－3V，Vb＝0.7V，则浮体的通道区域102的电位为－2.3V。其中，Vb为形成源极线SL的N+层与浮体的通道区域102之间的PN接面的内建电压，约为0.7V。当通道区域102受到－2.3V的负偏压，由于背偏压效应(back-bias effect)，接受字符线WL的输入的第二N通道MOS晶体管区域的阈值电压会升高。
因为抹除是以存储器区块为单位而进行，所以必须要有暂时储存存储器区块的数据的缓冲存储器(cache memory)以及存储器区块的逻辑位址-物理位址转换表，此两者可设于动态快闪存储器装置内或处理动态快闪存储器装置的系统内。
本实施方式具有如下述的特征。
对于要进行区块抹除所选的存储器区块的源极线SL1至SL3施加抹除电压VERA。如此一来，储存于选择的存储器区块内的各存储器单元的浮体的通道区域102的逻辑记忆数据“1”及“0”都变为“0”。抹除状态“0”的通道区域102的电位成为VERA+Vb。其中，Vb为形成源极线SL的N+层与通道区域102之间的PN接面的内建电压。当通道区域102受到负偏压，接受字符线WL的输入的第二N通道MOS晶体管区域的阈值电压就会因为背偏压效应而升高。因此，可容易地实现区块抹除动作。
第六实施方式
参照图9A至9C来说明第六实施方式的动态快闪电路的页写入(page write)动作。
图9A显示要进行页写入所选的存储器区块的电路图。对于要写入“1”的位元线BL2施加VProgBL，对于要维持抹除状态“0”的位元线BL1及BL3施加VSS。此处，例如，VProgBL为3V，VSS为0V。另外，对于要进行页写入的字符线WL2施加VProgWL，对于没有要进行页写入的字符线WL1及WL3施加VSS。此处，例如，VProgWL为5V，VSS为0V。对于板线PL1至PL3，不管选择/未选择为要进行页写入的都施加VProgPL。此处，例如，VProgPL为2V。如此控制信号线的电压设定而进行页写入。在存储器单元CL22，施加VProgBL于与存储器单元CL22连接的位元线BL2，施加VProgWL于与存储器单元CL22连接的字符线WL2，施加VProgPL于与存储器单元CL22连接的板线PL2。因此，会在接受字符线WL2与接收板线PL2的输入的两层栅极的中间发生源极侧撞击游离化现象。结果，存储器单元CL22的浮体的通道区域102内就会蓄积由于源极侧撞击游离化现象而产生的电子-空穴对之中的属于通道区域102中的多数载子的空穴群，通道区域102的电压会升高到Vb而进行“1”的写入。此处，Vb为与源极线SL连接的源极N+层与通道区域102之间的PN接面，约为0.7V。当通道区域102受到0.7V的正偏压，接受字符线WL的输入的第二N通道MOS晶体管的阈值电压就会因为背偏压效应而降低。对于与同一选择页中不进行“1”的写入的保持抹除状态的存储器单元CL21及CL23连接的位元线BL1及BL3，分别施加的电压为VSS，因此，在存储器单元CL21及CL23中，不会有电流从其汲极流到源极，不会发生源极侧撞击游离化现象，会维持抹除状态“0”的逻辑记忆数据。
本实施方式具有如下述的特征。
当页写入动作开始，就对于要进行“1”的写入的位元线BL2施加VProgBL，对于没有要进行写入而要维持抹除状态“0”的位元线BL1及BL3施加VSS。在存储器单元CL22，施加VProgBL于与存储器单元CL22连接的位元线BL2，施加VProgWL于字符线WL2，施加VProgPL于板线PL2，因此，会在接受字符线WL2与板线PL2的输入的两层栅极的中间发生源极侧撞击游离化现象。结果，存储器单元CL22的浮体的通道区域102内就会蓄积由于源极侧撞击游离化现象而产生的电子-空穴对之中的属于通道区域102的多数载子的空穴，通道区域102的电压会升高到Vb而进行“1”的写入。此处，Vb为与源极线SL连接的作为源极的N+层与通道区域102之间的PN接面。当通道区域102受到正偏压，接受字符线WL的输入的第二N通道MOS晶体管的阈值电压就会因为背偏压效应而降低。据此，对于与同一选择页中不进行“1”的写入的保持抹除状态的存储器单元CL21及CL23连接的位元线BL1及BL3，分别施加的电压为VSS，因此，在存储器单元CL21及CL23中，不会有电流从其汲极流到源极，不会发生源极侧撞击游离化现象，会维持抹除状态“0”的逻辑记忆数据。
第七实施方式
参照图10A至10C来说明第七实施方式的动态快闪电路的页读出(page read)动作。
对于源极线SL1至SL3施加VSS，对于位元线BL1至BL3施加VReadBL。此处，例如，VSS为0V，VReadBL为1V。另外，对于要进行页读出的选择字符线WL2施加VReadWL。此处，例如，VReadWL为2V。对于板线PL1至PL3，则不管选择/未选择为要进行页读出的都施加VReadPL。此处，例如，VReadPL为2V。如此控制信号线的电压设定而进行页读出。通道区域102的电位为VERA+Vb的抹除状态“0”的存储器单元因为阈值电压高，所以不会有电流流通过存储器单元，位元线BL并不会放电而保持VReadBL。另一方面，通道区域102的电位为Vb的写入状态“1”的存储器单元因为阈值电压低，所以电流会流通过存储器单元，位元线BL会放电而从VReadBL变化为VSS。利用读出放大器读取该两个位元线BL的电位状态，来判定存储器单元内的逻辑记忆数据为“1”或“0”(未图示)。
本实施方式具有如下述的特征。
当页读出动作开始，浮体FB的电位为VERA+Vb的抹除状态“0”的存储器单元因为阈值电压高，所以不会有电流流通过存储器单元，位元线不会放电而保持VReadBL。另一方面，浮体FB的电位为Vb的写入状态“1”的存储器单元则因为阈值电压低，所以会有电流流通过存储器单元，位元线会放电，从VReadBL变化为VSS。利用读出放大器读取该两个位元线的电位状态。据此，可判定存储器单元内的逻辑记忆数据为“1”或“0”。
第八实施方式
参照图11A至11C来说明第八实施方式的动态快闪电路的区块刷新(blockrefresh)动作。
如图11A及图11B所示，对于要进行刷新的所选的存储器区块的源极线SL1至SL3施加VSS，对于位元线BL1至BL3施加VRefreshBL。此处，例如，VSS为0V，VRefreshBL为3V。对于板线PL1至PL3，则不管选择/未选择为要进行区块刷新的，都施加固定的电压VRefreshPL，但也可对于选择的区块的板线PL1至PL3施加VRefreshPL，对于非选择的区块的板线PL1至PL3施加VSS。对于要进行刷新的存储器区块的字符线WL1至WL3施加VRefreshWL。此处，例如，VRefreshPL为2V，VRefreshWL为3V。如此控制信号线的电压设定，在蓄积于存储器单元的浮体的通道区域102的逻辑记忆数据“1”，会因为与板线PL连接的第一N通道MOS晶体管及与字符线WL连接的第二N通道MOS晶体管的阈值电压低，所以即使其所接受施加的电压分别为比页写入电压还要低的电压VRefreshWL及VRefreshPL，也会有电流流通过存储器单元，在两栅极间会发生源极侧撞击游离化现象，产生的空穴会蓄积于通道区域102。如此，进行写入状态“1”的存储器单元的存储器区块单位的刷新。图11C列出区块刷新时的各主要节点(Node)的电压条件例。
抹除状态“0”的存储器单元的以存储器区块为单位的刷新无法进行，但可用将存储器区块数据暂时记忆于存储器芯片(chip)内、或系统内的缓冲存储器(cache)，然后对该存储器区块进行区块抹除，再重新进行逻辑记忆数据的再写入的方式进行刷新。也可在存储器芯片(chip)内或系统内具有逻辑区块位址与物理区块位址的转换表，且使刷新后的数据记忆于与先前不同的物理区块位址。
本实施方式具有如下述的特征。
当区块刷新动作开始，对于蓄积于存储器单元的浮体的通道区域102的逻辑记忆数据“1”，因为与板线PL连接的第一N通道MOS晶体管区域及与字符线WL连接的第二N通道MOS晶体管区域的阈值电压低，所以即使施加于各晶体管的电压分别为比页写入电压还要低的电压VRefreshWL及VRefreshPL，也会有电流流通过存储器单元，在两栅极间发生源极侧撞击游离化现象，产生的空穴会蓄积于浮体的通道区域102。如此，进行写入状态“1”的存储器单元的以存储器区块为单位的刷新。
第九实施方式
参照图12A至12C来说明第九实施方式的动态快闪电路的页抹除(page erase)动作。
如图12A及图12B所示，当页抹除动作开始，与要进行页抹除的存储器单元连接的板线PL以外的板线PL就会从平常施加的固定电压降为VSS。与板线PL连接的栅极的栅极电容量大，所以记忆有“1”及“0”的数据的存储器单元的浮体FB的电压会因为电容耦合而降低。结果，就保护了已写入的“1”数据不会因为页抹除而被改写。只对于与要接受页抹除的存储器单元连接的板线PL2施加VPageErasePL。VPageErasePL为例如2V。此时，对于与要接受页抹除的存储器单元连接的字符线WL2施加VPageEraseWL。VPageEraseWL为VSS，为例如0V。对于源极线SL1至SL3则是施加VERAPage。VERAPage设定为比区块抹除的位元线印加电压VERA还要高的电压。例如，相对于VERA为－3V，VERAPage为－1V。此为了保护在进行页抹除的同一区块内已经写入“1”及维持抹除状态“0”的存储器单元的数据不会因为页抹除而被改写。
在页抹除后进行图9A至9C所示的根据第六实施方式的动态快闪电路的页写入动作的话，就可在页抹除后的页写入新的数据。图12C列出页抹除时的各主要节点的电压条件例。
本实施方式具有如下述的特征。
当页抹除动作开始，与要进行页抹除的存储器单元连接的板线PL以外的板线PL就从平常施加的固定电压降到VSS。与板线PL连接的栅极的栅极电容量大，记忆有“1”及“0”的数据的存储器单元的浮体FB的电压会因为电容耦合而降低。结果，就保护已写入的“1”数据不会因为页抹除而被改写。只对于与要接受页抹除的存储器单元连接的板线PL2施加VPageErasePL。对于位元线BL1至BL3施加VERAPage。如此，可确实地进行页抹除。
第十实施方式
参照图13A至13E来说明第十实施方式的动态快闪存储器的制造方法。其中，图13A、13B、13C、13D及13E的(a)部分为平面图，图13A、13B、13C、13D及13E的(b)部分为沿着图13A、13B、13C、13D及13E的(a)部分中的X-X’线剖开的剖面结构图，图13A、13B、13C、13D及13E的(c)部分为沿着图13A、13B、13C、13D及13E的(a)部分中的Y-Y’线剖开的剖面结构图。在本实施方式中，针对形成由3行×3列的9个存储器单元所构成的存储器单元区域的情况进行说明。
进行图7A至7F所示的步骤。然后如图13A所示形成SiO2层7，然后，以例如ALD法将全体都包覆上HfO2层6。然后，与图7H所示的一样形成围绕HfO2层6，且在X-X’线方向延伸的作为第一栅极导体层的TiN层81,82,83。
接着，如图13B所示，将HfO2层6的高出于TiN层81,82,83的上端的部分都去除掉而形成作为第一栅极绝缘层的HfO2层61。然后，将全体都包覆上HfO2层18。然后，与图7J所示的步骤一样，形成在X-X’线方向延伸的作为第二栅极导体层的TiN层101,102,103。
接着，如图13C所示，采用化学气相沈积(CVD,Chemical Vapor Deposition)法及化学机械研磨(CMP,Chemical Mechanical Polish)法，形成上表面位置成为遮罩材料层511至533的上表面位置的SiO2层19。然后，在N+层2上形成从俯视观看时位于TiN层81,82,83间，且在X-X’线方向延伸的接触孔191,192。
接着，如图13D所示，在接触孔191,192的底部形成与N+层2相接触的W层201,202。然后，在W层201,202上形成包含在X-X’方向延伸的空孔211,212的SiO2层221,222。
接着，进行与图7I至图7K所示的一样的步骤，如图13E所示，形成围绕TiN层101,102,103的SiO2层111，形成覆盖N+层411至433的SiO2层112。然后，在N+层411至433上形成W层1311至1333。然后，以镶嵌法形成例如将形成位元线BL的Cu层141,142,143。然后，形成SiO2层15。然后，形成绝缘层171及172，该绝缘层171及172从俯视观看时位于Cu层141,142,143之间且在Y-Y’方向延伸，且于N+层411至433、W层1311至1333、Cu层141,142,143的侧面之间具有空孔161及162。以此方式，在P层基板上形成动态快闪存储器。
具有空孔211及212的SiO2层221及222也可由不具有空孔211及212的低介电常数材料层所形成。SiO2层221,222还可由其它的绝缘材料层所形成。
在垂直方向的空孔211,212的上端位置以相比于作为第二栅极导体层的TiN层101,102,103的上端位置在下方为优选。另外，在垂直方向的空孔211,212的上端位置可相比于作为第一栅极导体层的TiN层81,82,83的上端位置在下方。
另外，空孔161,162也可在N+层411至433上面向W层1311至1333或Cu层141至143的任一者的侧面或连续的两个层的侧面而形成。
本实施方式具有如下列的特征。
特征1
在第四实施方式中，如图7G至7J所示，作为栅极绝缘层的HfO2层611至633在Si柱311至333的顶部的N+层411至433与底部的N+层2之间相连而形成。因此，PL线栅极的TiN层81,82,83与WL线栅极的TiN层101,102,103的栅极绝缘层由相同的HfO2层611至633所形成。相对于此，在本实施方式中，PL线栅极导体层81,82,83、WL线栅极导体层101,102,103、与栅极绝缘层6,18分别形成。因此，例如，可分别选择栅极绝缘层6及栅极绝缘层18的膜厚、材料，更有效地使PL线与浮体间电容量CPL比WL线与浮体间电容量CWL大。此有助于更稳定的动态快闪存储器的动作。
特征2
在第四实施方式中，如图7I所示，形成SiO2层9作为PL线栅极的TiN层81,82,83与WL线栅极的TiN层101,102,103的层间绝缘层。此SiO2层9例如：在图7H所示的TiN层81,82,83的形成后，将全体包覆上SiO2层后，以CMP法将SiO2层的上端面位置研磨到遮罩材料层511至533的上端面位置，然后以RIE法进行回蚀(Etch Back)而形成。相对于此，在本实施方式中，如图13B所示，在形成HfO2层18作为第二栅极绝缘层的同时，也形成与SiO2层9对应的层间绝缘层来作为与SiO2层9对应的层间绝缘层。因此，可使制造步骤简易化。
特征3
如图13C及图13D所示，在接触孔191,192内形成空孔211,212及W层201,202。因此，空孔211,212与W层201,202会自对准而形成。W层201,202使SL线的N+层2的区域低电阻化，有助于更稳定的动态快闪存储器的动作。空孔211,212可减低WL线TiN层81,82,83间，及PL线TiN层101,102,103间的寄生电容量。此寄生电容量的减低有助于动态快闪存储器的动作裕度的扩大。空孔211,212与W层201,202自对准而形成，有助于动态快闪存储器的高度积体化。也可不将W层201,202形成于存储器单元区域，而将与N+层2连接的SL线金属配线部形成于存储器单元区域的周边部。在此情况，与有W层201,202的情况相比，SL线电阻会变大，不过，WL线TiN层81,82,83间及PL线TiN层101,102,103间的寄生电容量的减低效果不变，而且无需用来使W层201,202确实地连接至N+层2的制造步骤的高精度化。因此，可衡量SL线低电阻化及制造步骤的容易化而选择W层201,202的形成与否。
特征4
图13E所示的形成于N+层411至433、W层1311至1333、以及Cu层141至143的侧面之间的空孔161、162可减低位元线BL间的寄生电容量。此有助于更稳定的动态快闪存储器的动作。
第十一实施方式
参照图14来说明设在第十一实施方式的动态快闪存储器的P层基板1内的二层井结构的制造方法。
如图14所示，在P层基板1内以离子植入方式植入例如磷(P)或砷(As)而设置N井(N-well)层1A。然后，在N井层1A内以离子植入方式植入例如硼(B)而设置P井(P-well)层1B。此二层井结构为本申请的动态快闪存储器为了在抹除动作时可对源极线SL施加负偏压的技术方案。通过采用如此的二层井结构，使施加于源极线SL的负偏压不会影响到周边电路的PN接面及晶体管电路。
然后，进行图7A至图7F所示的步骤及图13A至图13E所示的步骤。
本实施方式具有如下述的特征。
在本申请的动态快闪存储器的抹除动作中，施加负偏压于源极线SL。在存储器单元区域的P层基板1内设置二层井结构，可屏蔽该负偏压使之不会影响到别的电路。
其它的实施方式
在本发明中，虽然是形成Si柱，但也可为由硅以外的半导体材料所构成的半导体柱。此点在本发明的其它的实施方式也都一样。
第一实施方式中的作为源极及汲极的N+层101a及N+层101b，也可由含有施体杂质的Si或其它的半导体材料层所形成。作为源极及汲极的N+层101a及N+层101b两者还可由互不相同的半导体材料层所形成。此点在本发明的其它的实施方式也都一样。
可使用图7D所示的以磊晶成长法形成于磊晶成长成的P层3上部的N+层4，作为第四实施方式中的形成于各Si柱100的顶部的N+层101b。该N+层也可用其它方法形成。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，如图7G所示，围绕Si柱311至333而形成作为栅极绝缘层的氧化铪(HfO2)层611至633。不过，氧化铪(HfO2)层611至633也可由包含有机材料或无机材料的其它的材料层所构成且分别可由单层或多层所构成，只要是符合本发明的目的的材料即可。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，如图7E所示，在N+层4的上部堆积遮罩材料层，在要形成Si柱的区域残留经图案化遮罩材料层511至533，遮罩材料层可由包含有机材料或无机材料，例如SiO2层、氧化铝(Al2O3、也称AlO)层，其它的材料层所构成且分别可由单层或多层所构成，只要是符合本发明的目的的材料即可。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，每个遮罩材料层511至533的上表面及底部的在垂直方向的位置都形成为相同，但各遮罩材料层511至533的上表面及底部的位置也可为在垂直方向不相同，只要符合本发明的目的即可。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，遮罩材料层511至533的厚度及形状，在经过CMP研磨、RIE蚀刻、洗涤后会变化。此变化只要在符合本发明的目的的程度之内就没有问题。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，各种配线金属层WL、PL、BL、SL的材料不只可用金属，也可由合金、含有高浓度的受体或施体杂质的半导体层等的单一的导电材料层、或多个如此的导电材料层的组合所构成。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，采用TiN层作为栅极导体层。各TiN层可采用由单层或多层所构成的材料层，只要是符合本发明的目的的材料即可。TiN层可由具有至少期望的工作函数的导体层，例如单层或多层的金属层所形成。在TiN层的外侧，可形成例如W层的其它的导电层。除了W层之外也可使用单层或多层的金属层。在此情况，W层发挥将栅极金属层相连的金属配线层的作用。在栅极绝缘层方面，虽然是以围绕Si柱311至333而形成的氧化铪(HfO2)层611至633作为栅极绝缘层，但各栅极绝缘层可采用由单层或多层所构成的其它的材料层。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，Si柱311至333的从俯视观看的形状为圆形。但是，Si柱311至333的一部分或全部的从俯视观看的形状可为例如圆形、椭圆形或朝一个方向伸长的形状等。另外，可在与动态快闪存储器单元区域分开而形成的逻辑电路区域，按照逻辑电路设计而在逻辑电路区域形成混合有从俯视观看的形状不同的Si柱。这些点在本发明的其它的实施方式也都一样。
在第四实施方式中，也可在图7F中的Si柱311至333的形成之后，在底部N+层2上表面形成由金属、硅化物等所构成的合金层。或者，可形成与这些P+层、N+层接触然后延伸的金属层或合金层。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，在P层基板1上形成动态快闪存储器单元，但也可使用SOI基板来取代P层基板1。或者，使用由其它的材料所构成的基板，只要是能发挥作为基板的作用的皆可。此点在本发明的其它的实施方式也都一样。
另外，在第一实施方式中，所说明的动态快闪存储器单元虽是在Si柱100的上下方使用具有相同极性的导电性的N+层101a及101b来构成源极和汲极，但本申请的技术方案也可应用至具有不同极性的源极、汲极的通道型装置。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，在如图7F所示形成N+层411至433之后，围绕Si柱311至333而形成作为栅极绝缘层的氧化铪(HfO2)层611至633，再以RIE法对TiN层进行蚀刻而形成作为第一栅极导体层的TiN层81,82,83，然后以RIE法对TiN层进行蚀刻而形成作为第二栅极导体层的TiN层101,102,103。相对于此，也可先围绕Si柱311至333而形成作为栅极绝缘层的氧化铪(HfO2)层611至633，然后以RIE法对TiN层进行蚀刻而形成作为第一栅极导体层的TiN层81,82,83，再形成作为第二栅极导体层的TiN层101,102,103之后，才形成N+层411至433。此点在本发明的其它的实施方式也都一样。
在第四实施方式中，如图7C所示以磊晶成长法形成P层3。相对于此，也可在以ALD法形成薄的单结晶Si层之后，再以磊晶结晶成长法形成含有受体杂质的P+层。薄的单结晶Si层用来得到结晶性良好的P层3的材料层。只要是能够用来得到结晶性良好的P层3的材料层即可，也可使用其它的单层或多层的材料层。
在第四实施方式中，使用HfO2层作为栅极绝缘层，但各栅极绝缘层可采用由单层或多层所构成的其它的材料层而构成。此点在本发明的其它的实施方式也都一样。
在第一实施方式中，Si柱100的从俯视观看的形状为圆形。Si柱100的从俯视观看的形状也可为圆形、长方形或椭圆形。此点在本发明的其它的实施方式也都一样。
在第一实施方式及第五实施方式中，在抹除动作时施加负偏压于源极线SL，来将浮体FB内的空穴群清除掉，但也可施加负偏压于位元线BL或是施加负偏压于源极线SL及位元线BL，而不是施加于源极线SL，来进行抹除动作。此点在本发明的其它的实施方式也都一样。
在“1”的写入中，也可通过参阅[非专利文献14]的GIDL(Gate Induced DrainLeakage，栅极引发泄漏)电流的冲击游离现象，来产生电子、空穴群，并以所产生的空穴群来充满浮体FG内。此点在本发明的其它的实施方式也都一样。
本发明可在未脱离本发明的广义的精神及范围的情况下采取各种实施方式实施及做各种变化。上述的各实施方式只是用来说明本发明的一实施例，并不是要限定本发明的范围。上述实施例及变化例可任意组合。另外，任选而将上述实施方式的构成要件的一部分去除掉也都还是在本发明的技术思想的范围内。
[产业上的利用可能性]
根据本发明的使用SGT的存储器装置的制造方法，可得到高密度且高性能的使用SGT的存储器装置的动态快闪存储器。
附图标记说明
110,111 动态快闪存储器单元
100 具有P型或i型(本征型)的导电型的Si柱
101a,101b N+层
102 通道区域
103a,103a2,103b,103b2栅极绝缘层
104a,104a2,104b,104b2栅极导体层105 用于分离两层栅极导体层的绝缘层BL位元线
SL 源极线
PL 板线
WL 字符线
FB 浮体
1 P层基板
1A N井层
1B P井层
2,4 N+层
3 通过磊晶成长法而成的P层
511～533 遮罩材料层
411～433 N+层
311～333 P层Si柱611～633 作为栅极绝缘层的铪氧化(HfO2)层7,8,11,15 SiO2层
81,82,83,101,102,103 TiN层
1211～1233 空孔
1311～1333 导体层，例如钨W
141,142,143 导体层，例如铜Cu层
1110a,1110b 不包含电容的存储器单元
1100 SOI基板
1101 SOI基板的SiO2层
1102 浮体
1103 源极N+层1104 汲极N+
1105 栅极导电层
1106 空穴
1107 反转层、电子的通道
1108 夹止点
1109 栅极氧化膜。

Claims (20)

1.一种半导体存储器装置，包括：
半导体基材，在基板上直立于垂直方向、或沿着该基板在水平方向延伸；
第一杂质层及第二杂质层，配置于该半导体基材的两端；
第一栅极绝缘层，围绕该第一杂质层与该第二杂质层之间的该半导体基材的侧面的一部分或全部，且与该第一杂质层接触或接近；
第二栅极绝缘层，围绕该半导体基材的侧面的一部分或全部，且与该第一栅极绝缘层连接，与该第二杂质层接触或接近；
第一栅极导体层，覆盖该第一栅极绝缘层；
第二栅极导体层，覆盖该第二栅极绝缘层；
第一绝缘层，配置于该第一栅极导体层与该第二栅极导体层之间；
第一配线导体层，连接到该第一杂质层；
第二配线导体层，连接到该第二杂质层；
第三配线导体层，连接到该第一栅极导体层；以及
第四配线导体层，连接到该第二栅极导体层，其中，
该半导体基材包含一通道半导体层，该通道半导体层由被该第一栅极绝缘层所覆盖的第一通道半导体层及被该第二栅极绝缘层所覆盖的第二通道半导体层所构成，
该通道半导体侧面整体被该第一栅极绝缘层及该第二栅极绝缘层包围，或被包含该第一栅极绝缘层及该第二栅极绝缘层的绝缘材料层包围，
控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，以通过进行以下动作而进行存储器写入动作：利用在该第一杂质层与该第二杂质层之间流通的电流使撞击游离化现象在该第一通道半导体层与该第二通道半导体层间的第一交界区域、或第一杂质层与第一通道半导体层间的第二交界区域、或第二杂质层与第二通道半导体层间的第三交界区域发生的动作；进行使产生的电子群及产生的空穴群之中的该电子群从该第一杂质层或该第二杂质层排除掉的动作；以及进行使该空穴群的一部分或全部残留在该第一通道半导体层及该第二通道半导体层的任一方或两方的动作，
控制施加于该第一配线导体层、该第二配线导体层、该第三配线导体层及该第四配线导体层的电压，将该空穴群之中的残留空穴群从该第一杂质层及该第二杂质层的一方或两方去除掉，而进行存储器清除动作。
2.根据权利要求1所述的半导体存储器装置，其中，
通过进行该存储器清除动作，而将该第一杂质层与该第一通道半导体层之间的第一PN接面、及该第二杂质层与该第二通道半导体层之间的第二PN接面保持在逆偏压状态。
3.根据权利要求1所述的半导体存储器装置，其中，
该第一配线导体层为源极线，该第二配线导体层为位元线，该第三配线导体层及该第四配线导体层之中的一者为字符线，另一者为第一驱动控制线，
且施加电压于该源极线、该位元线、该第一驱动控制线及该字符线来选择性地进行该存储器清除动作及该存储器写入动作。
4.根据权利要求1所述的半导体存储器装置，其中，
俯视时，该第二配线导体层与该第三配线导体层及该第四配线导体层正交。
5.根据权利要求1所述的半导体存储器装置，其中，
该第一栅极导体层与该第一通道半导体层之间的第一栅极电容比该第二栅极导体层与该第二通道半导体层之间的第二栅极电容大。
6.根据权利要求5所述的半导体存储器装置，其中，
通过使该第一栅极导体层的第一通道长度比该第二栅极导体层的第二通道长度长、使该第一栅极绝缘层比该第二栅极绝缘层薄、使该第一栅极绝缘层的相对介电常数比该第二栅极绝缘层的相对介电常数大之中的任一方式、或这些方式的任意组合，而使该第一栅极电容比该第二栅极电容大。
7.根据权利要求1所述的半导体存储器装置，其中，
该第一杂质层及该第二杂质层为N型半导体层，该第一通道半导体层及该第二通道半导体层为P型半导体层或中性半导体层，
在该存储器清除动作开始时，通过空穴群排除动作及接续的已排除空穴群排除停止动作而进行该存储器清除动作，该空穴群排除动作使该第二杂质层的电压变为低于该第二通道半导体层的电压，使该第二杂质层与该第二通道半导体层之间的由该第二杂质层与该第二通道半导体层所形成的PN接面变为顺偏压，且将该空穴群从该第二通道半导体层去除至该第二杂质层；该已排除空穴群排除停止动作使该第二杂质层的电压变为高于该第二通道半导体层的电压，使该第二PN接面变为逆偏压，且使该空穴群的去除停止。
8.根据权利要求1所述的半导体存储器装置，其中，
在该存储器写入动作开始时，使因撞击游离化现象而产生的该空穴群储存于该第一通道半导体层及该第二通道半导体层，储存的该空穴群使得该第一栅极导体层的第一MOS晶体管区域的第一阈值电压及该第二栅极导体层的第二MOS晶体管区域的第二阈值电压降低，且使该第一栅极导体层及该第二栅极导体层的任一者的电压随着该降低而降低。
9.根据权利要求1所述的半导体存储器装置，其中，
在该存储器写入动作开始时，使因撞击游离化现象而产生的该空穴群储存于该第一通道半导体层及该第二通道半导体层，储存的该空穴群使得该第一栅极导体层的第一MOS晶体管区域的第一阈值电压及该第二栅极导体层的第二MOS晶体管区域的第二阈值电压降低，该降低产生使从汲极电极层流到源极电极层的电流增大的效果，该效果在该存储器写入动作中使正回授发生而进行写入。
10.根据权利要求1所述的半导体存储器装置，其中，
在该存储器写入动作中及存储器读出动作中，在与驱动控制线连接的该第一栅极导体层或第二栅极导体层所围绕的该第一通道半导体层或该第二通道半导体层的外周部形成反转层。
11.根据权利要求1所述的半导体存储器装置，其中，
该半导体基材垂直于基板而形成，
且在垂直方向，该半导体存储器装置包括：
在该基板上的该第一杂质层、
在该第一杂质层上的该第一通道半导体层、
在该第一通道半导体层上的该第二通道半导体层、
在该第二通道半导体层上的该第二杂质层、
围绕该第一通道半导体层的该第一栅极绝缘层、
围绕该第二通道半导体层的该第二栅极绝缘层、
围绕该第一栅极绝缘层的该第一栅极导体层、
围绕该第二栅极绝缘层的该第二栅极导体层、以及
在该第一栅极导体层与该第二栅极导体层之间的该第一绝缘层。
12.根据权利要求11所述的半导体存储器装置，其中，
该第一栅极绝缘层与该第二栅极绝缘层由相同材料所形成。
13.根据权利要求11所述的半导体存储器装置，其中，
该第一栅极绝缘层与该第二栅极绝缘层由不同的材料层所形成，该第一绝缘层与该第二栅极绝缘层由相同的材料层所形成。
14.根据权利要求11所述的半导体存储器装置，更包括：
第一绝缘材料层，具有第一空孔或不具有该第一空孔，而且与该第一栅极导体层及该第二栅极导体层邻接配置，并相对于该基板在垂直方向延伸。
15.根据权利要求14所述的半导体存储器装置，其中，
该第一绝缘材料层由低介电常数材料所形成。
16.根据权利要求11所述的半导体存储器装置，更包括：
第二绝缘材料层，具有第二空孔或不具有该第二空孔，且与该第一配线导体层及该第二配线导体层的一方或两方邻接配置。
17.根据权利要求16所述的半导体存储器装置，其中，
该第一绝缘材料层由低介电常数材料所形成。
18.根据权利要求13所述的半导体存储器装置，更包括：
第一导体层，配置于该第一绝缘材料层的底部，而且与该第一杂质层连接并在水平方向延伸。
19.根据权利要求1所述的半导体存储器装置，更包括：
形成于该基板的第一杂质井层、及形成于该第一杂质井层内的第二杂质井层，
该半导体基材在该第二杂质井层的上垂直于基板而直立或在水平方向延伸。
20.根据权利要求19所述的半导体存储器装置，其中，
该基板为P型半导体，该第一杂质井层为N型半导体，该第二杂质井层为P型半导体，
且在进行该存储器清除动作时对属于P型半导体的该第二杂质井层施加负偏压。
CN202080108095.2A 2020-12-25 2020-12-25 包含半导体元件的存储器装置 Pending CN116724354A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/048952 WO2022137563A1 (ja) 2020-12-25 2020-12-25 半導体素子を用いたメモリ装置

Publications (1)

Publication Number Publication Date
CN116724354A true CN116724354A (zh) 2023-09-08

Family

ID=81291709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080108095.2A Pending CN116724354A (zh) 2020-12-25 2020-12-25 包含半导体元件的存储器装置

Country Status (6)

Country Link
US (1) US11776620B2 (zh)
JP (2) JP7057032B1 (zh)
KR (1) KR20230124701A (zh)
CN (1) CN116724354A (zh)
TW (2) TWI781028B (zh)
WO (2) WO2022137563A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220392900A1 (en) * 2021-03-29 2022-12-08 Unisantis Electronics Singapore Pte. Ltd. Memory device using semiconductor element and method for manufacturing the same
WO2023281613A1 (ja) * 2021-07-06 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023238370A1 (ja) * 2022-06-10 2023-12-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2023242956A1 (ja) * 2022-06-14 2023-12-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023248418A1 (ja) * 2022-06-23 2023-12-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023248415A1 (ja) * 2022-06-23 2023-12-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024042609A1 (ja) * 2022-08-23 2024-02-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024062551A1 (ja) * 2022-09-21 2024-03-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US20240138140A1 (en) * 2022-10-24 2024-04-25 National Central University Memory circuit, dynamic random access memory and operation method thereof
WO2024089809A1 (ja) * 2022-10-26 2024-05-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
JP3898715B2 (ja) 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
TWI333691B (en) * 2006-05-23 2010-11-21 Ememory Technology Inc Nonvolatile memory with twin gate and method of operating the same
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP4791986B2 (ja) 2007-03-01 2011-10-12 株式会社東芝 半導体記憶装置
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP2010283071A (ja) * 2009-06-03 2010-12-16 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR102234799B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
US9831290B2 (en) * 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor memory device having local bit line with insulation layer formed therein
US10269800B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical gate semiconductor device with steep subthreshold slope
CN109461738B (zh) * 2017-09-06 2021-03-26 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
KR102424557B1 (ko) * 2018-06-08 2022-07-22 에스케이하이닉스 주식회사 반도체 소자, 및 이를 제조하는 방법
KR102118440B1 (ko) * 2018-09-05 2020-06-03 고려대학교 산학협력단 휘발성 및 비휘발성 동작변환 가능한 피드백 전계효과 배열소자 및 이를 이용한 배열 회로
KR102132196B1 (ko) * 2018-09-05 2020-07-09 고려대학교 산학협력단 피드백 루프 동작을 이용하는 피드백 전계효과 전자소자 및 이를 이용한 배열 회로
WO2020245946A1 (ja) * 2019-06-05 2020-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
KR20210081735A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법
JP7433973B2 (ja) * 2020-02-20 2024-02-20 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
US11875947B2 (en) * 2021-04-12 2024-01-16 Micron Technology, Inc. Capacitive units and methods of forming capacitive units
US20230107258A1 (en) * 2021-10-01 2023-04-06 Besang, Inc. Structures for Three-Dimensional CMOS Integrated Circuit Formation
US20230018059A1 (en) * 2022-06-10 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same

Also Published As

Publication number Publication date
TW202232669A (zh) 2022-08-16
KR20230124701A (ko) 2023-08-25
US11776620B2 (en) 2023-10-03
TWI787016B (zh) 2022-12-11
TW202240581A (zh) 2022-10-16
JP7057032B1 (ja) 2022-04-19
JPWO2022137563A1 (zh) 2022-06-30
JPWO2022137607A1 (zh) 2022-06-30
JP7335661B2 (ja) 2023-08-30
US20220208254A1 (en) 2022-06-30
WO2022137563A1 (ja) 2022-06-30
TWI781028B (zh) 2022-10-11
WO2022137607A1 (ja) 2022-06-30

Similar Documents

Publication Publication Date Title
CN116724354A (zh) 包含半导体元件的存储器装置
US8143656B2 (en) High performance one-transistor DRAM cell device and manufacturing method thereof
TW202247421A (zh) 具有記憶元件的半導體裝置
US11968822B2 (en) Memory device using semiconductor element
TWI823289B (zh) 具有記憶元件的半導體裝置
US11925013B2 (en) Memory device using pillar-shaped semiconductor element
TWI793974B (zh) 使用柱狀半導體元件的記憶裝置
WO2023148799A1 (ja) 半導体素子を用いたメモリ装置
TW202245276A (zh) 半導體元件記憶裝置
US20220415901A1 (en) Method for manufacturing memory device using semiconductor element
TWI810929B (zh) 使用半導體元件的記憶裝置的製造方法
US20230046352A1 (en) Method of producing semiconductor device including memory element
TWI810791B (zh) 使用柱狀半導體元件之記憶裝置的製造方法
TWI807584B (zh) 半導體元件記憶單元及半導體元件記憶裝置
TWI838745B (zh) 使用半導體元件的記憶裝置
TWI806354B (zh) 半導體元件記憶裝置
TWI838924B (zh) 半導體記憶裝置的製造方法
WO2024127518A1 (ja) 半導体素子を用いたメモリ装置
WO2024116244A1 (ja) メモリ素子を有した半導体装置
US20220367467A1 (en) Memory device using pillar-shaped semiconductor element
US20230269923A1 (en) Semiconductor memory device
JP7381145B2 (ja) メモリ素子を有する半導体装置
US20220384446A1 (en) Method for manufacturing memory device using semiconductor element
US20230093308A1 (en) Method for manufacturing semiconductor element-including memory device
TW202301688A (zh) 使用半導體元件的記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination