WO2022137563A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2022137563A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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Definitions

  • the present invention relates to a memory device using a semiconductor element.
  • the channel In a normal planar type MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 7 RRAM (Resistive Random Access Memory, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, for example, Non-Patent Document 5) that changes the direction of magnetic spin by a current to change the resistance. It is possible to achieve high integration such as). Further, there is a DRAM memory cell (see Non-Patent Document 7) composed of one MOS transistor having no capacitor. The present application relates to a dynamic flash memory that does not have a resistance changing element or a capacitor and can be configured only by a MOS transistor.
  • FIGS. 15 (A) to 15 (D) show the write operation of the DRAM memory cell composed of one MOS transistor having no capacitor
  • FIGS. 16 (A) and 16 (B) show the operation. Problems and reading operations are shown in FIGS. 17 (A) to 17 (C) (see Non-Patent Documents 7 to 10).
  • FIG. 15A shows a “1” writing state.
  • the memory cell is formed on the SOI substrate 1101, the source line SL is connected to the source N + layer 1103, the bit line BL is connected to the drain N + 1104, and the word line WL is connected to the gate conductive layer 1105.
  • Is connected and is composed of a floating body 1102 of a MOS transistor 1110a, has no capacitor, and has one MOS transistor 1110a to form a DRAM memory cell.
  • the SiO 2 layer 1101 of the SOI substrate is in contact with the floating body 1102 directly below.
  • the MOS transistor 1110a is operated in the linear region. That is, the electron channel 1107 extending from the source N + layer 1103 has a pinch-off point 1108, and has not reached the drain N + layer 1104 to which the bit line is connected.
  • the bit wire BL connected to the drain N + layer and the word wire WL connected to the gate conductive layer 1105 are both set to a high voltage
  • the gate voltage is about 1/2 of the drain voltage
  • the MOS transistor 1110a is set.
  • the electric field strength becomes maximum at the pinch-off point 1108 near the drain N + 1104.
  • the accelerated electrons flowing from the source N + layer 1103 toward the drain N + layer 1104 collide with the Si lattice, and the kinetic energy lost at that time generates electron-hole pairs.
  • Most of the generated electrons (not shown) reach the drain N + layer 1104.
  • a small portion of the very hot electrons jump over the gate oxide film 1109 and reach the gate conductive layer 1105.
  • the holes 1106 generated at the same time charge the floating body 1102.
  • the generated holes contribute as an increment of a large number of carriers because the floating body 1102 is P-type Si.
  • the floating body 1102 is filled with the generated holes 1106, and when the voltage of the floating body 1102 becomes higher than Vb above the source N + layer 1103, the further generated holes are discharged to the source N + 1103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 1103 and the floating body 1102 of the P layer, and is about 0.7V.
  • FIG. 15B shows a state in which the floating body 1102 is saturated and charged with the generated holes 1106.
  • FIG. 15C shows how the “1” writing state is rewritten to the “0” writing state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 1104 and the floating body 1102 of the P layer is forward biased.
  • the holes 1106 previously generated in the floating body 1102 in the previous cycle flow to the drain N + layer 1104 connected to the bit line BL.
  • the capacity C FB of the floating body includes the capacity C WL between the gate connected by the word line and the floating body, the source N + layer 1103 connected by the source line, and the floating body.
  • C FB C WL + C BL + C SL (1) It is represented by.
  • the voltage of the floating body 1102 which is a storage node (contact) of the memory cell, is also affected by the amplitude.
  • FIG. 16 (B) When the word line voltage V WL rises from 0 V to V Prog WL during writing, the voltage V FB of the floating body 1102 is capacitively coupled to the word line from the initial voltage V FB1 to V FB2 before the word line voltage changes. Rise by.
  • FIG. 17 (A) and 7 (B) show the read operation
  • FIG. 17 (A) shows the “1” write state
  • FIG. 17 (B) shows the “0” write state.
  • Vb is written to the floating body 1102 by "1” writing
  • the word line returns to 0V at the end of writing
  • the floating body 1102 is lowered to a negative bias.
  • the negative bias becomes deeper, and the potential difference margin between "1” and "0” cannot be made sufficiently large at the time of writing, so that the capacitor is not actually provided. It was difficult to commercialize a DRAM memory cell.
  • the capacitive coupling coupling between the word line and the floating SGT body is large, and the potential of the word line is oscillated when reading or writing data. There was a problem that it was directly transmitted as noise to the SGT body. As a result, problems of erroneous reading and erroneous rewriting of stored data are caused, and it is difficult to put a 1-transis type DRAM (gain cell) without a capacitor into practical use.
  • the semiconductor memory device is On the substrate, a semiconductor base that stands perpendicular to the substrate or extends horizontally, and The first impurity layer and the second impurity layer at both ends of the semiconductor base, A first gate insulating layer that encloses a part or all of the side surface of the semiconductor base between the first impurity layer and the second impurity layer and is in contact with or in close proximity to the first impurity layer. , A second gate insulating layer that surrounds a part or all of the side surface of the semiconductor base, is connected to the first gate insulating layer, and is in contact with or adjacent to the second impurity layer (ibid.).
  • the semiconductor base has a channel semiconductor layer composed of a first channel semiconductor layer covered with the first gate insulating layer and a second channel semiconductor layer covered with the second gate insulating layer.
  • the entire side surface of the channel semiconductor layer is an insulating material layer including the first gate insulating layer and the second gate insulating layer, or the first gate insulating layer and the second gate insulating layer.
  • Surrounded by The first channel semiconductor layer and the first channel semiconductor layer are controlled by controlling the voltage applied to the first wiring conductor layer, the second wiring conductor layer, the third wiring conductor layer, and the fourth wiring conductor layer.
  • the operation of generating an impact ionization phenomenon by the current flowing between the first impurity layer and the second impurity layer, and among the generated electron group and hole group, the above-mentioned The operation of removing the electron group from the first impurity layer or the second impurity layer, and a part or all of the hole group are removed from the first channel semiconductor layer and the second channel semiconductor.
  • Perform a memory write operation by performing an operation of remaining on one or both of the layers, and then performing a memory write operation.
  • the voltage applied to the first wiring conductor layer, the second wiring conductor layer, the third wiring conductor layer, and the fourth wiring conductor layer is controlled to control the first impurity layer. It is characterized in that the residual hole group among the hole groups is extracted from one or both of the second impurity layer and the second impurity layer, and a memory erasing operation is performed.
  • the first PN junction between the first impurity layer and the first channel semiconductor layer, the second impurity layer, and the second channel semiconductor layer are performed. It is characterized in that the second PN junction with and from is held in a reverse bias state.
  • the first wiring conductor layer is a source wire
  • the second wiring conductor layer is a bit wire
  • one of the third wiring conductor layer and the fourth wiring conductor layer is a word wire. If so, the other is the first drive control line, It is characterized in that the memory erasing operation and the memory writing operation are selectively performed by the voltage applied to the source line, the bit line, the first drive control line, and the word line.
  • the second wiring conductor layer is characterized in that it is orthogonal to the third wiring conductor layer and the fourth wiring conductor layer.
  • the first gate capacitance between the first gate conductor layer and the first channel semiconductor layer is the second gate capacitance between the second gate conductor layer and the second channel semiconductor layer. Greater than It is characterized by that.
  • the first channel length of the first gate conductor layer is longer than the second channel length of the second gate conductor layer, or the first gate insulating layer is more than the second gate insulating layer. Is thin, or the relative dielectric constant of the first gate insulating layer is larger than the relative dielectric constant of the second gate insulating layer, or a combination thereof.
  • the first gate capacity is larger than the second gate capacity.
  • the first impurity layer and the second impurity layer are N-type semiconductor layers, and the first channel semiconductor layer and the second channel semiconductor layer are P-type semiconductor layers or neutral semiconductor layers.
  • the second impurity layer has a lower voltage than the second channel semiconductor layer, and between the second impurity layer and the second channel semiconductor layer.
  • the PN junction between the second impurity layer and the second channel semiconductor layer becomes a forward bias, and the hole group is pulled from the second channel semiconductor layer to the second impurity layer. Removal operation and Subsequently, the second impurity layer has a higher voltage than the second channel semiconductor layer, the second PN junction becomes a reverse bias, and the removal of the hole group is stopped. It is characterized in that the memory erasing operation is performed by the operation.
  • the hole group generated by the impact ionization phenomenon accumulates in the first channel semiconductor layer and the second channel semiconductor layer, so that the first gate conductor layer
  • the first gate in accordance with the decrease of the first threshold voltage of the first MOS transistor and the second threshold voltage of the second MOS transistor of the second gate conductor layer. It is characterized in that the voltage of either the conductor layer or the second gate conductor layer is reduced.
  • the hole group generated by the impact ionization phenomenon accumulates in the first channel semiconductor layer and the second channel semiconductor layer, so that the first gate conductor layer From the drain electrode layer to the said by lowering the first threshold voltage of the first MOS transistor and the second threshold voltage of the second MOS transistor of the second gate conductor layer. It is characterized in that positive feedback is generated in the memory writing operation due to the effect of increasing the current to the source electrode layer to perform writing.
  • the first channel conductor layer surrounded by the first gate conductor layer or the second gate conductor layer connected to the drive control line during the memory write operation and the memory read operation. It is characterized in that an inversion layer is formed on the outer peripheral portion of the second channel conductor layer.
  • the semiconductor base is formed perpendicular to the substrate, and the semiconductor base is formed. In the vertical direction, with the first impurity layer on the substrate, The first channel semiconductor layer on the first impurity layer and The second channel semiconductor layer on the first channel semiconductor layer and With the second impurity layer on the second channel semiconductor layer, The first gate insulating layer surrounding the first channel semiconductor layer and The second gate insulating layer surrounding the second channel semiconductor layer and The first gate conductor layer surrounding the first gate insulating layer and the first gate conductor layer. The second gate conductor layer surrounding the second gate insulating layer and the second gate conductor layer It is characterized by having the first insulating layer between the first gate conductor layer and the second gate conductor layer.
  • the first gate insulating layer and the second gate insulating layer are made of the same material.
  • the first gate insulating layer and the second gate insulating layer are made of different material layers, and the first insulating layer is made of the same material layer as the second gate insulating layer. And.
  • a first insulating material layer having a first hole or not containing the first hole Adjacent to the first gate conductor layer and the second gate conductor layer, a first insulating material layer having a first hole or not containing the first hole is provided on the substrate. On the other hand, it is characterized in that it is extended in the vertical direction.
  • the first insulating material layer is made of a low dielectric constant material.
  • a second insulating material that is adjacent to one or both of the first wiring conductor layer or the second wiring conductor layer and contains a second hole or does not contain the second hole. It is characterized by having layers.
  • the first insulating material layer is made of a low dielectric constant material.
  • a first conductor layer is provided at the bottom of the first insulating material layer, and the first conductor layer is connected to the first impurity layer and extends in the horizontal direction.
  • a first impurity well layer formed on the substrate and a second impurity well layer formed in the first impurity well layer are further provided.
  • the semiconductor base is characterized in that it stands vertically on the substrate or extends horizontally on the second impurity well layer.
  • the substrate is a P-type semiconductor
  • the first impurity well layer is an N-type semiconductor
  • the second impurity well layer is a P-type semiconductor. It is characterized in that a negative bias is applied to the P-type second impurity well layer during the erasing operation.
  • 9 is a circuit block diagram and a timing operation waveform diagram for explaining a page erasing operation of a memory device having an SGT according to a ninth embodiment.
  • 9 is a circuit block diagram and a timing operation waveform diagram for explaining a page erasing operation of a memory device having an SGT according to a ninth embodiment.
  • FIG. 9 is a circuit block diagram and a timing operation waveform diagram for explaining a page erasing operation of a memory device having an SGT according to a ninth embodiment. It is a top view and the cross-sectional structure view for demonstrating the manufacturing method of the memory apparatus which has SGT which concerns on 10th Embodiment. It is a top view and the cross-sectional structure view for demonstrating the manufacturing method of the memory apparatus which has SGT which concerns on 10th Embodiment. It is a top view and the cross-sectional structure view for demonstrating the manufacturing method of the memory apparatus which has SGT which concerns on 10th Embodiment.
  • FIG. 1 shows the structure of the dynamic flash memory cell according to the first embodiment of the present invention.
  • Si pillar 100 having a P-type or i-type (intrinsic type) conductive type formed on a substrate Sub (an example of a “base” in the claims)
  • a silicon semiconductor pillar is referred to as a "Si pillar”
  • N + layers 101a and 101b hereinafter referred to as donor impurities
  • one is a source and the other is a drain at the upper and lower positions in (an example of a "semiconductor base” in the claims).
  • a semiconductor region containing a high concentration is referred to as an "N + layer" (an example of a "first impurity layer” and a “second impurity layer” in the claims) is formed.
  • the portion of the Si column 100 between the N + layers 101a and 101b serving as the source and drain is the channel region 102.
  • An example of the "2 gate insulating layer” is formed.
  • the first gate insulating layer 103a and the second gate insulating layer 103b are in contact with or in close proximity to the N + layers 101a and 101b serving as sources and drains, respectively.
  • a first gate conductor layer 104a (an example of the "first gate conductor layer” in the claims), a second gate conductor layer 104a so as to surround the first gate insulating layer 103a and the second gate insulating layer 103b.
  • Each of the gate conductor layers 104b (which is an example of the "second gate conductor layer” in the claims) is formed.
  • the first gate conductor layer 104a and the second gate conductor layer 104b are separated by an insulating layer 105 (which is an example of the "first insulating layer” in the claims).
  • the portion of the Si column 100 between the N + layers 101a and 101b is the channel region 102 (an example of the "channel semiconductor layer” in the scope of the patent claim) is the first gate insulating layer 103a.
  • Channel Si layer 102a an example of the "first channel semiconductor layer” in the scope of the patent claim
  • the second channel Si layer 102b in the scope of the patent claim
  • the channel region 102 As a result, from the N + layers 101a and 101b serving as sources and drains, the channel region 102, the first gate insulating layer 103a, the second gate insulating layer 103b, the first gate conductor layer 104a, and the second gate conductor layer 104b.
  • Dynamic flash memory cell 110 is formed.
  • the source N + layer 101a is the source line SL (an example of the "source line” in the claims)
  • the drain N + layer 101b is the bit line BL (the "bit line” in the claims).
  • the first gate conductor layer 104a is a plate wire PL (an example of the "first drive control line” in the claims)
  • the second gate conductor layer 104b is a word wire.
  • the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected may have a structure that is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 104a connected to the plate wire PL is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected.
  • the gate length of the first gate conductor layer 104a is made longer than the gate length of the second gate conductor layer 104b.
  • the gate length of the first gate conductor layer 104a is not made longer than the gate length of the second gate conductor layer 104b, and the film thickness of each gate insulating layer is changed to change the film thickness of the first.
  • the film thickness of the gate insulating film of the gate insulating layer 103a may be thinner than the film thickness of the gate insulating film of the second gate insulating layer 103b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 103a is made higher than the dielectric constant of the gate insulating film of the second gate insulating layer 103b. You may.
  • the channel region 102 between the N + layers 101a and 101b is electrically separated from the substrate to form a floating body.
  • FIG. 2A shows a state in which the hole group 106 generated by impact ionization in the previous cycle is stored in the channel region 102 before the erasing operation. and.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 101a, which is the source to which the source line SL is connected, and the channel region 102 becomes a forward bias regardless of the value of the initial potential of the channel region 102.
  • the hole group 106 stored in the channel region 102 generated by impact ionization in the previous cycle is sucked into the N + layer 101a of the source portion, and the potential V FB of the channel region 102 becomes V.
  • FB V ERA + Vb.
  • FIG. 2C shows an example of the voltage condition of each main node contact during the erasing operation.
  • 3 (A) to 3 (C) show the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • 0V is input to the N + layer 101a to which the source line SL is connected
  • 3V is input to the N + layer 101b to which the bit line BL is connected.
  • 2V is input to the connected first gate conductor layer 104a
  • 5V is input to the connected second gate conductor layer 104b of the word line WL.
  • an annular inversion layer 107a is formed on the inner circumference of the first gate conductor layer 104a to which the plate wire PL is connected, and the first gate conductor layer 104a is formed.
  • the first N-channel MOS transistor with is operated in the linear region.
  • the pinch-off point 108 exists in the inverted layer 107a on the inner circumference of the first gate conductor layer 104a to which the plate wire PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected is operated in the saturation region.
  • the inverted layer 107b is formed on the entire surface of the inner circumference of the second gate conductor layer 104b to which the word line WL is connected without the pinch-off point.
  • the inversion layer 407b formed on the entire inner circumference of the second gate conductor layer 104b to which the word line WL is connected is a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 104b.
  • Work as. As a result, the boundary of the channel region 102 between the first N-channel MOS transistor having the first gate conductor layer 104a connected in series and the second N-channel MOS transistor having the second gate conductor layer 104b.
  • the electric field is maximized in a region (an example of the "first boundary region" in the claims), and an impact ionization phenomenon occurs in this region.
  • this region is the region on the source side as seen from the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, this phenomenon is called the source side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 101a to which the source line SL is connected toward the N + layer 101b to which the bit line is connected. Accelerated electrons collide with lattice Si atoms, and their kinetic energy creates electron-hole pairs. Some of the generated electrons flow to the first gate conductor layer 104a and the second gate conductor layer 104b, but most of them flow to the N + layer 101b to which the bit line BL is connected (not shown).
  • the generated hole group 106 is a majority carrier of the channel region 102 and charges the channel region 102 with a positive bias (FIG. 3 (B)). Since the connected N + layer 101a of the source line SL is 0V, the channel region 102 has a built-in voltage Vb (about 0) of the PN junction between the connected N + layer 101a of the source line SL and the channel region 102. It is charged to .7V). When the channel region 102 is charged to the positive bias, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor become lower due to the substrate bias effect. As a result, as shown in FIG. 3C, the threshold voltage of the second N-channel MOS transistor to which the word line WL is connected becomes low. The write state of the channel area 102 is assigned to the logical storage data “1”.
  • the second boundary region between the first impurity layer and the first channel semiconductor layer, or the second impurity layer and the second channel semiconductor layer are used.
  • an electron-hole pair may be generated by an impact ionization phenomenon, and the channel region 102 may be charged by the generated hole group 106.
  • FIG. 3D shows a diagram for explaining the electric field strength during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention. Due to the impact ionization phenomenon on the source side, the electric field strength is the first gate conductor layer 104a to which the plate wire PL is connected, which is two gate conductor layers connected in series, and the second gate conductor to which the ward wire WL is connected. It shows how to maximize between the layer 104b and the layer 104b. At this time, although the amount is very small, the electric field becomes large even in the vicinity of the N + layer 101b of the drain portion to which the bit line BL is connected.
  • FIG. 3 (E) shows how the channel region 102, which is a floating body, is charged at the time of writing and the voltage rises. Since the channel area 102 is erased before writing, its initial value is (V ERA + Vb). When writing is started, the voltage in the channel region 102 rises to Vb according to the writing time. However, when the voltage of the channel region 102 becomes Vb or higher, the PN junction between the N + layer 101a to which the source line SL is connected and the channel region 102 of the P layer becomes a forward bias, and the source side impact ionization phenomenon occurs. The generated hole group 106 is emitted from the channel region 102 of the P layer to the source line SL connected to the N + layer 101a.
  • Vb is a built-in voltage of the PN junction between the N + layer 101a to which the source line SL is connected and the channel region 102 of the P layer, and is about 0.7V.
  • the word line WL is connected as the potential of the channel region 102 changes during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention shown in FIG. 3E. It is a figure for demonstrating the threshold voltage change of both the 2nd N-channel MOS transistor and the 1st N-channel MOS transistor to which a plate wire PL is connected. As the channel region 102 rises, the threshold voltage of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected decreases. Further, as shown in FIG. 3A, holes generated in the channel region 102 in the process of gradually changing the state of the floating body of the channel region 102 from the erased state “0” to the writing state “1”.
  • the group accumulates. That is, the threshold voltages of both the second N-channel MOS transistor to which the word line WL is connected and the first N-channel MOS transistor to which the plate line PL is connected decrease. Then, as shown in FIG. 3 (F), the word line WL voltage at the time of writing can be lowered as the threshold voltage is lowered. Then, as shown in FIG. 3 (G), the hole group 106 is accumulated in the channel region 102 for writing “1”, and along with this, the second N-channel MOS transistor to which the word line WL is connected is connected. The threshold voltage of both of the first N-channel MOS transistors to which the plate wire PL is connected decreases. As a result, positive feedback is applied, the current flowing from the bit line BL to the source line SL increases, the impact ionization phenomenon becomes more remarkable, and the page writing operation is accelerated.
  • the inversion layer is formed on the outer peripheral portion of the channel region 102 during the writing operation as the potential of the channel region 102 changes during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention. Is formed in. As a result, the electric field from the connected first gate conductor layer 104a of the plate wire PL to which the fixed voltage is constantly applied is shielded, and the retention characteristic of the hole group in the channel region 102 is improved.
  • the voltage of the word line WL becomes the second N channel MOS having the second gate conductor layer 104b.
  • the voltage is as high as 5V at the beginning of writing, but decreases to about 2V as the writing progresses. Can be done.
  • FIG. 3 (I) summarizes an example of the voltage condition of each main node contact during the writing operation.
  • photons are generated in addition to the electron / hole pair.
  • the generated photons repeatedly reflect with the first gate conductor layer 104a and the second gate conductor layer 104b of the Si pillar 100, and proceed in the vertical direction of the Si pillar 100.
  • the generated photons are generated in the first gate conductor layer 104a to which the plate wire PL is connected and the second gate conductor layer 104b to which the word wire WL is connected, using the Si column 100 as a waveguide.
  • the reflection is repeated and the Si column 100 travels in the vertical direction.
  • the first gate conductor layer 104a and the second gate conductor layer 104b also have a light shielding effect on the photons so that the photons generated at the time of writing do not destroy the data in the adjacent memory cells.
  • FIG. 4 (A) to 4 (D) are diagrams for explaining the reading operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 4A when the channel region 102 is charged to the built-in voltage Vb (about 0.7V), the threshold voltage of the N-channel MOS transistor is lowered by the substrate bias effect. This state is assigned to the logical storage data "1".
  • FIG. 4B when the memory block selected before writing is in the erase state “0” in advance, the channel area 102 has a floating voltage V FB and V ERA + Vb. The writing state "1" is randomly stored by the writing operation. As a result, logical storage data of logic "0" and "1” is created for the word line WL.
  • FIG. 4C reading is performed by a sense amplifier by utilizing the height difference between the two threshold voltages with respect to the word line WL.
  • FIG. 4D summarizes an example of the voltage condition of each main node contact during the read operation.
  • FIG. 4 (E) to 4 (H) show the gate capacitances of the two first gate conductor layers 104a and the second gate conductor layer 104b during the read operation of the dynamic flash memory cell according to the first embodiment of the present invention. It is a structural diagram explaining the magnitude relation of. It is desirable that the gate capacitance of the second gate conductor layer 104b to which the ward wire WL is connected is designed to be smaller than the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected. As shown in FIG. 4 (E), the vertical length of the first gate conductor layer 104a to which the plate wire PL is connected is larger than the vertical length of the second gate conductor layer 104b to which the word wire WL is connected.
  • FIG. 4 (F) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4 (E).
  • FIG. 4 (G) shows the combined capacity relationship of the dynamic flash memory.
  • C WL is the capacitance of the second gate conductor layer 104b
  • C PL is the capacitance of the first gate conductor layer 104a
  • C BL is the drain N + layer 101b and the second channel region 102b.
  • the capacitance of the PN junction between and C SL is the capacitance of the PN junction between the source N + layer 101a and the first channel region 102a.
  • V Read WL is the amplitude potential at the time of reading the word line WL.
  • the vertical length of the first gate conductor layer 104a to which the plate wire PL is connected is made longer than the vertical length of the first gate conductor layer 104b to which the word wire WL is connected, and C PL > C. It is desirable to use WL . However, only by adding the plate line PL, the coupling ratio of the capacitive coupling (C WL / (C PL + C WL + C BL + C SL )) with respect to the channel region 102 of the word line WL becomes small. As a result, the potential fluctuation ⁇ V FB in the channel region 102 of the floating body becomes small.
  • V ErasePL of the plate wire PL for example, a fixed voltage of 2V may be applied regardless of each operation mode, and for the voltage V ErasePL of the plate wire PL, for example, 0V is applied only at the time of erasing. You may.
  • the dynamic flash memory operation described in the present embodiment can be performed.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • a dynamic flash memory is formed on a Si pillar 100 standing vertically on a substrate Sub.
  • this dynamic flash memory does not stand in the vertical direction on the substrate Sub, for example, GAA (Gate All Around: for example, which is one of the SGTs].
  • GAA Gate All Around: for example, which is one of the SGTs.
  • Non-Patent Document 10] The above-mentioned dynamic flash memory operation can be performed even if it is formed horizontally with respect to the substrate Sub by using the technique and Nanosheet technology (see, for example, Reference [Non-Patent Document 11]). ..
  • a first gate insulating layer 103a and a second gate insulating layer 103b are provided on the substrate Sub to surround the entire side surface of the Si pillar 100 standing in the vertical direction, and the first gate insulating layer 103a,
  • the dynamic flash memory element has been described by taking an SGT having a first gate conductor layer 104a and a second gate conductor layer 104b surrounding the entire second gate insulating layer 103b as an example.
  • the dynamic flash memory element may have a structure that satisfies the condition that the hole group 106 generated by the impact ionization phenomenon is held in the channel region 102.
  • the channel region 102 may have a floating body structure separated from the substrate Sub.
  • the semiconductor base in the channel region is used as a substrate Sub. Even if it is formed horizontally with respect to the above, the above-mentioned dynamic flash memory operation can be performed. Further, it may have a device structure using SOI (Silicon OnInsulator) (see, for example, Non-Patent Documents 7 to 10). In this device structure, the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by the gate insulating layer and the element separation insulating layer.
  • SOI Silicon OnInsulator
  • the channel region has a floating body structure.
  • the dynamic flash memory element provided by the present embodiment, it is sufficient to satisfy the condition that the channel region has a floating body structure. Further, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, this dynamic flash operation can be performed if the channel region has a floating body structure.
  • the potential distributions of the first channel region 102a and the second channel region 102b are connected and formed. ..
  • the channel regions of the first channel region 102a and the second channel region 102b are connected by a region surrounded by the insulating layer 105, which is the first insulating layer, in the vertical direction.
  • FIGS. 2 (A) to 2 (D) show an example of erasing operation conditions.
  • the source line SL, the plate line PL, and the bit line BL can be realized.
  • the voltage applied to the word line WL may be changed.
  • the present embodiment provides the following features.
  • the N + layers 101a and 101b serving as sources and drains, the channel region 102, the first gate insulating layer 103a, the second gate insulating layer 103b, and the first gate conductor layer 104a
  • the second gate conductor layer 104b is formed in a columnar shape as a whole.
  • the source N + layer 101a is used for the source line SL
  • the drain N + layer 101b is used for the bit line BL
  • the first gate conductor layer 104a is used for the plate line PL
  • the second gate conductor layer 104b is used for the word.
  • Each is connected to the wire WL.
  • the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected is characterized by a structure that is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected. ..
  • a first gate conductor layer and a second gate conductor layer are laminated in the vertical direction. Therefore, the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected.
  • the memory cell area is not increased in a plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the first N-channel MOS transistor having the first gate conductor layer 104a connected to the plate wire PL on the source wire SL side is operated in the linear region and drained.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, which is arranged on the N + layer 101b side, is operated in the saturation region.
  • the inversion layer 407b formed on the entire surface directly under the second gate conductor layer 104b to which the word line WL is connected is substantially the second N-channel MOS transistor having the second gate conductor layer 104b. It becomes a drain.
  • the electric field between the first N-channel MOS transistor having the first gate conductor layer 104a connected in series and the second N-channel MOS transistor having the second gate conductor layer 104b becomes maximum. Impact ionization occurs in this region and electron-hole pairs are generated. In this way, the channel between the first N-channel MOS transistor having the first gate conductor layer 104a connected in series with the impact ionization generation location and the second N-channel MOS transistor having the second gate conductor layer 104b. Can be set to.
  • the first N-channel MOS transistor having the first gate conductor layer 104a to which the plate wire PL is connected, which is arranged on the N + layer 101a side as the source, is operated in the linear region and is operated in the linear region with the drain.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, which is arranged on the N + layer 101b side, is operated in the saturation region, whereby the inverted layer 107b is generated. Acts as a substantial drain portion extending from the N + layer 101b that serves as a drain.
  • the electric field strength due to the impact ionization phenomenon on the source side is the connected first gate conductor layer 104a of the plate wire PL, which is two gate conductor layers connected in series, and the connected second gate conductor layer of the word wire WL. It is maximized between the gate conductor layer 104b and the gate conductor layer 104b.
  • a second gate conductor layer 104b having a second gate conductor layer 104b to which a word line WL is connected is provided as the potential of the channel region 102 during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention increases.
  • the threshold voltage of the two N-channel MOS transistors and the first N-channel MOS transistor having the first gate conductor layer 104a to which the plate wire PL is connected is lowered. Therefore, as the threshold voltage decreases, the voltage of the word line WL at the time of writing can be decreased. Further, as the holes generated in the channel region 102 during writing are accumulated, positive feedback is applied and the page writing operation is accelerated. As a result, the data writing time can be shortened.
  • the inversion layer is formed on the outer peripheral portion of the channel region 102 of the Si column 100 during the write operation. It is formed. As a result, the electric field from the plate wire PL to which a fixed voltage is constantly applied is shielded. This improves the retention characteristics of the hole group in the channel region 102.
  • a second N-channel MOS transistor having a second gate conductor layer 104b is provided as the potential of the channel region 102 during the write operation of the dynamic flash memory cell according to the first embodiment of the present invention increases.
  • the initial voltage of the word line WL at the start of writing can be reduced while maintaining operation in the saturation region.
  • the effect of reducing the potential of the floating body 100, which is capacitively coupled to the second gate conductor layer 104b is reduced. This leads to stable operation by expanding the operation margin of the dynamic flash memory cell.
  • Photons are generated in addition to electron-hole pairs by the impact ionization phenomenon caused during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • the generated photons are repeatedly reflected by the first gate conductor layer 104a and the second gate conductor layer 104b of the Si column 100, and proceed in the vertical direction of the Si column 100.
  • the first gate conductor layer 104a to which the plate wire PL is connected has a shielding effect on the photons so that the photons generated at the time of writing do not destroy the data of the adjacent memory cells in the horizontal direction. ..
  • 5 (A) and 5 (B) show the writing operation.
  • 0V is input to the N + layer 101a which is the connected source of the source line SL
  • 3V is input to the N + layer 101b which is the connected drain of the bit line BL.
  • 5V is input to the first gate conductor layer 104a to which the plate wire PL is connected
  • 2V is input to the second gate conductor layer 104b to which the word wire WL is connected.
  • an inverted layer 107a is formed on the entire surface immediately below the first gate conductor layer 104a to which the plate wire PL is connected, and has the first gate conductor layer 104a.
  • the first N-channel MOS transistor operates in the saturation region.
  • the inversion layer 107a directly below the first gate conductor layer 104a to which the plate wire PL is connected has no pinch-off point and has a second gate conductor layer 104b.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected operates in the linear region.
  • the pinch-off point 108 exists in the formed inversion layer 107b directly below the second gate conductor layer 104b to which the word line WL is connected.
  • the electric field becomes maximum in the vicinity of the N + layer 101b, which is the drain of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, and impact ionization occurs in this region. Due to the impact ionization phenomenon, the floating body 100 is charged to Vb and becomes the writing state "1".
  • FIG. 5B summarizes an example of the voltage condition of each main node contact during this writing operation.
  • the voltage of the plate line PL can be set as high as 5V
  • the voltage of the word line WL can be set to be lower than that and fixed at 2V.
  • impact ionization occurs in the vicinity of the N + layer 101b, which is the drain of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected.
  • the dynamic flash memory operation can be performed as in the first embodiment.
  • connection positional relationship between the word line WL and the plate line PL with respect to the Si pillar 100 is upside down with respect to the structure shown in FIG.
  • the portion of the Si column 100 between the N + layers 101a and 101b that serve as the source and drain becomes the channel region 102.
  • a first gate insulating layer 103a2 and a second gate insulating layer 103b2 are formed so as to surround the channel region 102.
  • a first gate conductor layer 104a2 and a second gate conductor layer 104b2 are formed so as to surround the first gate insulating layer 103a2 and the second gate insulating layer 103b2, respectively.
  • the conductor layer 104b2 is formed in a columnar shape as a whole.
  • An insulating layer 105 for separating the first and second gate conductor layers is formed between the first gate conductor layer 104a2 and the second gate conductor layer 104b2.
  • the source N + layer 101a is used for the source line SL
  • the drain N + layer 101b is used for the bit line BL
  • the first gate conductor layer 104a2 is used for the word line WL
  • the second gate conductor layer 104b2 is used for the plate.
  • Each is connected to the line PL.
  • the gate capacitance of the second gate conductor layer 104b2 to which the plate wire PL is connected is larger than the gate capacitance of the first gate conductor layer 104a2 to which the word wire WL is connected. It is characterized by a structure that makes it larger.
  • the gate length of the first gate conductor layer 104a2 is made longer than the gate length of the second gate conductor layer 104b2 by changing the respective gate lengths.
  • a first N-channel MOS transistor having a first gate conductor layer 104a to which a plate wire PL is connected is arranged on the N + layer 101a side as a source.
  • a second N-channel MOS transistor having a second gate conductor layer 104b to which the word line WL is connected, which is arranged on the N + layer 101b side as a drain, are connected in series.
  • the connection positional relationship between the word line WL and the plate line PL with respect to the Si pillar 100 is upside down with respect to the structure shown in FIG. Further, as shown in FIG.
  • the gate length of the first gate conductor layer 104a2 is made longer than the gate length of the second gate conductor layer 104b2 by changing the respective gate lengths, and the plate wire PL is connected.
  • the gate capacitance of the second gate conductor layer 104b2 is characterized by a structure that is larger than the gate capacitance of the first gate conductor layer 104a2 to which the word line WL is connected.
  • FIGS. 7 (A) to 7 (M) A method for manufacturing the dynamic flash memory according to the fourth embodiment will be described with reference to FIGS. 7 (A) to 7 (M).
  • (a) is a plan view
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • a case of forming a memory cell area consisting of nine memory cells of 3 rows ⁇ 3 columns will be described.
  • the P layer substrate 1 is prepared.
  • the N + layer 2 is formed on the upper part of the P layer substrate 1.
  • the P layer 3 is formed by the epitaxial growth method.
  • an N + layer 4 is formed on the upper portion of the epitaxially grown P layer 3.
  • a mask material layer (not shown) was deposited on the upper part of the N + layer 4, and the mask material layers 5 11 to 5 33 patterned in the region forming the Si column were formed. leave.
  • it may be formed by etching by the RIE (Reactive Ion Etching) method.
  • the region covered with the mask material layers 5 11 to 5 33 is left, and the epitaxially grown P layer 3 is etched by, for example, the RIE (Reactive Ion Etching) method, and N + Layers 4 11 to 4 33 are formed at the top of the P layer Si columns 3 11 to 3 33 .
  • RIE Reactive Ion Etching
  • a hafnium oxide (HfO 2 ) layer 6 11 to 6 33 which is a gate insulating layer by the ALD (Atomic Layer Deposition) method, is surrounded by Si columns 3 11 to 3 33 .
  • the HfO 2 layers 6 11 to 6 33 may be formed by being connected to the N + layer 2 on the outer peripheral portion of the P layer Si columns 3 11 to 3 33 .
  • a TiN layer (not shown) to be a gate conductor layer is formed by covering the HfO 2 layers 6 11 to 6 33 after covering the SiO 2 layer 7. Then, the TiN layer is etched by the RIE method to form the TiN layers 81, 8 2 and 83 which are the first gate conductor layers.
  • the TiN layers 81, 8 2 and 83 which are the first gate conductor layers, are plate wire PLs.
  • the SiO 2 layer 9 serves as an insulating material between the plate wire PL and the word wire WL.
  • a TiN layer (not shown) to be a second gate conductor layer is formed by covering the HfO 2 layers 6 11 to 6 33 . Then, the TiN layer is etched by the RIE method to form the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers. The TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers are word line WLs. Then, the SiO 2 layer 11 is covered. Next, the mask material layers 5 11 to 5 33 are removed by etching to form pores 12 11 to 12 33 .
  • a conductor layer for example, tungsten W13 11 to 13 33 is embedded in the holes 12 11 to 12 33 by a damascene process.
  • a conductor layer (not shown) of a copper CU is formed.
  • the copper CU layer is etched by the RIE method to form, for example, copper CU layers 141 , 142 , and 14 3 which are wiring conductor layers.
  • the copper CU layers 141, 142, and 14 3 which are the wiring conductor layers are bit wires BL.
  • the SiO 2 layer 15 serving as a protective film is covered to complete the dynamic flash memory cell region.
  • the area of the 1-cell region UC surrounded by the dotted line is 4F 2 when the length between the Si pillars 3 11 to 3 33 and the length between the Si pillars 3 11 to 3 33 is F.
  • an N + layer 2 is formed on the upper part of the P layer substrate 1, and then the P layer 3 is formed by an epitaxial growth method and is epitaxially grown.
  • An N + layer 4 is formed on the upper part of the P layer 3, a mask material layer is deposited on the upper part of the N + layer 4, and the patterned mask material layers 5 11 to 5 33 are left in the region forming the Si column, and RIE (Reactive) is left. Etching is performed by the Ion Etching) method to form Si columns.
  • the region covered with the mask material layers 5 11 to 5 33 is left, and the epitaxially grown P layer 3 is etched by, for example, the RIE (Reactive Ion Etching) method, and the N + layers 4 11 to 4 33 are placed on the upper part.
  • the P layer Si column 3 11 to 3 33 to be formed is formed.
  • P-layer Si columns 3 11 to 3 33 including N + layers 2, 4 11 to 4 33 can be formed at the same time on the upper and lower sides. This leads to simplification of manufacturing of this dynamic flash memory.
  • a hafnium oxide (HfO 2 ) layer 6 11 to 6 33 to be a gate insulating layer is formed by surrounding the Si columns 3 11 to 3 33 by the ALD (Atomic Layer Deposition) method.
  • the HfO 2 layers 6 11 to 6 33 are covered to form a TiN layer to be the first gate conductor layer.
  • the TiN layer is etched by the RIE method to form the TiN layers 81, 8 2 and 83 which are the first gate conductor layers.
  • the TiN layers 81, 8 2 and 83 which are the first gate conductor layers, are plate wire PLs.
  • FIG. 8A shows a memory block circuit diagram selected for block erasure.
  • the memory cells show a total of 9 CL 11 to CL 33 of 3 rows ⁇ 3 columns, but the actual memory block is larger than this matrix.
  • Source lines SL 1 to SL 3 , bit lines BL 1 to BL 3 , plate lines PL 1 to PL 3 , and word lines WL 1 to WL 3 are connected to each memory cell.
  • an erasing voltage V ERA is applied to the source lines SL 1 to SL 3 of the memory block selected for block erasing.
  • the bit lines BL 1 to BL 3 are VSS
  • the word lines WL 1 to WL 3 are VSS .
  • VSS is 0V.
  • V ErasePL is applied to the plate lines PL 1 to PL 3 regardless of whether or not the block erasure is selected, but V Erase PL is applied to the plate lines PL 1 to PL 3 of the selected block . Is applied, and VSS may be applied to the plate lines PL 1 to PL 3 of the non-selective block.
  • the potential of the channel region 102 of the floating body in the erased state “0” is V ERA + Vb.
  • the potential of the channel region 102 of the floating body is -2.3V.
  • Vb is a built-in voltage of the PN junction between the N + layer which is the source line SL and the channel region 102 of the floating body, and is about 0.7V.
  • a cache memory for temporarily storing the data in the memory block and a logical address physical address conversion table for the memory block are required. These are stored in the dynamic flash memory device. It may be provided or it may be provided in the system that handles it.
  • An erasing voltage V ERA is applied to the source lines SL 1 to SL 3 of the memory block selected for block erasing.
  • V ERA + Vb The potential of the channel region 102 in the erased state “0” is V ERA + Vb.
  • Vb is the built-in voltage of the PN junction between the N + layer, which is the source line SL, and the channel region 102.
  • FIG. 9A shows a memory block circuit diagram selected for page writing.
  • V Prog BL is applied to the bit line BL 2 for writing “1”
  • VSS is applied to the bit lines BL 1 and BL 3 that do not write and maintain the erased state “0”.
  • V ProgBL is 3V and VSS is 0V.
  • V Prog WL is applied to the word line WL 2 for which page writing is performed
  • VSS is applied to the word lines WL 1 and WL 3 for which page writing is not performed.
  • V ProgWL is 5V and VSS is 0V.
  • V Prog PL is applied to the plate lines PL 1 to PL 3 regardless of whether page writing is selected or not.
  • V ProgPL is 2V.
  • the bit line BL 2 connected to the memory cell CL 22 is V Prog BL
  • the word line WL 2 is V Prog WL
  • the plate line PL 2 is V Prog PL, so that the word line WL 2 is connected.
  • the source side impact ionization phenomenon occurs between 2 and the input two-layer gate of the plate wire PL 2 .
  • Vb is a PN junction between the source N + layer to which the source line SL is connected and the channel region 102, and is, for example, 0.7V.
  • VSS is applied to the bit lines BL 1 and BL 3 connected to the memory cells CL 21 and CL 23 that do not write "1" on the same selection page and keep the erased state
  • the memory cell CL In 21 and CL 23 the current from the drain to the source does not flow, the source side impact ionization phenomenon does not occur, and the logical storage data in the erased state “0” is maintained.
  • V ProgBL is applied to the bit line BL 2 for writing "1"
  • the bit lines BL 1 and BL 3 that do not write and maintain the erased state "0" are used.
  • VSS is applied.
  • the bit line BL 2 connected to the memory cell CL 22 is V Prog BL
  • the word line WL 2 is V Prog WL
  • the plate line PL 2 is V Prog PL, so that the word line WL 2 is connected.
  • the source side impact ionization phenomenon occurs between 2 and the input two-layer gate of the plate wire PL 2 .
  • Vb is a PN junction between the N + layer, which is the source to which the source line SL is connected, and the channel region 102.
  • the back bias effect lowers the threshold voltage of the second N-channel MOS transistor input by the word line WL.
  • VSS is applied to the bit lines BL 1 and BL 3 connected to the memory cells CL 21 and CL 23 that do not write “1” on the same selection page and keep the erased state, respectively.
  • the current from the drain to the source does not flow, the source side impact ionization phenomenon does not occur, and the logical storage data in the erased state “0” is maintained.
  • VSS is applied to the source lines SL 1 to SL 3
  • V Read BL is applied to the bit lines BL 1 to BL 3
  • VSS is 0V
  • V ReadBL is 1V
  • V Read WL is applied to the selection word line WL 2 for page reading.
  • V Read WL is 2V
  • V Read PL is applied to the plate lines PL 1 to PL 3 regardless of whether page writing is selected or not.
  • V ReadPL is 2V.
  • the threshold voltage is high, so that the memory cell current does not flow and the bit line BL does not discharge and maintains V Read BL.
  • the threshold voltage is low, so that the memory cell current flows, the bit line BL is discharged, and the V Read BL is changed to VSS. do.
  • the potential states of these two bit lines BL are read by a sense amplifier, and "1" and "0" of the logical storage data in the memory cell are determined (not shown).
  • the threshold voltage is high, so the memory cell current does not flow and the bit line is discharged. Keep V Read BL without.
  • the threshold voltage is low, so that the memory cell current flows, the bit line is discharged, and the V Read BL changes to VSS. ..
  • VSS is applied to the source lines SL 1 to SL 3 of the selection memory block to be refreshed
  • V is applied to the bit lines BL 1 to BL 3 .
  • Refresh BL is applied.
  • VSS is 0V
  • V RefreshBL is 3V.
  • a fixed voltage V RefreshPL is applied to the plate lines PL 1 to PL 3 regardless of whether or not block erasure is selected, but V Refresh PL is applied to the plate lines PL 1 to PL 3 of the selected block.
  • VSS may be applied to the plate lines PL 1 to PL 3 of the non-selection block.
  • V Refresh WL is applied to the word lines WL 1 to WL 3 of the memory block for refreshing.
  • V RefreshPL is 2V and V RefreshWL is 3V.
  • FIG. 11C summarizes an example of the voltage condition of each main node contact at the time of block refresh.
  • the memory block data is temporarily stored in the cache in the memory chip or in the system, and the memory block is erased in blocks. It is refreshed by rewriting the logical storage data.
  • the conversion table of the logical block address and the physical block address may be stored in the memory chip or the system, and the refreshed data may be stored in the physical block address different from the previous one.
  • the following features are provided.
  • the first N-channel MOS transistor and word line WL to which the plate line PL is connected are placed in the logical storage data “1” stored in the channel area 102 of the floating body of the memory cell. Since the threshold voltage of the second N-channel MOS transistor to which is connected is low, memory cell current flows even if the applied voltage is V RefreshWL and V RefreshPL , which are lower than the page write voltage. A source-side impact ionization phenomenon occurs between the two gates, and the generated holes are accumulated in the channel region 102 of the floating body. As a result, the memory cell in the write state "1" is refreshed in units of memory blocks.
  • V PageErase PL is applied only to the plate line PL 2 connected to the memory cell whose page is erased.
  • V PageErasePL is, for example, 2V.
  • V PageErase WL is applied to the word line WL 2 connected to the memory cell whose page is erased, and V PageErase WL is VSS , for example, 0V.
  • V ERA Page is applied to the source lines SL 1 to SL 3 .
  • V ERA Page is set at a voltage higher than the block erasing bit line applied voltage V ERA . For example, V ERA is -3V , while V ERA Page is -1V. This is protection so that the data in the memory cell that has already been written to "1" and maintained to be erased by "0" in the same block for page erasure is not rewritten by page erasure.
  • FIG. 12C summarizes an example of the voltage condition of each main node contact when the page is erased.
  • the plate wire PL other than the plate wire PL connected to the memory cell for page erasing drops from the constantly applied fixed voltage to VSS. Since the gate capacitance to which the plate wire PL is connected is large, the floating body FB of the memory cell storing the data of “1” and “0” is lowered by the capacitive coupling. As a result, page erasure protects the already written "1" data from being rewritten. Then, V PageErase PL is applied only to the plate line PL 2 connected to the memory cell whose page is erased. Further, V ERA Page is applied to the bit lines BL 1 to BL 3 . This makes it possible to reliably erase the page.
  • FIGS. 13 (A) to 13 (E) A method for manufacturing the dynamic flash memory according to the tenth embodiment will be described with reference to FIGS. 13 (A) to 13 (E).
  • (a) is a plan view
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • a case of forming a memory cell area consisting of nine memory cells of 3 rows ⁇ 3 columns will be described.
  • FIGS. 7 (A) to 7 (F) are performed.
  • the SiO 2 layer 7 is formed, the entire HfO 2 layer 6 is covered with the HfO 2 layer 6 by, for example, the ALD method.
  • the HfO 2 layer 6 is surrounded and the TiN layers 8 1 , 8 2 and 83, which are the first gate conductor layers extended in the XX'line direction , are formed. do.
  • the HfO 2 layer 6 above the upper ends of the TiN layers 81, 8 2, and 8 3 is removed to form the second gate insulating layer, the HfO 2 layer 61. Form. Then, the entire surface is covered with the HfO 2 layer 18. Then, in the same manner as in the process shown in FIG. 7 (J), the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers extended in the XX'line direction are formed.
  • CVD Chemical Vapor Deposition
  • CMP Chemical Mechanical Polish
  • the W layers 201 and 202 are formed in contact with the N + layer 2 at the bottom of the contact holes 19 1 and 19 2 . Then, on the W layers 201 and 202, the SiO 2 layers 22 1 and 222 including the pores 21 1 and 211 extending in the XX'direction are formed.
  • FIG. 13 (E) SiO 2 surrounding the TiN layers 10 1 , 10 2 , 10 3 is performed.
  • the layer 11 1 and the SiO 2 layer 112 covering the N + layers 4 11 to 4 33 are formed.
  • the W layers 13 11 to 13 33 are formed on the N + layers 4 11 to 4 33 .
  • the damascene method for example, Cu layers 141 , 142, and 14 3 to be bit wire BL are formed.
  • the SiO 2 layer 15 is formed.
  • the SiO 2 layers 22 1 and 222 including the pores 21 1 and 211 may be formed of a low dielectric constant material layer containing the pores 21 1 and 211 . Further, the SiO 2 layers 22 1 and 222 may be formed from other insulating material layers.
  • the upper end positions of the holes 21 1 and 211 in the vertical direction are lower than the upper end positions of the TiN layers 10 1 , 10 2 , 10 3 of the second gate conductor layer. Further, the upper end positions of the holes 21 1 and 211 in the vertical direction may be lower than the upper end positions of the TiN layers 81, 8 2 and 8 3 of the first gate conductor layer.
  • the holes 16 1 and 16 2 are formed on the N + layer 4 11 to 4 33 , on the side surface of any one of the W layer 13 11 to 13 33 , the Cu layer 14 11 to 14 3 , or two consecutive layers. May be formed.
  • This embodiment has the following features.
  • the HfO 2 layers 6 11 to 6 33 serving as the gate insulating layer are the N + layers on the tops of the Si columns 3 11 to 3 33 . It is formed by connecting 4 11 to 4 33 and N + layer 2 at the bottom.
  • the gate insulating layer of the PL line gate TiN layers 8 1 , 8 2 , 8 3 and the WL line gate TiN layers 10 1 , 10 2 , 10 3 is formed by the same HfO 2 layers 3 11 to 33 3. Has been done.
  • the PL line gate conductor layers 8 1 , 8 2 , 8 3 and the WL line gate conductor layers 10 1 , 10 2 , 10 3 and the gate insulating layers 6 and 18 are separately separated. It is formed.
  • the film thickness and the material of the gate insulating layer 6 and the gate insulating layer 18 are separately selected, and the PL line and the floating body capacitance C PL can be more effectively obtained, and the WL wire and the floating body capacitance C can be obtained more effectively. It can be larger than the WL . This contributes to more stable dynamic flash memory operation.
  • (Feature 2) In the fourth embodiment, as shown in FIG. 7 (I), as an interlayer insulating layer between the PL line gate TiN layers 8 1 , 8 2 , 8 3 and the WL line gate TiN layers 10 1 , 10 2 , 10 3 .
  • the SiO 2 layer 9 is formed. The formation of the SiO 2 layer 9 is performed, for example, after the formation of the TiN layers 81, 82, and 8 3 in FIG . 7 (H), the entire SiO 2 layer is covered, and then the upper surface position thereof is determined by the CMP method.
  • the mask material layer 5 11 to 5 33 is polished to the upper surface position and then etched back by RIE to form.
  • FIG. 7 (I) As an interlayer insulating layer between the PL line gate TiN layers 8 1 , 8 2 , 8 3 and the WL line gate TiN layers 10 1 , 10 2 , 10 3 .
  • the SiO 2 layer 9 is formed. The formation of the SiO 2 layer 9 is performed, for example, after the formation
  • the interlayer insulating layer corresponding to the SiO 2 layer 9 is formed, and the HfO 2 layer 18 is formed as the second gate insulating layer, and at the same time, the SiO is formed. It is formed as an interlayer insulating layer corresponding to the two layers 9. This simplifies the manufacturing process.
  • the contact holes 191 and 192 have holes 21 1 and 221 and W layers 201 and 202 formed therein.
  • the holes 21 1 and 211 and the W layers 201 and 202 2 are formed by self-alignment.
  • the W layers 21 and 202 reduce the resistance of the N + layer 2 region of the SL line to contribute to more stable dynamic flash memory operation.
  • the holes 21 1 and 211 can reduce the parasitic capacitance between the WL line TiN layers 81, 82 , 83 and the PL line TiN layers 10 1 , 10 2 , 10 3 . This reduction in parasitic capacitance can contribute to the expansion of the operating margin of dynamic flash memory.
  • the formation of the holes 21 1 and 211 and the W layers 21 and 202 by self - alignment contributes to high integration of the dynamic flash memory.
  • the W layers 21 and 202 may not be formed in the memory cell region, but the SL wire metal wiring portion connected to the N + layer 2 may be formed in the peripheral portion of the memory cell region.
  • the SL line resistance is larger than that in the case where the W layers 201 and 2022 are present, but the WL line TiN layers 81, 8 2 , 83 , and the PL line TiN layers 10 1 , 10 2 are present.
  • the effect of reducing the parasitic capacitance between 10 and 3 remains the same, and there is no need to improve the precision of the manufacturing process in order to reliably connect the W layers 21 and 202 to the N + layer 2 .
  • the presence or absence of the formation of the W layers 201 and 202 can be selected in consideration of the low resistance of the SL line and the facilitation of the manufacturing process.
  • the holes 16 1 , 16 2 formed between the side surfaces of the N + layers 4 11 to 4 33 , the W layers 13 11 to 13 33 , and the Cu layers 14 11 to 14 33 shown in FIG. 13 (E) are bit wires BL.
  • the parasitic capacitance between can be reduced. This contributes to more stable dynamic flash memory operation.
  • phosphorus P and arsenic As are ion-implanted into the P layer substrate 1 to provide an N-well (N-Well) layer 1A.
  • boron B is ion-implanted into the N-well (N-Well) layer 1A to provide the P-well (P-Well) layer 1B.
  • This two-layer well structure is a measure for enabling the dynamic flash memory of the present application to apply a negative bias to the source line SL during the erasing operation. By adopting such a double-layer well structure, the negative bias of the source line SL does not affect the PN junction of other peripheral circuits and the transistor circuit.
  • the erasing operation of the dynamic flash memory of the present application makes the source line SL a negative bias.
  • the double-layer well structure in the P-layer substrate 1 in the memory cell region By providing the double-layer well structure in the P-layer substrate 1 in the memory cell region, other circuits can be shielded from this negative bias.
  • the Si pillar is formed in the present invention
  • the semiconductor pillar may be made of a semiconductor material other than the Si pillar. This also applies to the other embodiments according to the present invention.
  • the N + layers 101a and 101b serving as sources and drains in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers. Further, the N + layers 101a and 101b serving as sources and drains may be formed of different semiconductor material layers. This also applies to the other embodiments according to the present invention.
  • the N + layer 4 is formed on the upper part of the P layer 3 epitaxially grown in FIG. 7D by the epitaxial crystal growth method.
  • the formed N + layer may be used.
  • the N + layer may be formed by another method. This also applies to the other embodiments according to the present invention.
  • a hafnium oxide (HfO 2 ) layer 6 11 to 6 33 to be a gate insulating layer is formed by surrounding the Si columns 3 11 to 3 33 .
  • the hafnium oxide (HfO 2 ) layer 6 11 to 6 33 uses a single layer or another material layer including an organic material or an inorganic material, if it is a material suitable for the object of the present invention. May be good. This also applies to the other embodiments according to the present invention.
  • the mask material layers 5 11 to 5 33 deposited on the upper part of the N + layer 4 and patterned in the region forming the Si column are left.
  • the mask material layer is an organic material or an inorganic material consisting of a SiO 2 layer, an aluminum oxide (Al 2 O 3 ; also referred to as AlO) layer, a SiO 2 layer, and a single layer or a plurality of layers as long as the material meets the object of the present invention.
  • AlO aluminum oxide
  • SiO 2 layer silicon oxide
  • Other material layers containing the material may be used. This also applies to the other embodiments according to the present invention.
  • the upper surface of each of the mask material layers 5 11 to 5 33 and the position of the bottom in the vertical direction are formed in the same manner.
  • the positions of the surface and the bottom may be different in the vertical direction. This also applies to the other embodiments according to the present invention. This also applies to the other embodiments according to the present invention.
  • the thickness and shape of the mask material layers 5 11 to 5 33 are changed by polishing by CMP, RIE etching, and washing. There is no problem if this change is within the range that meets the object of the present invention. This also applies to the other embodiments according to the present invention.
  • the materials of the various wiring metal layers WL, PL, BL, SL may be not only metals but also conductive material layers such as alloys, acceptors, or semiconductor layers containing a large amount of donor impurities. Well, they may be configured in a single layer or in combination of multiple layers. This also applies to the other embodiments according to the present invention.
  • a TiN layer was used as the gate conductor layer.
  • the TiN layer a material layer composed of a single layer or a plurality of layers can be used as long as it is a material that meets the object of the present invention.
  • the TiN layer can be formed from a conductor layer such as a single layer or a plurality of metal layers having at least a desired work function.
  • another conductive layer such as a W layer may be formed.
  • a single layer or a plurality of metal layers may be used.
  • the W layer acts as a metal wiring layer connecting the gate metal layers.
  • a single layer or a plurality of metal layers may be used.
  • the hafnium oxide (HfO 2 ) layers 6 11 to 6 33 which are the gate insulating layers are formed by surrounding the Si columns 3 11 to 33 3, but each of them is made of a single layer or a plurality of layers. Other material layers may be used. This also applies to the other embodiments according to the present invention.
  • the shape of the Si pillars 3 11 to 33 3 in a plan view was a circular shape.
  • the shape of a part or all of the Si columns 3 11 to 33 3 in a plan view may be a circle, an ellipse, a shape elongated in one direction, or the like.
  • Si columns having different planar views can be mixedly formed in the logic circuit region according to the logic circuit design. This also applies to the other embodiments of the present invention.
  • an alloy layer such as metal or silicide may be formed on the upper surface of the bottom N + layer 2.
  • a metal layer or an alloy layer that is in contact with and stretched in contact with these P + layers and N + layers may be provided. This also applies to the other embodiments according to the present invention.
  • the dynamic flash memory cell is formed on the P layer substrate 1, but an SOI (Silicon On Insulator) substrate may be used instead of the P layer substrate 1.
  • SOI Silicon On Insulator
  • a substrate made of another material may be used as long as it serves as a substrate. This also applies to the other embodiments according to the present invention.
  • a dynamic flash memory cell constituting a source and a drain using N + layers 101a and 101b having the same polarity of conductivity above and below the Si column 100 has been described, but the polarities are different.
  • the present invention can also be applied to a tunnel type device having a source and a drain. This also applies to the other embodiments according to the present invention.
  • the hafnium oxide (HfO 2 ) layers 6 11 to 6 33 to be the gate insulating layer are formed. It is formed by surrounding the Si columns 3 11 to 3 33 , and the TiN layer is etched by the RIE method to form the TiN layers 8 1 , 8 2 , 8 3 which are the first gate conductor layers, and the TiN is formed by the RIE method. The layers were etched to form the TiN layers 10 1 , 10 2 , 10 3 , which are the second gate conductor layers.
  • hafnium oxide (HfO 2 ) layers 6 11 to 6 33 which are gate insulating layers, are formed surrounding Si columns 3 11 to 3 33 , and the TiN layer is etched by the RIE method to form the first gate conductor layer.
  • the TiN layers 8 1 , 8 2 , 8 3 are formed, and the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers are formed, and then the N + layers 4 11 to 4 33 are formed. You may. This also applies to the other embodiments according to the present invention.
  • the P layer 3 was formed by the epitaxial growth method.
  • a P + layer containing acceptor impurities may be formed by the epitaxial crystal growth method.
  • the thin single crystal Si layer is a material layer for obtaining the P layer 3 having good crystallinity. As long as it is a material layer for obtaining the P layer 3 having good crystallinity, it may be another single layer or a plurality of material layers.
  • the HfO 2 layer is used as the gate insulating layer, but another material layer composed of a single layer or a plurality of layers may be used for each. This also applies to the other embodiments according to the present invention.
  • the shape of the Si pillar in a plan view was a circular shape.
  • the shape of these Si columns in a plan view may be not only a circular shape and a rectangular shape but also an elliptical shape. This also applies to the other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to extract the hole group in the floating body FB, but the bit line BL is negative instead of the source line SL.
  • the erasing operation may be performed by using a bias or by setting the source line SL and the bit line BL to a negative bias. This also applies to the other embodiments according to the present invention.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT can be obtained.
  • Dynamic flash memory cell 100 Si column 101a, 101b: N + layer 102 having a P-type or i-type (intrinsic type) conductive type: Channel regions 103a, 103b, 103a2, 103b2: Gate insulating layer 104a, 104b, 104a2, 104b2: Gate conductor layer 105: Insulation layer for separating two gate conductor layers BL: Bit line SL: Source line PL: Plate line WL: Word line FB: Floating body 1: P layer substrate 1A: N well 1B: P well 2, 4: N + layer 3: P layer 5 11 to 5 33 by the epitaxial growth method: Mask material layer 4 11 to 4 33 : N + layer 3 11 to 3 33 : P layer Si column 6 11 to 6 33 : Hafnium oxide (HfO 2 ) layer 7, 8, 11, 15: SiO 2 layer 8 1 , 8 2 , 8 3 , 10 1 , 10 2 , which is a gate insulating layer.
  • HfO 2
  • TiN layer which is a gate conductor layer 12 11 to 12 33 : Pore 13 11 to 13 33 : Conductor layer, for example, tungsten W 14 1 , 142 , 14 3 : Conductor layer, for example, copper CU layer.
  • CL 11 to CL 33 Memory cell SL 1 to SL 3 : Source line BL 1 to BL 3 : Bit line PL 1 to PL 3 : Plate line WL 1 to WL 3 : Word line 1110a, 1110b: DRAM memory cell without capacitor 1100: SOI substrate 1101: SiO 2 film 1102 of SOI substrate: Floating Body 1103: Source N + Layer 1104: Drain N + 1105: Gate conductive layer 1106: Hole 1107: Inverted layer, electron channel 1108: Pinch-off point 1109: Gate oxide film

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Abstract

基板Ｓｕｂ上に、垂直方向に立つか、または水平方向に伸延し、且つ、断面形状が円形、または長方形状の半導体母体（Ｓｉ柱）１００の両端にある第１の不純物層１０１ａと、第２の不純物層１０１ｂとの間の、半導体母体１００を囲んだ第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂと、第１のゲート導体層１０４ａと、第２のゲート導体層１０４ｂとがある。そして、第１の不純物層１０１ａと、第２の不純物層１０１ｂと、第１のゲート導体層１０４ａと、第２のゲート導体層１０４ｂに電圧を印加して、第１の不純物層１０１ａと第２の不純物層１０１ｂとの間に流す電流でチャネル領域１０２にインパクトイオン化現象を発生させ、発生させた電子群と正孔群の内、前記電子群を、チャネル領域１０２から除去して正孔群の一部をチャネル領域１０２に保持するメモリ書き込み動作と、このチャネル領域１０２に保持した正孔群を、第１の不純物層１０１ａと、第２の不純物層１０１ｂのいずれか一方、または両者より除去してメモリ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図１５（Ａ）～（Ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図１６（Ａ）と（Ｂ）に、動作上の問題点と、図１７（Ａ）～（Ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図１５（Ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１１０１に形成され、ソースＮ+層１１０３にはソース線ＳＬが接続され、ドレインＮ+１１０４にはビット線ＢＬが接続され、ゲート導電層１１０５にはワード線ＷＬが接続され、ＭＯＳトランジスタ１１１０ａのフローティングボディ（Floating Body）１１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１１０２直下には、ＳＯＩ基板のＳｉＯ2層１１０１が接している。このＭＯＳトランジスタ１１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１１０３から延びる電子のチャネル１１０７には、ピンチオフ点１１０８があり、ビット線が接続しているドレインＮ+層１１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１１０ａを動作させると、ドレインＮ+１１０４近傍のピンチオフ点１１０８に置いて、電界強度が最大となる。この結果、ソースＮ+層１１０３からドレインＮ+層１１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１１０９を飛び越えて、ゲート導電層１１０５に到達する。そして、同時に発生した正孔１１０６は、フローティングボディ１１０２を充電する。この場合、発生した正孔は、フローティングボディ１１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１１０２は、生成された正孔１１０６で満たされ、フローティングボディ１１０２の電圧がソースＮ+層１１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+１１０３に放電する。ここで、Ｖｂは、ソースＮ+層１１０３とＰ層のフローティングボディ１１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１５（Ｂ）には、生成された正孔１１０６でフローティングボディ１１０２が飽和充電された様子を示している。
　次に、図１５（Ｃ）を用いて、メモリセル１１１０ｂの“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１１０ａと“０”書込みのメモリセル１１１０ｂが存在する。図１５（Ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１１０４とＰ層のフローティングボディ１１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１１０２に予め前サイクルで生成された正孔１１０６は、ビット線ＢＬに接続されたドレインＮ+層１１０４に流れる。書込み動作が終了すると、生成された正孔１１０６で満たされたメモリセル１１１０ａ（図１５（Ｂ））と、生成された正孔が吐き出されたメモリセル１１１０ｂ（図１５（Ｃ））の２つのメモリセルの状態が得られる。正孔１１０６で満たされたメモリセル１１１０ａのフローティングボディ１１０２の電位は、生成された正孔がいないフローティングボディ１１０２よりも高くなる。したがって、メモリセル１１１０ａのしきい値電圧は、メモリセル１１１０ｂのしきい値電圧よりも低くなる。その様子を図１５（Ｄ）に示している。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図１６（Ａ）と（Ｂ）を用いて、説明する。図１６（Ａ）で示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディ間の容量ＣWLと、ソース線の接続されたソースＮ+層１１０３とフローティングボディ１１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１１０４とフローティングボディ１１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１１０２の電圧も、その影響を受ける。その様子を図１６（Ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB1 － ＶFB2
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＣProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルに置いて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１１０２との容量結合によって、フローティングボディ１１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１１０２“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１７（Ａ）と図７（Ｂ）に読出し動作を示しており、図１７（Ａ）は、“１”書込み状態を、図１７（Ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
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　メモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を対決するために、本発明に係る半導体メモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接する、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接する、または、近接した第２のゲート絶縁層と、（同上）
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
　前記第１の不純物層に接続した第１の配線導体層と、
　前記第２の不純物層に接続した第２の配線導体層と、
　前記第１のゲート導体層に接続した第３の配線導体層と、
　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
　前記半導体母体が前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層を有し、
　前記チャネル半導体層側面全体が、前記第１のゲート絶縁層と、前記第２のゲート絶縁層とにより、または、前記第１のゲート絶縁層と、前記第２のゲート絶縁層を含む絶縁材料層で囲まれており、
　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層との、いずれか、または両方に残存させる動作とを行って、メモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行うことを特徴とする。
　前記メモリ消去動作を行うことにより、前記第１の不純物層と前記第１のチャネル半導体層との間の、第１のＰＮ接合と、前記第２の不純物層と、前記第２のチャネル半導体層との間の、第２のＰＮ接合とを、逆バイアス状態に保持することを特徴とする。
　前記第１の配線導体層は、ソース線であり、前記第２の配線導体層は、ビット線であり、前記第３の配線導体層と、前記第４の配線導体層との一方がワード線であれば、他方が第１の駆動制御線であり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行うことを特徴とする。
　平面視において、前記第２の配線導体層は、前記第３の配線導体層と前記第４の配線導体層とに直交していることを特徴とする。
　前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きい、
　ことを特徴とする。
　前記第１のゲート導体層の第１のチャネル長が、前記第２のゲート導体層の第２のチャネル長よりも長いか、前記第１のゲート絶縁層が、前記第２のゲート絶縁層よりも薄いか、前記第１のゲート絶縁層の比誘電率が、前記第２のゲート絶縁層の比誘電率よりも大きいか、の内いずれか、又はこれらを組み合わせて、
　前記第１のゲート容量が、前記第２のゲート容量よりも大きいことを特徴とする。
　前記第１の不純物層と前記第２の不純物層は、Ｎ型半導体層であり、前記第１のチャネル半導体層と前記第２のチャネル半導体層は、Ｐ型半導体層、または中性半導体層であり、
　前記メモリ消去動作が開始されると、前記第２の不純物層は、前記第２のチャネル半導体層よりも低電圧となり、前記第２の不純物層と、前記第２のチャネル半導体層との間の、前記第２の不純物層と、前記第２のチャネル半導体層とによるＰＮ接合が順バイアスとなり、前記正孔群を前記第２のチャネル半導体層から前記第２の不純物層へ引き去る正孔群除去動作と、
　続いて、前記第２の不純物層が、前記第２のチャネル半導体層よりも高電圧となり、前記第２のＰＮ接合が逆バイアスとなり、前記正孔群の除去が停止する除去正孔群除去停止動作と、により、前記メモリ消去動作が行われることを特徴とする。
　前記メモリ書き込み動作が開始されると、インパクトイオン化現象で発生した前記正孔群が、前記第１のチャネル半導体層と前記第２のチャネル半導体層に溜まることによる、前記第１のゲート導体層の第１のＭＯＳトランジスタの第１のしきい値電圧と、前記第２のゲート導体層の、第２のＭＯＳトランジスタの第２のしきい値電圧との、低下に合わせて、前記第１のゲート導体層と、前記第２のゲート導体層のいずれかの電圧を低下させることを特徴とする。
　前記メモリ書き込み動作が開始されると、インパクトイオン化現象で発生した前記正孔群が、前記第１のチャネル半導体層と前記第２のチャネル半導体層に溜まることによる、前記第１のゲート導体層の第１のＭＯＳトランジスタの第１のしきい値電圧と、前記第２のゲート導体層の第２のＭＯＳトランジスタの第２のしきい値電圧と、を低下させることによる、前記ドレイン電極層から前記ソース電極層への電流の増大効果により、前記メモリ書き込み動作に正帰還を発生させ、書き込みを行うことを特徴とする。
　前記メモリ書き込み動作時と、前記メモリ読み出し動作時において、前記駆動制御線に繋がる前記第１のゲート導体層、または第２のゲート導体層とに囲まれた、前記第１のチャネル導体層、または前記第２のチャネル導体層との外周部に、反転層を形成することを特徴とする。
　前記半導体母体が基板に対して垂直に形成され、
　垂直方向において、前記基板上の前記第１の不純物層と、
　前記第１の不純物層上の前記第１のチャネル半導体層と、
　前記第１のチャネル半導体層上の前記第２のチャネル半導体層と、
　前記第２のチャネル半導体層上の前記第２の不純物層と、　
　前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、
　前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、
　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、
　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、
　前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有することを特徴とする。
　前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、が同じ材料よりなることを特徴とする。
　前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、が異なる材料層よりなり、且つ、前記第１の絶縁層が前記第２のゲート絶縁層と同じ材料層よりなることを特徴とする。
　前記第１のゲート導体層と、前記第２のゲート導体層に隣接して、第１の空孔を含むか又は前記第１の空孔を含まない第１の絶縁材料層が、前記基板に対して垂直方向に伸延してあることを特徴とする。
　前記第１の絶縁材料層が低誘電率材料よりなることを特徴とする。
　前記第１の配線導体層、又は前記第２の配線導体層と、の一方又は両方に隣接して、第２の空孔を含むか又は前記第２の空孔を含まない第２の絶縁材料層があることを特徴とする。
　前記第１の絶縁材料層が低誘電率材料よりなることを特徴とする。
　前記第１の絶縁材料層の底部に第１の導体層があり、前記第１の導体層が前記第１の不純物層に繋がり、水平方向に延びていることを特徴とする。
　前記基板に形成された第１の不純物ウェル層と、前記第１の不純物ウェル層内に形成された第２の不純物ウェル層とをさらに備え、
　前記半導体母体は前記第２の不純物ウェル層の上に基板に垂直に立つかまたは水平方向に延伸することを特徴とする。
　前記基板は、Ｐ型半導体であり、前記第１の不純物ウェル層は、Ｎ型半導体であり、前記第２の不純物ウェル層は、Ｐ型半導体であり、
　前記消去動作時に前記Ｐ型第２の不純物ウェル層に負バイアスが印加することを特徴とする。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るＳＧＴを有するメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るＳＧＴを有するメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るＳＧＴを有するメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るＳＧＴを有するメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るＳＧＴを有するメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るＳＧＴを有するメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るＳＧＴを有するメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るＳＧＴを有するメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るＳＧＴを有するメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るダイナミック フラッシュメモリのＰ層基板１内に設ける二層ウェル構造の製造方法を説明するための断面構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板Ｓｕｂ（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層１０３ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂは、このソース、ドレインとなるＮ+層１０１ａ、１０１ｂに、それぞれ接する、または近接している。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂを囲むように第１のゲート導体層１０４ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層１０４ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂは絶縁層１０５（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２（特許請求の範囲の「チャネル半導体層」の一例である）は、第１のゲート絶縁層１０３ａで囲まれた第１のチャネルＳｉ層１０２ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層１０３ｂで囲まれた第２のチャネルＳｉ層１０２ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂからなるダイナミック フラッシュ メモリセル１１０が形成される。そして、ソースとなるＮ+層１０１ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層１０１ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層１０４ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層１０４ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層１０４ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるように第１のゲート導体層１０４ａのゲート長を、第２のゲート導体層１０４ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層１０４ａのゲート長を、第２のゲート導体層１０４ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層１０３ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層１０３ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層１０３ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層１０３ｂのゲート絶縁膜の誘電率よりも高くしてもよい。
　図２（Ａ）～（Ｄ）に、消去動作メカニズムを説明する。Ｎ+層１０１ａ、１０１ｂ間のチャネル領域１０２は、電気的に基板から分離され、フローティングボディとなっている。図２（Ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０６がチャネル領域１０２に蓄えられている状態を示す。そして。図２（Ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域１０２の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層１０１ａとチャネル領域１０２のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域１０２に蓄えられていた、正孔群１０６が、ソース部のＮ+層１０１ａ に吸い込まれ、チャネル領域１０２の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域１０２の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域１０２の電位状態となる。このため、フローティングボディのチャネル領域１０２の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタ１１０のしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（Ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層１０４ｂのしきい値電圧は高くなる。このチャネル領域１０２の消去状態は論理記憶データ“０”となる。なお、図２（Ｄ）に上記消去動作時の各主要ノード接点の電圧条件例を示す。
　図３（Ａ）～（Ｃ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（Ａ）に示すように、ソース線ＳＬの接続されたＮ+層１０１ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層１０１ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば、５Ｖを入力する。その結果、図３（Ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周には、環状の反転層１０７ａが形成され、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周の反転層１０７ａには、ピンチオフ点１０８が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周の全面に形成された反転層４０７ｂは、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域１０２の境界領域（特許請求の範囲の「第１の境界領域」の一例である）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層１０１ａからビット線の接続されたＮ+層１０１ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層１０１ｂに流れる（図示せず）。生成された正孔群１０６は、チャネル領域１０２の多数キャリアであり、チャネル領域１０２を正バイアスに充電する（図３（Ｂ））。ソース線ＳＬの接続されたＮ+層１０１ａは、０Ｖであるため、チャネル領域１０２はソース線ＳＬの接続されたＮ+層１０１ａとチャネル領域１０２との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域１０２が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（Ｃ）で示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域１０２の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記境界領域に替えて、第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群１０６でチャネル領域１０２を充電しても良い。
　図３（Ｄ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時の電界強度を説明するための図を示す。ソース側インパクトイオン化現象で電界強度が、直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、最大になる様子を示している。この時、ごく僅かであるが、ビット線ＢＬが接続されているドレイン部のＮ+層１０１ｂ近傍でも電界が大きくなる。
　そして、図３（Ｅ）は、フローティングボディである、チャネル領域１０２が書込み時に充電され、電圧が上昇する様子を示している。チャネル領域１０２は、書込み前には消去されているため、その初期値は、（ＶERA ＋ Ｖｂ）である。書込みが開始されると、書込み時間に従って、チャネル領域１０２の電圧はＶｂまで上昇する。しかし、チャネル領域１０２の電圧がＶｂ以上になると、ソース線ＳＬの接続されたＮ+層１０１ａと、Ｐ層のチャネル領域１０２との間のＰＮ接合が順バイアスになり、ソース側インパクトイオン化現象で生成された正孔群１０６が、Ｐ層のチャネル領域１０２からＮ+層１０１ａに繋がるソース線ＳＬへと放出される。この結果、Ｐ層のチャネル領域１０２の充電は制限され、Ｖｂ電位を維持する。なお、Ｖｂは、ソース線ＳＬの接続されたＮ+層１０１ａと、P層のチャネル領域１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。
　図３（Ｆ）に、図３（Ｅ）で示した、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧変化を説明するための図である。チャネル領域１０２が上昇して行くに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する様子を示している。また、図３（Ａ）で示したように、チャネル領域１０２のフローティングボディの状態が消去状態“０”から、徐々に書込み状態“１”に変化する過程において、チャネル領域１０２に発生した正孔群が蓄積されていく。すなわち、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧は低下していく。そして、図３（Ｆ）に示すように、しきい値電圧の低下に伴い、書込み時のワード線ＷＬ電圧を低下させることができる。そして、図３（Ｇ）に示すように、“１”を書き込むチャネル領域１０２には、正孔群１０６が蓄積され、それに伴い、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧が低下する。その結果、正帰還が掛かり、ビット線ＢＬからソース線ＳＬに流れる電流が増大し、インパクトイオン化現象がより顕著となり、ページ書込み動作が加速される。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、図３（Ｈ）に示すように、書込み動作時に反転層がチャネル領域１０２の外周部に形成される。これにより、常時固定電圧が印加されているプレート線ＰＬの接続された第１のゲート導体層１０４ａからの電界は遮蔽され、チャネル領域１０２内の正孔群の保持特性が向上する。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、ワード線ＷＬの電圧は、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタを飽和領域で動作させるために、例えば、図３（Ｉ）で示したように書込み時の最初は、５Ｖと高い電圧であるが、書込みが進んで行くに従って、例えば、２Ｖ程度まで低下することが出来る。ここで、図３（Ｉ）は、書込み動作時の各主要ノード接点の電圧条件例を纏めている。この結果、書込み終了時にワード線ＷＬの電圧が、例えば、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、チャネル領域１０２の電位を引き下げる影響が減少する。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時に引き起こさせる、インパクトイオン化現象で、図３（Ｊ）に示すように、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Ｓｉ柱１００の第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂと反射を繰り返し、Ｓｉ柱１００の垂直方向に進んで行く。このように、発生したフォトンは、Ｓｉ柱１００を導波管として、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂで、反射を繰り返し、Ｓｉ柱１００の上下方向に進行する。この際に、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂは、書込み時に発生したフォトンが、隣接メモリセルのデータを破壊しないように、フォトンに対しても光遮蔽効果がある。
　図４（Ａ）～（Ｄ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図４（Ａ）に示すように、チャネル領域１０２がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４（Ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域１０２がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４（Ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。図４（Ｄ）に読出し動作時の各主要ノード接点の電圧条件例を纏めている。
　図４（Ｅ）～（Ｈ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂのゲート容量の大小関係を説明する構造図である。ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さく設計することが望ましい。図４（Ｅ）に示すように、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層１０４ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さくする。図４（Ｆ）に図４（Ｅ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４（Ｇ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層１０４ｂの容量であり、CPLは第１のゲート導体層１０４ａの容量であり、ＣBLはドレインとなるＮ+層１０１ｂと第２のチャネル領域１０２ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層１０１ａと第１のチャネル領域１０２ａとの間のＰＮ接合の容量である。ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域１０２にノイズとして影響を与える。この時のチャネル領域１０２の電位変動ΔＶFBは、ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWLとなる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域１０２の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱１００の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層１０４ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。
　なお、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層１０４ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域１０２に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域１０２の電位変動ΔＶFBは、小さくなる。
　なお、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良いし、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。
　また、Ｓｉ柱１００の断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１においては、基板Ｓｕｂ上に垂直方向に立ったＳｉ柱１００にダイナミック フラッシュ メモリを形成した。これに対し、図２～図５の動作説明から分かるように、このダイナミック フラッシュメ モリは基板Ｓｕｂ上に垂直方向に立っていない、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば参考文献〔非特許文献１０〕を参照）技術、Nanosheet技術(例えば参考文献〔非特許文献１１〕を参照）を用いて、基板Ｓｕｂに対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。
　また、図１では、基板Ｓｕｂ上に垂直方向に立ったＳｉ柱１００の側面全体を囲んだ第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂを設け、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂの全体を囲んで第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂを有するＳＧＴを例にダイナミック・フラッシュ・メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック・フラッシュ・メモリ素子は、インパクトイオン化現象により発生した正孔群１０６がチャネル領域１０２に保持される条件を満たす構造であればよい。このためには、チャネル領域１０２は基板Ｓｕｂと分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板Ｓｕｂに対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　なお、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた部分のチャネル領域１０２では、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂのチャネル領域が、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた領域で繋がっている。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　なお、図２（Ａ）～（Ｄ）で消去動作条件の一例を示した。これに対して、チャネル領域１０２にある正孔群１０６を、Ｎ+層１０１ａ、Ｎ+層１０１ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂが、全体として柱状に形成される。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａはプレート線ＰＬに、第２のゲート導体層１０４ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　図３（Ｄ）に示すように、書込み動作時には、ソース線ＳＬ側のプレート線ＰＬに接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。これにより、このワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下に全面に形成された反転層４０７ｂは、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとなる。これにより、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとの間の電界は最大となり、この領域でインパクトイオン化が生じ、電子・正孔対が生成される。このように、インパクトイオン化発生場所を直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタ間のチャネルに設定できる。
（特徴３）
　書込み動作時には、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させ、それにより、発生する反転層１０７ｂは、ドレインとなるＮ+層１０１ｂから延びた実質的なドレイン部として働く。その結果、ソース側インパクトイオン化現象で電界強度が、直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、最大になる。この動作メカニズムを用いたソースサイドインジェクション型のフラッシュメモリはある。このフラッシュメモリの書込みには、インパクトイオン化現象で発生する熱電子として、酸化膜の障壁を乗り越えて、浮遊ゲートに電子を注入するための３．９ｅＶ以上のエネルギーが必要である。しかし、ダイナミック フラッシュ メモリの書込みに置いては、正孔群のみをチャネル領域１０２に蓄積すれば良いため、フラッシュメモリの書込みよりも低電界で良い。その結果、インパクトイオン化現象を書込みの動作メカニズムとして用いた、フラッシュメモリよりも、多ビット同時に書込みを行うことができ、より書込みの高速化と低消費電力化が実現できる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタと、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタの、しきい値電圧が低下する。従って、このしきい値電圧の低下に伴い、書込み時ワード線ＷＬの電圧を低下させて行くことができる。また、書込み時にチャネル領域１０２に発生した正孔が蓄積されて行くに従って、正帰還が掛かり、ページ書込み動作が加速される。これにより、データ書き込み時間の短縮化が図られる。
（特徴５）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、書込み動作時に反転層がＳｉ柱１００のチャネル領域１０２の外周部に形成される。これにより、常時固定電圧が印加されているプレート線ＰＬからの電界は遮蔽される。これにより、チャネル領域１０２内の正孔群の保持特性が向上する。
（特徴６）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタを飽和領域で動作させることを維持しながら、書込み開始時のワード線ＷＬの初期電圧は、低下させることが出来る。この結果、書込み終了時にワード線ＷＬ電圧が、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、フローティングボディ１００の電位を引き下げる影響が減少する。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大による、安定な動作に繋がる。
（特徴７）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時に引き起こさせる、インパクトイオン化現象で、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Ｓｉ柱１００の第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂとで反射を繰り返し、Ｓｉ柱１００の垂直方向に進んで行く。この際に、プレート線ＰＬの接続する第１のゲート導体層１０４ａは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、遮蔽効果がある。
（特徴８）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層１０４ａの役割に注目すると、以下（１）～（５）の５つある。
　（１）　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域１０２との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域１０２の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
　（２）　ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線ＰＬが接続された、第１のゲート導体層１０４ａと、ワード線ＷＬが接続された第２のゲート電極１０４ｂと、の両者が、ＳＧＴトランジスタのゲートとして働く。ビット線ＢＬからソース線ＳＬに電流が流れる際に、ＳＧＴトランジスタの短チャネル効果（Short Channel Effect）を抑えることができる。このように、プレート線ＰＬの接続された第１のゲート導体層１０４ａにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
　（３）　ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域１０２へ徐々に正孔群が貯まり、プレート線ＰＬを有する、第１のＭＯＳトランジスタと、ワード線ＷＬを有する、第２のＭＯＳトランジスタのしきい値電圧は低下する。この際に、プレート線ＰＬを有する、第１のＭＯＳトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線ＰＬは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
　（４）　“１”書込みを行った、ダイナミック フラッシュ メモリセルにおいて、プレート線ＰＬを有する、第１のＭＯＳトランジスタのしきい値電圧が低下している。この結果、プレート線ＰＬに正バイアスを印加すると、常時、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下には、反転層が形成される。この結果、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下に形成された、反転層に溜まる電子層が、導体電波シールド層となる。これにより、“１”書込みを行った、ダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
　（５）　ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂとで反射を繰り返し、Ｓｉ柱１００の垂直方向に進んで行く。この際に、プレート線ＰＬは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
（第２実施形態）
　図５（Ａ）、図５（Ｂ）を用いて、第２実施形態を説明する。
　図５（Ａ）と図５（Ｂ）に、書込み動作を示す。図５（Ａ）で示すように、ソース線ＳＬの接続されたソースとなるＮ+層１０１aに例えば０Ｖを入力し、ビット線ＢＬの接続されたドレインとなるＮ+層１０１ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば、５Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば、２Ｖを入力する。その結果、図５（Ａ）で示すように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下には、全面に反転層１０７ａが形成され、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下の反転層１０７ａには、ピンチオフ点が存在せずに、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なソースとして働く。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下には、形成された反転層１０７ｂには、ピンチオフ点１０８が存在する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのドレインとなるＮ+層１０１ｂ近傍で電界は最大となり、この領域でインパクトイオン化が生じる。インパクトイオン化現象により、フローティングボディ１００がＶｂまで充電され、書込み状態“１”となる。
　図５（Ｂ）にこの書込み動作時の各主要ノード接点の電圧条件例を纏めている。例えば、プレート線ＰＬの電圧は５Ｖと高くし、ワード線ＷＬの電圧はそれよりも低い、２Ｖ固定と設定できる。
　本実施形態によれば下記のような特徴を供する。
　第１実施形態では、図５（Ａ）に示すように、インパクトイオン化がプレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタのワード線ＷＬに隣接した領域で生じる。これに対し、本実施形態では、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのドレインとなるＮ+層１０１ｂ近傍でインパクトイオン化が生じる。これにより、第１実施形態と同じく、ダイナミク フラッシュ メモリ動作ができる。
（第３実施形態）
　図６に示す構造図を用いて、第３実施形態を説明する。
　図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬとの接続位置関係は図１に示す構造に対して上下逆になっている。ここで、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２が形成されている。この第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２を囲むように第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２がそれぞれ形成されている。ダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２が、全体として柱状に形成される。そして、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２との間には、第１と第２のゲート導体層を分離するための絶縁層１０５が形成されている。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａ２はワード線ＷＬに、第２のゲート導体層１０４ｂ２はプレート線ＰＬに、それぞれ接続している。
　なお、図６に示したように、プレート線ＰＬが接続された、第２のゲート導体層１０４ｂ２のゲート容量は、ワード線ＷＬが接続された、第１のゲート導体層１０４ａ２のゲート容量よりも、大きくなるような構造を特徴としている。ここでは、それぞれのゲート長を変えて、第１のゲート導体層１０４ａ２のゲート長を、第２のゲート導体層１０４ｂ２のゲート長よりも長くしている。
　本実施形態によれば下記のような特徴を供する。
　第１実施形態では、図１に示すように、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとを直列接続していた。本実施形態によれば、図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬとの接続位置関係は図１に示す構造に対して上下逆になっている。また、図６に示したように、それぞれのゲート長を変えて、第１のゲート導体層１０４ａ２のゲート長を、第２のゲート導体層１０４ｂ２のゲート長よりも長くし、プレート線ＰＬが接続された、第２のゲート導体層１０４ｂ２のゲート容量は、ワード線ＷＬが接続された、第１のゲート導体層１０４ａ２のゲート容量よりも、大きくなるような構造を特徴としている。
（第４実施形態）
　図７（Ａ）～図７（Ｍ）を参照して、第４実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。
　図７（Ａ）に示すように、Ｐ層基板１を用意する。
　次に、図７（Ｂ）に示すように、Ｐ層基板１上部にＮ+層２を形成する。
　次に、図７（Ｃ）に示すように、エピタキシャル成長法によりＰ層３を形成する。
　次に、図７（Ｄ）に示すように、エピタキシャル成長したＰ層３上部にＮ+層４を形成する。
　次に、図７（Ｅ）に示すように、Ｎ+層４の上部にマスク材料層（図示せず）を堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33を残す。例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、形成してもよい。
　次に、図７（Ｆ）に示すように、マスク材料層５11～５33で覆われた領域を残し、エピタキシャル成長したＰ層３まで、例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、Ｎ+層４11～４33を上部に有するＰ層Ｓｉ柱３11～３33を形成する。
　次に、図７（Ｇ）に示すように、例えばＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成する。なお、ＨｆＯ2層６11～６33はＰ層Ｓｉ柱３11～３33の外周部のＮ+層２上に繋がって形成してもよい。
　次に、図７（Ｈ）に示すように、ＳｉＯ2層７を被覆した後にＨｆＯ2層６11～６33を覆ってゲート導体層となるＴｉＮ層（図示せず）を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成する。この第１のゲート導体層であるＴｉＮ層８1、８2、８3は、プレート線ＰＬとなる。
　次に、図７（Ｉ）に示すように、ＳｉＯ2層９を被覆する。このＳｉＯ2層９は、プレート線ＰＬとワード線ＷＬとの絶縁材となる。
　次に、図７（Ｊ）に示すように、ＨｆＯ2層６11～６33を覆って第２のゲート導体層となるＴｉＮ層（図示せず）を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングして第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成する。この第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3は、ワード線ＷＬとなる。そして、ＳｉＯ2層１１を被覆する。次に、マスク材料層５11～５33をエッチング除去し、空孔１２11～１２33ができる。
　次に、図７（Ｋ）に示すように、空孔１２11～１２33にダマシンプロセスにより、導体層、例えば、タングステンW１３11～１３33を埋め込む。
　次に、図７（Ｌ）に示すように、例えば、銅CUの導体層（図示せず）を形成する。そして、ＲＩＥ法により銅CU層をエッチングして配線導体層である、例えば、銅CU層１４1、１４2、１４3を形成する。この配線導体層である銅CU層１４1、１４2、１４3は、ビット線ＢＬとなる。
　最後に、図７（Ｍ）に示すように、保護膜となるＳｉＯ2層１５を被覆し、ダイナミック フラッシュ メモリセル領域が完成する。（ａ）図中、点線で囲まれた１セル領域ＵＣの面積は、Ｓｉ柱３11～３33と、Ｓｉ柱３11～３33間の長さをＦとすると４Ｆ2となる。
　本実施形態によれば下記のような特徴を供する。
（特徴１）
　本実施形態では、図７（Ａ）～図７（Ｆ）に示すように、Ｐ層基板１上部にＮ+層２を形成し、次に、エピタキシャル成長法によりＰ層３を形成し、エピタキシャル成長したＰ層３上部にＮ+層４を形成し、Ｎ+層４の上部にマスク材料層を堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33を残し、ＲＩＥ（Reactive Ion Etching）法によりエッチングして、Ｓｉ柱を形成する。次に、マスク材料層５11～５33で覆われた領域を残し、エピタキシャル成長したＰ層３まで、例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、Ｎ+層４11～４33を上部に有するＰ層Ｓｉ柱３11～３33を形成する。これにより、上下にＮ+層２、４11～４33を含むＰ層Ｓｉ柱３11～３33を同時に形成することが出来る。これは、本ダイナミック フラッシュ メモリの製造の簡略化に繋がる。
（特徴２）
　本実施形態では、例えば、ＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成する。次に、ＳｉＯ2層７を被覆した後にＨｆＯ2層６11～６33を覆って第１のゲート導体層となるＴｉＮ層を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成する。この第１のゲート導体層であるＴｉＮ層８1、８2、８3は、プレート線ＰＬとなる。これにより、Ｓｉ柱３11～３33間の長さを最小加工寸法Ｆとすると４Ｆ2の１セル領域ＵＣが形成される。
（第５実施形態）
　図８（Ａ）～（Ｅ）を参照して、第５実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明する。
　図８（Ａ）に、ブロック消去のために選択されたメモリブロック回路図を示す。ここでは、メモリセルは、３行×３列の計９個CL11～CL33を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線ＳＬ1～ＳＬ3、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。図８（Ｂ）～図８（Ｅ）に示すように、ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この時、ビット線ＢＬ1～ＢＬ3は、ＶSS、ワード線ＷＬ1～ＷＬ3は、ＶSSとなる。例えば、ＶSSは、０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ブロック消去選択の有無に関わらず、固定の電圧ＶErasePLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶErasePLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディＦＢに蓄積された論理記憶データ“１”および“０”が全て“０”となる。したがって、論理記憶データが書込み状態“１”と消去状態“０”の如何によらない。消去状態“０”のフローティングボディのチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。ここで、例えば、ＶERA＝－３Ｖ、Ｖｂ＝０．７Ｖとすると、フローティングボディのチャネル領域１０２の電位は、－２．３Ｖとなる。なお、Ｖｂは、ソース線ＳＬとなるＮ+層とフローティングボディのチャネル領域１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。チャネル領域１０２が、－２．３Ｖに負バイアスされると、バックバイアス効果によって、ワード線ＷＬ入力の第２のＮチャネルＭＯＳトランジスタのしきい値電圧が上昇する。
　また、消去はメモリブロック単位で行われるため、メモリブロックのデータを一時記憶するためのキャッシュメモリと、メモリブロックの論理アドレス物理アドレス変換テーブルが必要となるが、これらは、ダイナミック フラッシュ メモリ装置内に設けても、それを取り扱うシステム内に設けても良い。
　本実施形態によれば下記のような特徴を供する。
　ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この結果、選択ブロック内の各メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”および“０”が全て“０”となる。消去状態“０”のチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。ここで、Ｖｂは、ソース線ＳＬとなるＮ+層とチャネル領域１０２との間のＰＮ接合のビルトイン電圧である。チャネル領域１０２が、負バイアスされると、バックバイアス効果によって、ワード線ＷＬの入力している第２のＮチャネルＭＯＳトランジスタのしきい値電圧が上昇する。これにより、ブロック消去動作が容易に実現できる。
（第６実施形態）
　図９（Ａ）～（Ｃ）を参照して、第６実施形態に係るダイナミック フラッシュ回路のページ書込み動作を説明する。
　図９（Ａ）に、ページ書込みのために選択されたメモリブロック回路図を示す。“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。ここで、例えば、ＶProgBLは、３Ｖであり、ＶSSは、０Ｖである。また、ページ書込みを行うワード線ＷＬ2には、ＶProgWLが印加され、ページ書込みを行わないワード線ＷＬ1とＷＬ3には、ＶSSが印加される。ここで、例えば、ＶProgWLは、５Ｖであり、ＶSSは、０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ書込みの選択／非選択の如何に関わらず、ＶProgPLが印加される。ここで、例えば、ＶProgPLは、２Ｖである。このように信号線の電圧設定が制御されることにより、ページ書込みが行われる。メモリセルＣＬ22に置いて、その接続される、ビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔群が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。ここで、Ｖｂは、ソース線ＳＬが接続されるソースＮ+層とチャネル領域１０２間のＰＮ接合であり、例えば、０．７Ｖである。チャネル領域１０２が、０．７Ｖに正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する。同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23に置いて、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データを維持する。
　本実施形態によれば下記のような特徴を供する。
　ページ書込み動作が開始されると、“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。メモリセルＣＬ22に置いて、その接続される、ビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。ここで、Ｖｂは、ソース線ＳＬが接続されるソースとなるＮ+層とチャネル領域１０２間のＰＮ接合である。チャネル領域１０２が、正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する。これにより、同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23に置いて、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データが維持される。
（第７実施形態）
　図１０（Ａ）～（Ｃ）を参照して、第７実施形態に係るダイナミック フラッシュ回路のページ読出し動作を説明する。
　ソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶReadBLが印加される。ここで、例えば、ＶSSは、０Ｖであり、ＶReadBLは、１Ｖである。また、ページ読出しを行う選択ワード線ＷＬ2には、ＶReadWLが、印加される。ここで、例えば、ＶReadWLは、２Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ書込みの選択／非選択の如何に関わらず、ＶReadPLが印加される。ここで、例えば、ＶReadPLは、２Ｖである。このように信号線の電圧設定が制御されることにより、ページ読出しが行われる。チャネル領域１０２の電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線ＢＬは放電せずにＶReadBLを保つ。一方、チャネル領域１０２の電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線ＢＬは放電し、ＶReadBLからＶSSへと変化する。この２つのビット線ＢＬの電位状態をセンスアンプで読み取り、メモリセル内の論理記憶データの“１”と“０”を判定する（図示せず）。
　本実施形態によれば下記のような特徴を供する。
　ページ読出し動作が開始されると、フローティングボディＦＢの電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線は放電せずにＶReadBLを保つ。一方、フローティングボディＦＢの電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線は放電し、ＶReadBLからＶSSへと変化する。この２つのビット線電位状態をセンスアンプで読み取る。これにより、メモリセル内の論理記憶データの“１”と“０”を判定することができる。
（第８実施形態）
　図１１（Ａ）～（Ｃ）を参照して、第８実施形態に係るダイナミック フラッシュ回路のブロックリフレッシュ動作を説明する。
　図１１（Ａ）、図１１（Ｂ）に示すように、リフレッシュを行う選択メモリブロックのソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶRefreshBLが印加される。ここで、例えば、ＶSSは、０Ｖであり、ＶRefreshBLは、３Ｖである。プレート線ＰＬ1～ＰＬ3には、ブロック消去選択の有無に関わらず、固定の電圧ＶRefreshPLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶRefreshPLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。また、リフレッシュを行うメモリブロックのワード線ＷＬ1～ＷＬ3には、ＶRefreshWLが印加される。ここで、例えば、ＶRefreshPLは、２Ｖであり、ＶRefreshWLは、３Ｖである。このように信号線の電圧設定が制御されることにより、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”に置いて、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタおよびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。図１１（Ｃ）に、ブロックリフレッシュ時の各主要ノード接点の電圧条件例を纏めている。
　なお、消去状態“０”のメモリセルのメモリブロック単位のリフレッシュは行えないが、メモリブロックデータをメモリチップ内、若しくはシステム内にある、キャッシュに一時記憶させ、当メモリブロックをブロック消去して、論理記憶データの再書き込みを行うことで、リフレッシュされる。また、論理ブロックアドレスと物理ブロックアドレスの変換テーブルをメモリチップ内、若しくはシステム内に有し、リフレッシュ後のデータを以前と異なる、物理ブロックアドレスに記憶させても良い。
　本実施形態によれば下記のような特徴を供する。
　ブロックリフレッシュ動作が開始されると、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”に置いて、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタおよびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をフローティングボディのチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。
（第９実施形態）
　図１２（Ａ）～（Ｃ）を参照して、第９実施形態に係るダイナミック フラッシュ回路のページ消去動作を説明する。
　図１２（Ａ）、図１２（Ｂ）に示すように、ページ消去動作が始まると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢは、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。ＶPageErasePLは、例えば、２Ｖである。この時、ページ消去されるメモリセルに接続されるワード線ＷＬ2には、ＶPageEraseWLが印加されるが、ＶPageEraseWLは、ＶSSであり、例えば、０Ｖである。また、ソース線ＳＬ1～ＳＬ3には、ＶERAPageが印加される。ＶERAPageは、ブロック消去のビット線印加電圧ＶERAよりも、高い電圧で設定される。例えば、ＶERAは、－３Ｖであるのに対して、ＶERAPageは、－１Ｖである。これは、ページ消去を行う同一ブロック内で既に“１”書込みと“０”消去維持になっているメモリセルのデータがページ消去によって、書換えが起こらないための保護である。
　ページ消去後に図９（Ａ）～（Ｃ）で示した、第６実施形態に係るダイナミック フラッシュ回路のページ書込み動作を行えば、ページ消去後のページに新たなデータを書込むことが可能である。図１２（Ｃ）に、ページ消去時の各主要ノード接点の電圧条件例を纏めている。
　本実施形態によれば下記のような特徴を供する。
　ページ消去動作が開始されると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢは、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。また、ビット線ＢＬ1～ＢＬ3には、ＶERAPageが印加される。これにより、ページ消去を確実に行うことができる。
（第１０実施形態）
　図１３（Ａ）～図１３（Ｅ）を参照して、第１０実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。
　図７（Ａ）～図７（Ｆ）に示した工程を行う。そして図１３（Ａ）に示すように、ＳｉＯ2層７を形成した後に、例えばＡＬＤ法により、全体にＨｆＯ2層６を被覆する。そして、図７（Ｈ）に示したのと同じくＨｆＯ2層６を囲み、Ｘ－Ｘ’線方向に伸延した、第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成する。
　次に、図１３（Ｂ）に示すように、ＴｉＮ層８1、８2、８3の上端より上部のＨｆＯ2層６を除去して第２のゲート絶縁層であるＨｆＯ2層６1を形成する。そして、全体にＨｆＯ2層１８を被覆する。そして、図７（Ｊ）に示した工程と同じく、Ｘ－Ｘ’線方向に伸延した、第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成する。
　次に、図１３（Ｃ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法とＣＭＰ（Chemical Mechanical Polish）法を用いて、上面位置がマスク材料層５11～５33の上面になるＳｉＯ2層１９を形成する。そして、平面視において、ＴｉＮ層８1、８2、８3間であり、且つＸ－Ｘ’線方向に伸延したコンタクトホール１９1、１９2をＮ+層２上に形成する。
　次に、図１３（Ｄ）に示すように、コンタクトホール１９1、１９2の底部にＮ+層２に接してＷ層２０1、２０2を形成する。そして、Ｗ層２０1、２０2上に、Ｘ－Ｘ’方向に伸延した空孔２１1、２１2を含むＳｉＯ2層２２1、２２2を形成する。
　次に、図７（Ｉ）～図７（Ｋ）に示したのと同様の工程を行い、図１３（Ｅ）に示すように、ＴｉＮ層１０1、１０2、１０3を囲んだＳｉＯ2層１１1と、Ｎ+層４11～４33を覆ったＳｉＯ2層１１2を形成する。そして、Ｎ+層４11～４33上にＷ層１３11～１３33を形成する。そして、ダマシン法により、例えばビット線ＢＬとなるＣｕ層１４1、１４2、１４3を形成する。そして、ＳｉＯ2層１５を形成する。そして、平面視において、Ｃｕ層１４1、１４2、１４3間にあって、且つＹ－Ｙ’方向に伸延し、且つＮ+層４11～４33、Ｗ層１３11～１３33、Ｃｕ層１４1、１４2、１４3の側面間に空孔１６1、１６2を含んだ絶縁層１７1、１７2を形成する。これにより、Ｐ層基板上に、ダイナミック フラッシュ メモリが形成される。
　なお、空孔２１1、２１2を含むＳｉＯ2層２２1、２２2は、空孔２１1、２１2を含まない低誘電率材料層より形成されてもよい。また、ＳｉＯ2層２２1、２２2は他の絶縁材料層より形成されてもよい。
　また、垂直方向における空孔２１1、２１2の上端位置は、第２のゲート導体層のＴｉＮ層１０1、１０2、１０3の上端位置より下にあることが望ましい。また、垂直方向における空孔２１1、２１2の上端位置は、第１のゲート導体層のＴｉＮ層８1、８2、８3の上端位置より下にあってもよい。
　また、空孔１６1、１６2は、Ｎ+層４11～４33上、Ｗ層１３11～１３33、Ｃｕ層１４11～１４3のいずれか、または連続した２つの層の側面に面して形成されてもよい。
　本実施形態は次のような特徴がある。
（特徴１）
　第４実施形態では、図７（Ｇ）～図７（Ｊ）に示すように、ゲート絶縁層になるＨｆＯ2層６11～６33が、Ｓｉ柱３11～３33の頂部のＮ+層４11～４33と、底部のＮ+層２の間で繋がって形成されている。これにより、ＰＬ線ゲートＴｉＮ層８1、８2、８3と、ＷＬ線ゲートＴｉＮ層１０1、１０2、１０3との、ゲート絶縁層が、同じＨｆＯ2層３11～３33で形成されている。これに対して、本実施形態では、ＰＬ線ゲート導体層８1、８2、８3と、ＷＬ線ゲート導体層１０1、１０2、１０3と、ゲート絶縁層６、１８が、別々に形成される。これにより、例えば、ゲート絶縁層６とゲート絶縁層１８の、膜厚、材料を別々に選択して、より効果的にＰＬ線とフローティングボディ間容量ＣPLを、ＷＬ線とフローティングボディ間容量ＣWLより大きくすることが出来る。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
（特徴２）
　第４実施形態では、図７（Ｉ）に示すように、ＰＬ線ゲートＴｉＮ層８1、８2、８3と、ＷＬ線ゲートＴｉＮ層１０1、１０2、１０3との層間絶縁層としてＳｉＯ2層９が形成される。このＳｉＯ2層９の形成は、例えば、図７（Ｈ）におけるＴｉＮ層８1、８2、８3の形成後、ＳｉＯ2層を全体に被覆した後、ＣＭＰ法により、その上面位置が、マスク材料層５11～５33の上面位置になるまで研摩し、そしてＲＩＥによりエッチバックして形成する。これに対して、本実施形態では、ＳｉＯ2層９に対応する層間絶縁層を、図１３（Ｂ）に示すように、ＨｆＯ2層１８を、第２のゲート絶縁層として形成すると同時に、ＳｉＯ2層９に対応する層間絶縁層として形成している。これにより、製造工程の簡易化が図られる。
（特徴３）
　図１３（Ｃ）、図１３（Ｄ）に示すように、コンタクトホール１９1、１９2は内に空孔２１1、２１2と、Ｗ層２０1、２０2とが形成される。これにより、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成される。Ｗ層２０1、２０2は、ＳＬ線のＮ+層２の領域を低抵抗化して、より安定なダイナミック フラッシュ メモリ動作に寄与する。そして、空孔２１1、２１2は、ＷＬ線ＴｉＮ層８1、８2、８3間、及びＰＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量を低減できる。この寄生容量の低減は、ダイナミック フラッシュ メモリの動作マージンの拡大に寄与できる。また、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成されることは、ダイナミック フラッシュ メモリの高集積化に寄与する。なお、Ｗ層２０1、２０2をメモリセル領域に形成せず、メモリセル領域の周辺部にＮ+層２と接続するＳＬ線金属配線部を形成してもよい。この場合は、Ｗ層２０1、２０2がある場合と比べて、ＳＬ線抵抗は大きくなるが、ＷＬ線ＴｉＮ層８1、８2、８3間、及びＰＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量の低減効果は変わらず、且つＷ層２０1、２０2を確実にＮ+層２に接続させるための製造工程の高精度化の必要がない。このように、Ｗ層２０1、２０2の形成の有無を、ＳＬ線低抵抗化と、製造工程の容易化とを勘案して、選択することができる。
（特徴４）
　図１３（Ｅ）に示すＮ+層４11～４33、Ｗ層１３11～１３33、Ｃｕ層１４11～１４33の側面間に形成する空孔１６1、１６2、は、ビット線ＢＬ間の寄生容量を低減できる。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
（第１１実施形態）
　図１４を参照して、第１１実施形態に係るダイナミック フラッシュメモリのＰ層基板１内に設ける二層ウェル構造の製造方法を説明する。
　図１４において、Ｐ層基板１内に、例えばリンＰ、ヒ素Ａｓをイオン注入し、Ｎウェル（Ｎ－Ｗｅｌｌ）層１Ａを設ける。その後、Ｎウェル（Ｎ－Ｗｅｌｌ）層１Ａ内に、例えば、ボロンＢをイオン注入して、Ｐウェル（Ｐ－Ｗｅｌｌ）層１Ｂを設ける。この二層ウェル構造は、本願のダイナミック フラッシュメモリが消去動作時にソース線ＳＬに負バイアスを印加可能にするための施策である。このような二層ウェル構造にすることによって、その他の周辺回路のＰＮ接合とトランジスタ回路にソース線ＳＬの負バイアスが影響しないようにする。
　その後、図７（Ａ）～図７（Ｆ）に示した工程と、図１３（Ａ）～図１３（Ｅ）に示した工程を行う。
　本実施形態によれば下記のような特徴を供する。
　本願のダイナミック フラッシュメモリの消去動作は、ソース線ＳＬを負バイアスにする。メモリセル領域のＰ層基板１内に二層ウェル構造を設けることにより、その他の回路を、この負バイアスから遮蔽することができる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂは異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態における、Ｓｉ柱１００の頂部に形成されるＮ+層１０１ｂは、例えば、図７（Ｄ）においてエピタキシャル成長したＰ層３上部に、Ｎ+層４をエピタキシャル結晶成長法により、形成したＮ+層を用いてもよい。また、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７（Ｇ）に示すように、Ｓｉ柱３11～３33を囲んで、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33を形成しているが、ハフニウム酸化（ＨｆＯ2）層６11～６33とは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７（Ｅ）に示すように、Ｎ+層４の上部に堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33を残しているが、マスク材料層は、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3。ＡｌＯとも称する）層、ＳｉＯ2層、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、マスク材料層５11～５33のそれぞれの上表面と、底部の垂直方向における位置が、同じように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、マスク材料層５11～５33の厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、各種配線金属層ＷＬ、ＰＬ、ＢＬ、ＳＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、ゲート導体層として、ＴｉＮ層を用いた。このＴｉＮ層は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。Ｗ層以外に単層、または複数層の金属層を用いても良い。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、Ｓｉ柱３11～３33を囲んで、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33を形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、Ｓｉ柱３11～３33の平面視における形状は、円形状であった。そして、Ｓｉ柱３11～３33の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック　フラッシュ　メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７（Ｆ）でＳｉ柱３11～３33の形成後に、底部Ｎ+層２上面に金属、シリサイドなどの合金層を形成してもよい。または、これらＰ+層、Ｎ+層に接して、そして伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、Ｐ層基板１上にダイナミック　フラッシュ　メモリセルを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料からなる基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１００の上下に、同じ極性の導電性を有するＮ+層１０１ａと１０１ｂを用いて、ソース、ドレインを構成するダイナミック　フラッシュ　メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７（Ｆ）に示したように、Ｎ+層４11～４33を形成した後に、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成し、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成し、そして、ＲＩＥ法によりＴｉＮ層をエッチングして第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成した。これに対し、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成し、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成し、第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成した後に、Ｎ+層４11～４33を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７（Ｃ）に示すように、エピタキシャル成長法によりＰ層３を形成していた。これに対し、ＡＬＤ法による薄い単結晶Ｓｉ層を形成した後に、エピタキシャル結晶成長法によるアクセプタ不純物を含んだＰ+層を形成しても良い。薄い単結晶Ｓｉ層は、結晶性のよいＰ層３を得るための材料層である。結晶性のよいＰ層３を得るための材料層であれば、他の単層または複数層の材料層であってもよい。
　また、第４実施形態では、ゲート絶縁層として、ＨｆＯ2層を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱の平面視における形状は、円形状であった。これらのＳｉ柱の平面視における形状は、円形、矩形状だけでなく楕円状の形状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態および第５実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢ内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、“１”書込みに置いて、
〔非特許文献１４〕を参照したＧＩＤＬ（Gate Induced Drain Leakage）電流を用いた、インパクトイオン化現象により、電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１１０、１１１：ダイナミック フラッシュ メモリセル
１００：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
１０１ａ、１０１ｂ：Ｎ+層
１０２：チャネル領域
１０３ａ、１０３ｂ、１０３ａ２、１０３ｂ２：ゲート絶縁層
１０４ａ、１０４ｂ、１０４ａ２、１０４ｂ２：ゲート導体層
１０５：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
FB：フローティングボディ

１：Ｐ層基板
１Ａ：Ｎウェル
１Ｂ：Ｐウェル
２、４：Ｎ+層
３：エピタキシャル成長法によりＰ層
５11～５33：マスク材料層
４11～４33を：Ｎ+層
３11～３33：Ｐ層Ｓｉ柱
６11～６33：ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層
７、８、１１、１５：ＳｉＯ2層
８1、８2、８3、１０1、１０2、１０3：ゲート導体層であるＴｉＮ層
１２11～１２33：空孔
１３11～１３33：導体層、例えば、タングステンW
１４1、１４2、１４3：導体層である、例えば、銅ＣＵ層

CL11～CL33：メモリセル
ＳＬ1～ＳＬ3：ソース線
ＢＬ1～ＢＬ3：ビット線
ＰＬ1～ＰＬ3：プレート線
ＷＬ1～ＷＬ3：ワード線

１１１０ａ、１１１０ｂ：キャパシタを有しない、ＤＲＡＭメモリセル
１１００：ＳＯＩ基板
１１０１：ＳＯＩ基板のＳｉＯ2膜
１１０２：フローティングボディ（Floating Body）
１１０３：ソースＮ+層
１１０４：ドレインＮ+
１１０５：ゲート導電層
１１０６：正孔
１１０７：反転層、電子のチャネル
１１０８：ピンチオフ点
１１０９：ゲート酸化膜

Claims (20)

  1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接する、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接する、または、近接した第２のゲート絶縁層と、（同上）
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある第１の絶縁層と、
    　前記第１の不純物層に接続した第１の配線導体層と、
    　前記第２の不純物層に接続した第２の配線導体層と、
    　前記第１のゲート導体層に接続した第３の配線導体層と、
    　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
    　前記半導体母体が前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層を有し、
    　前記チャネル半導体層側面全体が、前記第１のゲート絶縁層と、前記第２のゲート絶縁層とにより、または、前記第１のゲート絶縁層と、前記第２のゲート絶縁層を含む絶縁材料層で囲まれており、
    　前記１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１のチャネル半導体層と前記第２のチャネル半導体層との第１の境界領域、又は第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象を発生させる動作と、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記第１のチャネル半導体層と前記第２のチャネル半導体層との、いずれか、または両方に残存させる動作とを行って、メモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行う、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記メモリ消去動作を行うことにより、前記第１の不純物層と前記第１のチャネル半導体層との間の、第１のＰＮ接合と、前記第２の不純物層と、前記第２のチャネル半導体層との間の、第２のＰＮ接合とを、逆バイアス状態に保持する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記第１の配線導体層は、ソース線であり、前記第２の配線導体層は、ビット線であり、前記第３の配線導体層と、前記第４の配線導体層との一方がワード線であれば、他方が第１の駆動制御線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　平面視において、前記第２の配線導体層は、前記第３の配線導体層と前記第４の配線導体層とに直交している、
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　前記第１のゲート導体層と前記第１のチャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記第２のチャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 　前記第１のゲート導体層の第１のチャネル長が、前記第２のゲート導体層の第２のチャネル長よりも長いか、前記第１のゲート絶縁層が、前記第２のゲート絶縁層よりも薄いか、前記第１のゲート絶縁層の比誘電率が、前記第２のゲート絶縁層の比誘電率よりも大きいか、の内いずれか、又はこれらを組み合わせて、
    　前記第１のゲート容量が、前記第２のゲート容量よりも大きい、
    　ことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 　前記第１の不純物層と前記第２の不純物層は、Ｎ型半導体層であり、前記第１のチャネル半導体層と前記第２のチャネル半導体層は、Ｐ型半導体層、または中性半導体層であり、
    　前記メモリ消去動作が開始されると、前記第２の不純物層は、前記第２のチャネル半導体層よりも低電圧となり、前記第２の不純物層と、前記第２のチャネル半導体層との間の、前記第２の不純物層と、前記第２のチャネル半導体層とによるＰＮ接合が順バイアスとなり、前記正孔群を前記第２のチャネル半導体層から前記第２の不純物層へ引き去る正孔群除去動作と、
    　続いて、前記第２の不純物層が、前記第２のチャネル半導体層よりも高電圧となり、前記第２のＰＮ接合が逆バイアスとなり、前記正孔群の除去が停止する除去正孔群除去停止動作と、により、前記メモリ消去動作が行われる、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　前記メモリ書き込み動作が開始されると、インパクトイオン化現象で発生した前記正孔群が、前記第１のチャネル半導体層と前記第２のチャネル半導体層に溜まることによる、前記第１のゲート導体層の第１のＭＯＳトランジスタの第１のしきい値電圧と、前記第２のゲート導体層の、第２のＭＯＳトランジスタの第２のしきい値電圧との、低下に合わせて、前記第１のゲート導体層と、前記第２のゲート導体層のいずれかの電圧を低下させる、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 　前記メモリ書き込み動作が開始されると、インパクトイオン化現象で発生した前記正孔群が、前記第１のチャネル半導体層と前記第２のチャネル半導体層に溜まることによる、前記第１のゲート導体層の第１のＭＯＳトランジスタの第１のしきい値電圧と、前記第２のゲート導体層の第２のＭＯＳトランジスタの第２のしきい値電圧と、を低下させることによる、前記ドレイン電極層から前記ソース電極層への電流の増大効果により、前記メモリ書き込み動作に正帰還を発生させ、書き込みを行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  10. 　前記メモリ書き込み動作時と、前記メモリ読み出し動作時において、前記駆動制御線に繋がる前記第１のゲート導体層、または第２のゲート導体層とに囲まれた、前記第１のチャネル導体層、または前記第２のチャネル導体層との外周部に、反転層を形成する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  11. 　前記半導体母体が基板に対して垂直に形成され、
    　垂直方向において、前記基板上の前記第１の不純物層と、
    　前記第１の不純物層上の前記第１のチャネル半導体層と、
    　前記第１のチャネル半導体層上の前記第２のチャネル半導体層と、
    　前記第２のチャネル半導体層上の前記第２の不純物層と、　
    　前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、
    　前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、
    　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  12. 　前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、が同じ材料よりなる、
    　ことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 　前記第１のゲート絶縁層と、前記第２のゲート絶縁層と、が異なる材料層よりなり、且つ、前記第１の絶縁層が前記第２のゲート絶縁層と同じ材料層よりなる、
    　ことを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 　前記第１のゲート導体層と、前記第２のゲート導体層に隣接して、第１の空孔を含むか又は前記第１の空孔を含まない第１の絶縁材料層が、前記基板に対して垂直方向に伸延してある、
    　ことを特徴とする請求項１１に記載の半導体メモリ装置。
  15. 　前記第１の絶縁材料層が低誘電率材料よりなる、
    　ことを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 　前記第１の配線導体層、又は前記第２の配線導体層と、の一方又は両方に隣接して、第２の空孔を含むか又は前記第２の空孔を含まない第２の絶縁材料層が、ある、
    　ことを特徴とする請求項１１に記載の半導体メモリ装置。
  17. 　前記第１の絶縁材料層が低誘電率材料よりなる、
    　ことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 　前記第１の絶縁材料層の底部に第１の導体層があり、前記第１の導体層が前記第１の不純物層に繋がり、水平方向に延びている、
    　ことを特徴とする請求項１３に記載の半導体メモリ装置。
  19. 　前記基板に形成された第１の不純物ウェル層と、前記第１の不純物ウェル層内に形成された第２の不純物ウェル層とをさらに備え、
    　前記半導体母体は前記第２の不純物ウェル層の上に基板に垂直に立つかまたは水平方向に延伸する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  20. 　前記基板は、Ｐ型半導体であり、前記第１の不純物ウェル層は、Ｎ型半導体であり、前記第２の不純物ウェル層は、Ｐ型半導体であり、
    　前記消去動作時に前記Ｐ型第２の不純物ウェル層に負バイアスが印加する、
    　ことを特徴とする請求項１９に記載の半導体メモリ装置。
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