WO2022168219A1 - 柱状半導体素子を用いたメモリ装置 - Google Patents
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Definitions
- the present invention relates to a memory device using columnar semiconductor elements.
- the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
- a DRAM Dynamic Random Access Memory
- a PCM Phase Change Memory
- Non-Patent Document 7 RRAM (Resistive Random Access Memory, see, e.g., Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, e.g., Non-Patent Document 5, ), etc., can be highly integrated.
- DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
- the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
- FIG. 7 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
- FIG. 8 shows problems in operation
- FIG. 7 shows the write operation of the DRAM memory cell.
- FIG. 7(a) shows a "1" write state.
- the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 connected to a source line SL (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "N + layer”), a bit
- the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
- a memory cell of the DRAM is composed of these pieces.
- the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
- the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
- the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
- Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
- (b) of FIG. 7 shows the floating body 102 saturated with the generated holes 106 .
- FIG. (c) shows how the "1" write state is rewritten to the "0" write state.
- the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
- the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
- a memory cell 110a (FIG. (b)) filled with the generated holes 106 and a memory cell 110b (FIG. (c)) from which the generated holes are discharged. state is obtained.
- the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG.
- the capacitance CFB of the floating body 102 consists of the capacitance CWL between the gate connected to the word line and the floating body 102, the source N + layer 103 connected to the source line, and the floating body 102.
- FIG. FIG. (a) shows a "1" write state
- FIG. (b) shows a "0" write state.
- Vb is written to the floating body 102 by writing "1”
- the floating body 102 is pulled down to a negative bias when the word line returns to 0V at the end of writing.
- the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
- the small operating margin is a major problem of the present DRAM memory cell.
- Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
- a memory device using a columnar semiconductor element includes: A first semiconductor column standing vertically on a substrate and arranged adjacent to a first line in a plan view, a second semiconductor column, and a second line parallel to the first line and adjacent to each other.
- a third semiconductor pillar and a fourth semiconductor pillar arranged as a first impurity region connected to the bottoms of the first to fourth semiconductor pillars; a first gate insulating layer vertically above the first impurity region and surrounding below the first to fourth semiconductor pillars; a first gate conductor layer connected between the to fourth semiconductor pillars; a second gate insulating layer vertically surrounding side surfaces of the first to fourth semiconductor pillars on the first gate insulating layer;
- the semiconductor pillar surrounds the second gate insulating layer, has a top surface position below the tops of the first to fourth semiconductor pillars in the vertical direction, and has the first semiconductor pillar and the second semiconductor pillar on the first line.
- a second gate conductor layer connected between the semiconductor pillars of and vertically separated from the first gate conductor layer; a third gate conductor layer connected between the third semiconductor pillar and the fourth semiconductor pillar on the second line and vertically separated from the first gate conductor layer; a second impurity region at the top of each of the first to fourth semiconductor pillars; a first wiring conductor layer connected to the second impurity region on top of the first semiconductor pillar and the third semiconductor pillar; a second wiring conductor layer connected to the second impurity region on top of the second semiconductor pillar and the fourth semiconductor pillar; controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the first impurity region, and the second impurity region; a data retention operation of retaining hole groups formed in any one or all of the first to fourth semiconductor pillars by an impact ionization phenomenon or by a gate-induced drain leakage current; the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the fourth
- two outer perimeter lines of the second gate insulating layer wherein a first length between two points facing each other among intersection points surrounds the first semiconductor pillar and the third semiconductor pillar;
- the second length is smaller than a second length between two facing points among intersections of a second line passing through the centers of the first semiconductor pillar and the third semiconductor pillar, and the second length is the greater than twice a third length of thickness of the first gate conductor layer on a second line and surrounding the first semiconductor pillar;
- the first length is less than twice the third length (second invention)
- the wiring connected to the first impurity region is a source line
- the wiring connected to the second impurity region is a bit line
- the wiring connected to the first gate conductor layer is a first line.
- a wiring connected to the second gate conductor layer and the third gate conductor layer is a word line, the source line, the bit line, and the first drive control line;
- the memory erase operation and the memory write operation are performed by voltages applied to the line and the word line (third invention).
- the first gate capacitance between the first gate conductor layer and the first semiconductor pillar is between the second gate conductor layer and the first semiconductor pillar, is larger than the second gate capacitance between (fourth invention).
- the first invention is characterized in that there are first holes between the second gate conductor layer and the third gate conductor layer in plan view (fifth invention).
- the first invention is characterized in that there is a second hole between the first wiring conductor layer and the second wiring conductor layer (sixth invention).
- the second gate insulating layer is connected to the side surfaces of the first to fourth semiconductor pillars and to the first gate conductor layer (seventh invention).
- two peripheral lines of the second gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar, and the first line two peripheral lines of the second gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar, and the first line.
- the thickness of the first gate conductor layer surrounding the first semiconductor pillar is more than twice the third length (eighth invention).
- the second gate conductor layer in a plan view, includes the first semiconductor pillar, a first region surrounding the second semiconductor pillar with an equal width, and the first semiconductor pillar.
- a second region is linearly connected between the first semiconductor pillar and the second semiconductor pillar, and the third gate conductor layer is formed of the third semiconductor in plan view.
- FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
- FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
- FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
- FIG. 4 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
- FIG. 4 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
- FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
- FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
- FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
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- FIG. 4 is a diagram for explaining a method of manufacturing
- FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
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- FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
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- FIG. 10 is a diagram for explaining a method of manufacturing
- FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
- FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
- FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
- FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
- FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
- a memory device using semiconductor elements hereinafter referred to as a dynamic flash memory
- a method of manufacturing the same according to embodiments of the present invention will be described below with reference to the drawings.
- FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
- FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. A method of manufacturing a dynamic flash memory will be described with reference to FIG.
- FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
- a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate 1 (hereinafter, a silicon semiconductor pillar is referred to as a "Si pillar") has upper and lower positions, one of which is a source.
- N + layers 3a and 3b are formed, the other of which serves as a drain.
- a portion of the Si pillar 2 between the N + layers 3 a and 3 b serving as the source and drain becomes a channel region 7 .
- a first gate insulating layer 4a and a second gate insulating layer 4b are formed to surround the channel region 7. As shown in FIG.
- the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
- a first gate conductor layer 5a and a second gate conductor layer 5b are formed to surround the first gate insulation layer 4a and the second gate insulation layer 4b, respectively.
- the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
- a channel region 7, which is a portion of the Si pillar 2 between the N + layers 3a and 3b, is surrounded by the first gate insulating layer 4a and the second gate insulating layer 4b. and a second channel region 7b.
- a dynamic flash memory cell 9 is formed.
- the N + layer 3a serving as the source is connected to the source line SL
- the N + layer 3b serving as the drain is connected to the bit line BL
- the first gate conductor layer 5a is connected to the plate line PL
- the second gate conductor layer 5b is connected to the word line. line WL, respectively.
- the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
- the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
- the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
- the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
- the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
- the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
- the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is determined by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. , may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
- FIG. 2 illustrates the erase operation mechanism.
- Channel region 7 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
- FIG. (a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
- the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
- V ERA is, for example, -3V.
- V FB V ERA +Vb.
- the threshold voltage of the second gate conductor layer 5b to which the word line WL is connected is increased, as shown in FIG.
- the erased state of this channel region 7 is logical storage data "0".
- the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
- FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
- 0 V is input to the N + layer 3a connected to the source line SL
- 3 V is input to the N + layer 3b connected to the bit line BL
- the plate line PL is connected.
- 2 V for example, is input to the first gate conductor layer 5a connected to the word line WL
- 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
- an annular inversion layer 12a is formed on the inner periphery of the first gate conductor layer 5a connected to the plate line PL. operates in the linear region.
- a pinch-off point 13 exists in the inversion layer 12a on the inner circumference of the second gate conductor layer 5b to which the plate line PL is connected.
- the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL is operated in the saturation region.
- an inversion layer 12b is formed on the entire inner circumference of the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
- the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
- the boundary of the channel region 7 between the first N-channel MOS transistor with the series-connected first gate conductor layer 5a and the second N-channel MOS transistor with the second gate conductor layer 5b The electric field is maximized in the region (first boundary region) and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
- the generated hole groups 11 are majority carriers in the channel region 7 and charge the channel region 102 to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
- Vb approximately 0 V
- the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
- the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered, as shown in FIG.
- the write state of this channel area 7 is assigned to logical storage data "1".
- a second boundary region between the N + layer 3a and the first channel region 7a, or a second boundary region between the N + layer 3b and the second channel region. 7b electron-hole pairs may be generated by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11.
- FIG. The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
- FIG. 4A the read operation of the dynamic flash memory cell and the related memory cell structure according to the first embodiment of the present invention will be described.
- the read operation of the dynamic flash memory cell will be described with reference to FIGS. (a) to (c).
- FIG. 1(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
- FIG. 4B when a memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
- a write operation randomly stores a write state of "1".
- logical storage data of logical "0" and "1" are created for the word line WL.
- reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
- the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4D, the vertical length of the first gate conductor layer 5a connected to the plate line PL is longer than the vertical length of the second gate conductor layer 5b connected to the word line WL.
- FIG. (e) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. (d).
- FIG. (f) shows the coupling capacity relationship of the dynamic flash memory.
- CWL is the capacitance of the second gate conductor layer 5b
- CPL is the capacitance of the first gate conductor layer 5a
- CBL is the N + layer 3b serving as the drain and the second channel region 7b
- C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
- ⁇ V FB C WL /(C PL +C WL +C BL +C SL ) ⁇ V ReadWL .
- V ReadWL is the amplitude potential at the time of reading the word line WL.
- ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
- C BL +C SL is the capacitance of the PN junction and can be increased by, for example, increasing the diameter of the Si pillar 2 .
- the vertical length of the first gate conductor layer 5a connected to the plate line PL can be further reduced without lowering the degree of integration of memory cells in plan view.
- the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
- FIGS. 5A to 5I A method of manufacturing the dynamic flash memory of this embodiment is shown using FIGS. 5A to 5I.
- (a) is a plan view
- (b) is a cross-sectional view along the line XX' of FIG. shows a cross-sectional view along FIG.
- an N + layer 11 (an example of a "first impurity region" in the claims) is formed on a substrate 10 (an example of a "substrate” in the claims) from below.
- a P layer 12 and an N + layer 13 made of Si are formed on a substrate 10 from below.
- mask material layers 14a, 14b, 14c, and 14d that are circular in plan view are formed.
- the substrate 10 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials.
- the substrate 10 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
- the upper portions of the N + layer 13, P layer 12 and N + layer 11 are etched to form Si pillars 12a on the N + layer 11a.
- 12b an example of the "second semiconductor pillar” in the claims
- 12c an example of the "third semiconductor pillar” in the claims
- 12d not shown, which is an example of a "fourth semiconductor pillar” in the claims
- N + layers 13a, 13b, 13c, 13d not shown
- a gate insulating layer HfO 2 layer 17 is formed covering the entire surface using, for example, ALD (Atomic Layer Deposition). Then, a TiN layer (not shown) serving as a gate conductor layer is formed to cover the entire surface. Then, by CMP (Chemical Mechanical Polishing), polishing is performed so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, by RIE (Reactive Ion Etching), the TiN layer is etched so that the upper surface position in the vertical direction is near the middle position of the Si pillars 12a to 12d, and the TiN layer 18 ("first gate (which is an example of a "conductor layer").
- ALD Atomic Layer Deposition
- the HfO 2 layer 17 may be a single layer or other insulating layer consisting of multiple layers as long as it functions as a gate insulating layer.
- the TiN layer 18 may be formed of a single layer or other conductor layers comprising a plurality of layers as long as it has the function of a gate conductor layer. Moreover, it is desirable to etch the TiN layer so that the upper surface position in the vertical direction is above the middle position of the Si pillars 12a to 12d.
- a SiO 2 layer 23 is formed on the TiN layer 18, as shown in FIG. 5D.
- the HfO 2 layer 17 above the SiO 2 layer 23 is etched to remove the HfO 2 layer 17a (which is an example of the "first gate insulating layer” in the claims). Form.
- an HfO 2 layer 17b (which is an example of the "second gate insulating layer” in the scope of claims) is formed on the entire surface.
- the entire surface is coated with a TiN layer (not shown) by the CVD method.
- the TiN layer is etched by the CMP method by the RIE method so that the upper surface position is near the lower ends of the N + layers 13a to 13d.
- a SiN layer 27a is formed surrounding and connecting the side surfaces of the N + layers 13a and 13b and the mask material layers 14a and 14b.
- a SiN layer 27b is formed surrounding and connecting the side surfaces of the N + layers 13c, 13d and the mask material layers 14c, 14d.
- the TiN layer is etched to form TiN layers 26a (which are examples of the "second gate conductor layer” in the claims) and 26b (the "second gate conductor layer” in the claims).
- a third gate conductor layer is formed.
- the length L1 between the intersections of the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12b and the XX′ line is smaller than twice the width L2 of the SiN layers 27a and 27b along the line YY', and between the intersections of the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12c and the line YY'
- the SiN layer 27a could be connected between the Si pillars 12a and 12b and separated between the Si pillars 12a and 12c.
- the SiN layer 27b is connected between the Si pillars 12c and 12d and formed apart between the Si pillars 12b and 12d.
- holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, 31cc Patent An SiO 2 layer 29 is formed which contains 'first holes' in the claims.
- the positions of the upper ends of the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, and 31cc are shown in FIG. ) are formed lower than the upper end positions of the TiN layers 26a and 26b indicated by dotted lines.
- the mask material layers 14a-14d are etched to form contact holes 30a, 30b, 30c and 30d.
- bit line BL1 conductor layer 32a (an example of the "first wiring conductor layer” in the scope of claims) connected to the N + layers 13a and 13c through the contact holes 30a and 30c.
- bit line BL2 conductor layer 32b connected to the N + layers 13b and 13d through the contact holes 30b and 30d (which is an example of the “second wiring conductor layer” in the scope of claims)
- SiO 2 containing vacancies 34a, 34b, 34c which are examples of “second vacancies” in the claims
- a dynamic flash memory is thus formed on the substrate 10 .
- the TiN layers 26a and 26b serve as word line conductor layers WL1 and WL2, the TiN layer 18 serves as a plate line conductor layer PL also serving as a gate conductor layer, and the N + layer 11a serves as a source line conductor layer SL serving also as a source impurity layer. .
- FIG. 5I shows a schematic structural diagram of the dynamic flash memory shown in FIG. 5H.
- the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
- the PL line conductor layer PL is also formed so as to be connected to the whole.
- the gate conductor TiN layer 26a connected to the word line conductor layer WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12a and 12b.
- the gate conductor TiN layer 26b connected to the word line conductor layer WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12c and 12d.
- a bit line conductor layer BL1 connected to the N + layers 13a and 13c and a bit line conductor layer BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
- the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
- the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
- the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
- the voltage V ErasePL of the plate line PL may be a fixed voltage of 2V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
- the dynamic flash memory operation described in this embodiment can be performed.
- Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
- the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
- the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, and 31cc are isolated from each other.
- the N + layer 3a serving as the source is connected to the source line SL
- the N + layer 3b serving as the drain is connected to the bit line BL
- the first gate conductor layer 5a is connected to the plate line PL
- the second gate conductor layer 5b is connected to the word line. line WL, respectively.
- the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
- a first gate conductor layer 5a and a second gate conductor layer 5b are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
- the memory cell area does not increase in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
- the TiN layer 18 connected to the plate line PL is formed connecting the Si pillars 12a to 12d in the X and Y directions. This indicates that there is no formation pattern in lithography in the memory cell area. As a result, the cost of the mask to be used can be reduced and the process can be simplified. (Feature 4) As shown in FIG.
- the length L1 between the intersection of the outer peripheral line of the HfO 2 layer 17b surrounding the Si pillars 12a and 12b and the line XX′ is the SiN layer 27a
- 27b is less than twice the width L2
- the length L3 between the intersection of the YY' line and the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12c is greater than twice L2.
- the SiN layer 27a could be connected between the Si pillars 12a and 12b and separated between the Si pillars 12a and 12c.
- the SiN layer 27b was connected between the Si pillars 12c and 12d and separated between the Si pillars 12a and 12c.
- the SiN layers 27a and 27b are formed in self-alignment with the Si pillars 12a to 12d. Since the TiN layers 26a and 26b are formed using the SiN layers 27 and 27b as etching masks, the TiN layers 26a and 26b are formed in self alignment with the Si pillars 12a to 12d. The TiN layers 26a and 26b are formed by this self-alignment, so that the dynamic flash memory can be highly integrated. Further, since the formation of the TiN layers 26a and 26b does not require a mask pattern in the lithography process, the costs of masks used can be reduced and the process can be simplified. (Feature 5) As shown in FIG.
- contact holes 30a-30d were formed by removing the mask material layers 14a-14d used to form the Si pillars 12a-12d. As shown in FIG. 5H, the N+ layers 13a, 13c and the bit line BL1 conductor layer 32a are connected through contact holes 30a, 30c. BL2 conductor layer 32b is connected. The contact holes 30a-30d are formed in self-alignment with the Si pillars 12a-12d. Further, no lithography process is required for forming the contact holes 30a to 30d. This allows the formation of low-cost, high-density dynamic flash memory.
- FIGS. 6A to 6E A method of manufacturing the dynamic flash memory of the second embodiment is shown using FIGS. 6A to 6E.
- (a) is a plan view
- (b) is a cross-sectional view along the XX' line in (a)
- (c) is a cross-sectional view along the YY' line in (a). show.
- FIGS. 5A to 5C are performed. Then, as shown in FIG. 6A, in the vertical direction, the HfO 2 layer 17 above the top surface of the TiN layer 40 (corresponding to the TiN layer 18 in FIG. 5D) is removed to form a HfO 2 layer 17a. Then, an HfO 2 layer 41 is formed over the entire surface. Then, the whole is covered with a TiN layer (not shown). Then, it is polished by the CMP method so that the upper surface becomes the upper surface of the mask material layers 14a to 14d. Then, by RIE, the TiN layer 42 is formed by etching up to the vicinity of the lower ends of the N + layers 13a to 13d.
- an aluminum oxide (AlO) layer 43 is formed on the TiN layer 42 and around the N + layers 13a to 13d. Then, the entire surface is covered with a SiN layer (not shown). Then, polishing is performed by the CMP method so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, the SiN layer is etched by the RIE method to form SiN layers 45a, 45b, 45c and 45d surrounding the HfO 2 layer 41 on the sides of the N + layers 13a to 13d and the mask material layers 14a to 14d.
- the thickness LL3 of the mask material layer is the thickness of the gate TiN layer on the YY' line in plan view as explained in the next drawing.
- the length LL3 between the perimeter lines of the surrounding gate HfO 2 layer 41 is both greater than twice the thickness LL2 of the gate TiN layer.
- a mask material layer 46a overlapping the Si pillars 12a and 12b and extending in the XX' direction, and a mask material layer 46a overlapping the Si pillars 12c and 12d and extending along the XX' line.
- a mask material layer 46b extending in a direction is formed.
- the mask material layers 46a and 46b may be formed on the mask material layers 14a to 14d by surrounding the sides of the mask material layers 45a and 45b with, for example, an SiO.sub.2 layer.
- the AlO layer 43 and the TiN layer are etched by the RIE method to form the AlO layers 43a and 43b and the TiN layer. 42a, 42b are formed.
- a SiO 2 layer (not shown) is coated on the entire surface, and a SiO 2 layer 46 is formed by polishing so that the upper surface position is the upper surface of the mask material layers 14a to 14d by the CMP method.
- the SiO 2 layer 46 is formed between and on both sides of the TiN layers 42a and 42b so as to include holes 47a, 47b and 47c extending in the XX' direction in plan view.
- the mask material layers 45a-45d are formed surrounding the Si pillars 12a-12d with equal widths.
- the TiN layer 42a forms a first region surrounding the Si pillars 12a and 12b with an equal width (an example of a “first region” in the scope of claims) and the Si pillar 12a.
- 12b an example of the “second region” in the claims
- a third region an example of the "third region” in the claims
- a fourth region (a "fourth region” in the claims) connected and extended between the Si pillars 12a and 12b is an example).
- the mask material layers 14a-14d and 45a-45d and the HfO 2 layer 41 surrounding the mask material layer 46A and the N + layers 13a-13d are etched to form contact holes 47a. , 47b, 47c, 47d.
- conductor layers 49a, 49b, 49c and 49d are formed in the contact holes 47a to 47d.
- the bit line BL1 conductor layer 48a extends in the YY' direction in plan view in contact with the conductor layers 49a and 49c, and the bit line BL1 conductor layer 48a extends in the YY' direction in plan view in contact with the conductor layers 49b and 49d.
- bit line BL2 conductor layer 48b An extending bit line BL2 conductor layer 48b is formed. Then, a SiO 2 layer 50 containing holes 51a, 51b and 51c extending in the YY' direction is formed between the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b and on both sides. Thus, a dynamic flash memory is formed on the substrate 10 as in the first embodiment.
- FIG. 6F shows a schematic structural diagram of the dynamic flash memory shown in FIG. 6E.
- the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
- a TiN layer 40 connected to the plate line PL is also formed to be connected to the entire surface.
- the gate conductor TiN layer 26a connected to the word line WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12a and 12b.
- the gate conductor TiN layer 26b connected to the word line WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12c and 12d.
- a bit line BL1 connected to the N + layers 13a and 13c and a bit line BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
- the mask material layers 14a to 14d and 45a to 45d and the HfO 2 layer 41 surrounding the mask material layers and the N+ layers 13a to 13d are etched to form contact holes 47a, 47b, 47c, 47d are formed, the mask material layers 14a to 14d and the HfO 2 layer 41 may be removed to form contact holes without removing the mask material layers 45a to 45d.
- the contact holes in this case are formed in the same manner as the contact holes 30a to 30d in FIG. 5G.
- the gate TiN layer 40 connected to the plate line is formed to connect the Si pillars 12a to 12d in the X and Y directions. This indicates that there is no formation pattern in lithography in the memory cell area. As a result, the cost of masks to be used can be reduced and the process can be simplified.
- the SiN layer 27a which is the mask material layer, is formed connecting between the Si pillars 12a and 12b, and the SiN layer 27b is formed connecting between the Si pillars 12c and 12d.
- the SiN layers 27a and 27b In order to form the SiN layers 27a and 27b, it is necessary to form the Si pillars 12a and 12b and the Si pillars 12c and 12d closer to each other.
- the mask material layer 46a extending in the XX′ direction overlapping the Si pillars 12a and 12b and the mask material layers 45a and 45b, the Si pillars 12c, 12d, A mask material layer 46b extending in the XX' direction was formed overlying the mask material layers 45c and 45d.
- the TiN layer 42 was etched to form TiN layers 42a and 42b as word line conductor layers.
- the SiN layers 45a to 45d are formed in the embodiment of the present invention, semiconductor pillars made of other semiconductor materials may be used. This also applies to other embodiments according to the present invention.
- the N + layers 3a, 3b, 11, 13 in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
- the N + layers 3a, 3b, 11, 13 may be formed from different semiconductor material layers.
- the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
- the mask material layers 14a-14d shown in FIG. 5A may be of any material suitable for the purposes of the present invention, such as, for example, a SiO 2 layer, an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer, or a SiN layer.
- a SiO 2 layer an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer
- AlO aluminum oxide
- SiN layer a SiN layer
- other material layers including single or multiple layers of organic or inorganic materials, may be used. This also applies to other embodiments according to the present invention.
- the N + layer 11a also serves as a wiring conductor layer for the source line SL.
- a conductor layer such as a W layer formed between the N + layers 11a at the bottoms of the Si pillars 12a to 12d may be used as the source line SL.
- a conductor layer such as a W layer may be formed on the N + layer 11a outside the region where more Si pillars 12a to 12d are formed two-dimensionally.
- the thickness and shape of the mask material layers 14a to 14d shown in the first embodiment are changed by subsequent CMP polishing, RIE etching, and cleaning. There is no problem with this change as long as it meets the purpose of the present invention. This also applies to other embodiments according to the present invention.
- the upper end positions of the mask material layers 27a and 27b are arranged to coincide with the upper end positions of the mask material layers 14a to 14d.
- the upper ends of the mask material layers 27a and 27b in the vertical direction may be on the side surfaces of the mask material layers 14a to 14d as long as the conditions for covering the side surfaces of the N + layers 13a to 13d are satisfied. . This also applies to other embodiments according to the present invention.
- the TiN layer 18 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
- a single layer or a combination of multiple conductive material layers may be used instead of the TiN layer 18.
- TiN layers 26a and 26b were used as a word line WL and a gate conductor layer 5b connected to the word line WL.
- a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 18, 26a, 26b.
- the gate TiN layer may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
- the conductor layers 49a, 49b, 49c, and 49d shown in FIG. 6E may be entirely formed of a single layer or multiple layers of metal layers, or may be formed in contact with the N + layers 13a to 13d by selective epitaxial crystal growth, for example. After forming the N + layer in , it may be covered with a metal layer. This also applies to other embodiments according to the present invention.
- the SiN layers 27a and 27b shown in FIG. 5E are etching mask layers for forming the TiN layers 26a and 26b.
- the SiN layers 27a and 27b may be made of a single layer or multiple layers of other materials as long as they function as etching masks in this embodiment. This also applies to other embodiments according to the present invention.
- the HfO 2 layers 17a and 26a serving as gate insulating layers are formed as gate insulating layers surrounding the Si pillars 12a to 12d. material layers may be used. This also applies to other embodiments according to the present invention.
- an aluminum oxide (AlO) layer 43 is formed on the TiN layer 42 and around the N + layers 13a to 13d.
- the AlO layer 43 may be a single layer or multiple layers of other materials as long as the effect required in this step is obtained. This also applies to other embodiments according to the present invention.
- bit line BL1 conductor layer 32a and the bit line BL2 conductor layer 32b are formed in one step.
- a conductor layer to be the bit line BL1 conductor layer and the bit line BL2 conductor layer may be formed by connecting the layers.
- the SiO 2 layer 50 is formed after the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b are formed.
- the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b may be formed after forming contact holes.
- the shape of the Si pillars 12a to 12d in plan view was circular.
- the shape of the Si pillars 12a to 12d in plan view may be a circle, an ellipse, or a shape elongated in one direction.
- Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
- a dynamic flash memory cell in which sources and drains are formed by using N + layers 11a and 13a to 13d having conductivity of the same polarity above and below the Si pillars 12a to 12d has been described.
- the present invention can also be applied to tunnel devices having sources and drains with different polarities. This also applies to other embodiments according to the present invention.
- the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB.
- the erase operation may be performed by applying a negative bias to the bit line BL, or applying a negative bias to the source line SL and the bit line BL. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
- a high-density and high-performance dynamic flash memory can be obtained.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
基板10上に、垂直方向に立つSi柱12a~12dの両端にあるソース線SLに繋がるN+層11aと、ビット線BL1に繋がるN+層13a、13cと、ビット線BL2に繋がるN+層13b、13dと、Si柱12a~12dを囲んだゲートHfO2層を囲みSi柱12a~12d間で繋がったプレート線PLに繋がるTiN層18と、Si柱12a~12dを囲んだゲートHfO2層17bを囲みSi柱12a、12b間で繋がったワード線WL1に繋がるTiN層26a、Si柱12c、12d間で繋がったワード線WL2に繋がるTiN層26bと、を形成し、ソース線SL、プレート線PL、ワード線WL1,WL2、ビット線BL1,BL2に印加する電圧を制御して、Si柱12a~12dのいずれか、又は全ての内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、Si柱12a~12d内から除去するデータ消去動作を行う。
Description
本発明は、柱状半導体素子を用いたメモリ装置に関する。
近年、LSI(Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM(Dynamic Random Access Memory、例えば、非特許文献2を参照)、抵抗変化素子を接続したPCM(Phase Change Memory、例えば、非特許文献3を参照)、RRAM(Resistive Random Access Memory、例えば、非特許文献4、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM(Magneto-resistive Random Access Memory、例えば、非特許文献5、を参照 )などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル(非特許文献7を参照)などがある。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
図7に、前述したキャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセルの書込み動作と、図8に、動作上の問題点と、図9に、読出し動作を示す(非特許文献7~10を参照)。
図7にDRAMメモリセルの書込み動作を示す。図7の(a)は、“1”書込み状態を示している。ここで、メモリセルは、SOI基板101に形成され、ソース線SLが接続されたソースN+層103(以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する。)、ビット線BLが接続されたドレインN+層104、ワード線WLが接続されたゲート導電層105、MOSトランジスタ110aのフローティングボディ(Floating Body)102により構成され、キャパシタを有さず、MOSトランジスタ110aが1個でDRAMのメモリセルが構成されている。なお、フローティングボディ102直下には、SOI基板のSiO2層101が接している。この1個のMOSトランジスタ110aで構成されたメモリセルの“1”書込みを行う際には、MOSトランジスタ110aを線形領域で動作させる。すなわち、ソースN+層103から延びる電子のチャネル107には、ピンチオフ点108があり、ビット線が接続しているドレインN+層104までには、到達していない。このようにドレインN+層104に接続されたビット線BLとゲート導電層105に接続されたワード線WLを共に高電圧にして、ゲート電圧をドレイン電圧の約1/2程度で、MOSトランジスタ110aを動作させると、ドレインN+層104近傍のピンチオフ点108において、電界強度が最大となる。この結果、ソースN+層103からドレインN+層104に向かって流れる加速された電子は、Siの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子(図示せず)は、ドレインN+層104に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜109を飛び越えて、ゲート導電層105に到達する。そして、同時に発生した正孔106は、フローティングボディ102を充電する。この場合、発生した正孔は、フローティングボディ102がP型Siのため、多数キャリアの増分として、寄与する。フローティングボディ102は、生成された正孔106で満たされ、フローティングボディ102の電圧がソースN+層103よりもVb以上に高くなると、さらに生成された正孔は、ソースN+層103に放電する。ここで、Vbは、ソースN+層103とP層のフローティングボディ102との間のPN接合のビルトイン電圧であり、約0.7Vである。図7の(b)には、生成された正孔106でフローティングボディ102が飽和充電された様子を示している。
次に、図7の図(c)を用いて、メモリセル110の“0”書込み動作を説明する。共通な選択ワード線WLに対して、ランダムに“1”書込みのメモリセル110aと“0”書込みのメモリセル110bが存在する。図(c)では、“1”書込み状態から“0”書込み状態に書き換わる様子を示している。“0”書込み時には、ビット線BLの電圧を負バイアスにして、ドレインN+層104とP層のフローティングボディ102との間のPN接合を順バイアスにする。この結果、フローティングボディ102に予め前サイクルで生成された正孔106は、ビット線BLに接続されたドレインN+層104に流れる。書込み動作が終了すると、生成された正孔106で満たされたメモリセル110a(図(b))と、生成された正孔が吐き出されたメモリセル110b(図(c))の2つのメモリセルの状態が得られる。正孔106で満たされたメモリセル110aのフローティングボディ102の電位は、生成された正孔がいないフローティングボディ102よりも高くなる。したがって、メモリセル110aのしきい値電圧は、メモリセル110bのしきい値電圧よりも低くなる。その様子を図(d)に示す。
次に、この1個のMOSトランジスタで構成されたメモリセルの動作上の問題点を図8を用いて、説明する。図(a)で示したように、フローティングボディ102の容量CFBは、ワード線の接続されたゲートとフローティングボディ102間の容量CWLと、ソース線の接続されたソースN+層103とフローティングボディ102との間のPN接合の接合容量CSLと、ビット線の接続されたドレインN+層103とフローティングボディ102との間のPN接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL (1)
で表される。したがって、書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ102の電圧も、その影響を受ける。その様子を図(b)に示している。書込み時にワード線電圧VWLが0VからVProgWLに上昇すると、フローティングボディ102の電圧VFBは、ワード線電圧が変化する前の初期状態の電圧VFB1からVFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB1 - VFB2
= CWL / (CWL + CBL + CSL) × VProgWL (2)
で表される。
ここで、
β= CWL / (CWL + CBL + CSL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線とフローティングボディ102との容量結合によって、フローティングボディ102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
CFB = CWL + CBL + CSL (1)
で表される。したがって、書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ102の電圧も、その影響を受ける。その様子を図(b)に示している。書込み時にワード線電圧VWLが0VからVProgWLに上昇すると、フローティングボディ102の電圧VFBは、ワード線電圧が変化する前の初期状態の電圧VFB1からVFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB1 - VFB2
= CWL / (CWL + CBL + CSL) × VProgWL (2)
で表される。
ここで、
β= CWL / (CWL + CBL + CSL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線とフローティングボディ102との容量結合によって、フローティングボディ102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
図9に読出し動作を示す。図(a)は、“1”書込み状態を、図(b)は、“0”書込み状態を示している。しかし、実際には、“1”書込みでフローティングボディ102にVbが書き込まれていても、書込み終了でワード線が0Vに戻ると、フローティングボディ102は、負バイアスに引き下げられる。“0”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“1”と“0”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本DRAMメモリセルの大きい問題であった。加えて、このDRAMメモリセルを高密度化する課題がある。
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SGTを用いたメモリ装置でキャパシタを無くした、1個のトランジス型のDRAM(ゲインセル)では、ワード線とフローティングのSGTのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接SGTボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAM(ゲインセル)の実用化が困難となっていた。そして、上記問題を解決すると共に、DRAMメモリセルを高密度化する必要がある。
上記の課題を解決するために、本発明に係る柱状半導体素子を用いたメモリ装置は、
基板上に垂直方向に立ち、且つ平面視において第1の線上に隣接して配置した第1の半導体柱と、第2の半導体柱と、前記第1の線に並行した第2の線上に隣接して配置した第3の半導体柱と第4の半導体柱と、
前記第1乃至第4の半導体柱との底部に繋がった第1の不純物領域と、
垂直方向において、前記第1の不純物領域の上部にあり、前記第1乃至第4の半導体柱の下方を囲む第1のゲート絶縁層と、前記第1のゲート絶縁層を囲み、且つ前記第1乃至第4の半導体柱間で繋がった第1のゲート導体層と、
垂直方向において、前記第1のゲート絶縁層上にある、前記第1乃至第4の半導体柱の側面を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第1乃至第4の半導体柱の頂部下方にあり、且つ前記第1の線上で前記第1の半導体柱と前記第2の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第2のゲート導体層と、
前記第2の線上の前記第3の半導体柱と前記第4の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第3のゲート導体層と、
前記第1乃至第4の半導体柱のそれぞれの頂部の第2の不純物領域と、
前記第1の半導体柱と、前記第3の半導体柱と、の頂部の前記第2の不純物領域に繋がった第1の配線導体層と、
前記第2の半導体柱と、前記第4の半導体柱と、の頂部の前記第2の不純物領域に繋がった第2の配線導体層と、を有し、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、第1乃至第4の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記第1乃至4の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
ことを特徴とする(第1発明)。
基板上に垂直方向に立ち、且つ平面視において第1の線上に隣接して配置した第1の半導体柱と、第2の半導体柱と、前記第1の線に並行した第2の線上に隣接して配置した第3の半導体柱と第4の半導体柱と、
前記第1乃至第4の半導体柱との底部に繋がった第1の不純物領域と、
垂直方向において、前記第1の不純物領域の上部にあり、前記第1乃至第4の半導体柱の下方を囲む第1のゲート絶縁層と、前記第1のゲート絶縁層を囲み、且つ前記第1乃至第4の半導体柱間で繋がった第1のゲート導体層と、
垂直方向において、前記第1のゲート絶縁層上にある、前記第1乃至第4の半導体柱の側面を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第1乃至第4の半導体柱の頂部下方にあり、且つ前記第1の線上で前記第1の半導体柱と前記第2の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第2のゲート導体層と、
前記第2の線上の前記第3の半導体柱と前記第4の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第3のゲート導体層と、
前記第1乃至第4の半導体柱のそれぞれの頂部の第2の不純物領域と、
前記第1の半導体柱と、前記第3の半導体柱と、の頂部の前記第2の不純物領域に繋がった第1の配線導体層と、
前記第2の半導体柱と、前記第4の半導体柱と、の頂部の前記第2の不純物領域に繋がった第2の配線導体層と、を有し、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、第1乃至第4の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記第1乃至4の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
ことを特徴とする(第1発明)。
上記第1発明において、平面視において、前記第1の半導体柱と、前記第2の半導体柱と、を囲む前記第1のゲート絶縁層の2つの外周線と、前記第1の線と、の交点の内で向かい合った2点間の第1の長さが、前記前記第1の半導体柱と、前記第3の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の半導体柱と前記第3の半導体柱との中心を通る第2の線との交点の内の向かい合った2点間の第2の長さより小さく、前記第2の長さが、前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さの第3の長さの2倍より大きく、
前記第1の長さが前記第3の長さの2倍より小さいことを特徴とする(第2発明)
前記第1の長さが前記第3の長さの2倍より小さいことを特徴とする(第2発明)
上記第1発明において、前記第1の不純物領域に繋がる配線は、ソース線であり、前記第2の不純物領域に繋がる配線はビット線であり、前記第1のゲート導体層に繋がる配線が、第1の駆動制御線であり、前記第2のゲート導体層と前記第3のゲート導体層第層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする(第3発明)。
上記第1発明において、前記第1のゲート導体層と、前記第1の半導体柱との間、の第1のゲート容量が、前記第2のゲート導体層と、前記第1の半導体柱と、の間の第2のゲート容量よりも大きいことを特徴とする(第4発明)。
上記第1発明において、平面視において、前記第2のゲート導体層と、前記第3のゲート導体層の間に、第1の空孔があることを特徴とする(第5発明)。
上記第1発明において、前記第1の配線導体層と、前記第2の配線導体層の間に、第2の空孔があることを特徴とする(第6発明)。
上記第1発明において、前記第2のゲート絶縁層が前記第1乃至4の半導体柱の側面と、前記第1のゲート導体層上と、に繋がっていることを特徴とする(第7発明)。
上記第1発明において、平面視において、前記第1の半導体柱と、前記第2の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の線と、の交点の内で向かい合った2点間の第1の長さと、前記前記第1の半導体柱と、前記第3の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の半導体柱と前記第3の半導体柱との中心を通る第2の線との交点の内の向かい合った2点間の第2の長さと、が共に前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さの第3の長さの2倍より大きいことを特徴とする(第8発明)。
上記第8発明において、平面視において、前記第2のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱を、等幅で囲んだ第1の領域と、前記第1の線上に、前記第1の半導体柱と、前記第2の半導体柱との間で繋がって伸延した第2の領域よりなり、平面視において、前記第3のゲート導体層が、前記第3の半導体柱と、前記第4の半導体柱を、等幅で囲んだ第3の領域と、前記第2の線上に、前記第1の半導体柱と、前記第2の半導体柱との間で繋がって伸延した第4の領域よりなる、ことを特徴とする(第9発明)。
以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置(以後、ダイナミック フラッシュ メモリと呼ぶ)及びその製造方法について、図面を参照しながら説明する。
(第1実施形態)
図1~図5を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いてデータ消去メカニズムを、図3を用いてデータ書き込みメカニズムを、図4を用いてデータ書き込みメカニズムを説明する。図5を用いて、ダイナミック・フラッシュ・メモリの製造方法を説明する。
図1~図5を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いてデータ消去メカニズムを、図3を用いてデータ書き込みメカニズムを、図4を用いてデータ書き込みメカニズムを説明する。図5を用いて、ダイナミック・フラッシュ・メモリの製造方法を説明する。
図1に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板1上に形成した、P型又はi型(真性型)の導電型を有するシリコン半導体柱2(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN+層3a、3bが形成されている。このソース、ドレインとなるN+層3a、3b間のSi柱2の部分がチャネル領域7となる。このチャネル領域7を囲むように第1のゲート絶縁層4a、第2のゲート絶縁層4bが形成されている。この第1のゲート絶縁層4a、第2のゲート絶縁層4bは、このソース、ドレインとなるN+層3a、3bに、それぞれ接するか、または近接している。この第1のゲート絶縁層4a、第2のゲート絶縁層4bを囲むように第1のゲート導体層5a、第2のゲート導体層5bがそれぞれ形成されている。そして、第1のゲート導体層5a、第2のゲート導体層5bは絶縁層6により分離されている。そして、N+層3a、3b間のSi柱2の部分であるチャネル領域7は、第1のゲート絶縁層4aで囲まれた第1のチャネル領域7aと、第2のゲート絶縁層4bで囲まれた第2のチャネル領域7bと、よりなる。これによりソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bからなるダイナミック フラッシュ メモリセル9が形成される。そして、ソースとなるN+層3aはソース線SLに、ドレインとなるN+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を有することが望ましい。
なお、図1では、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるように第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くしている。しかし、その他にも、第1のゲート導体層5aのゲート長を、第2のゲート導体層5bのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第1のゲート絶縁層4aのゲート絶縁膜の膜厚を、第2のゲート絶縁層4bのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第1のゲート絶縁層4aのゲート絶縁膜の誘電率を、第2のゲート絶縁層4bのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、5a、5bの長さ、ゲート絶縁層4a、4bの膜厚、誘電率のいずれかを組み合わせて、プレート線PLに接続された第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるようにしてもよい。
図2に、消去動作メカニズムを説明する。N+層3a、3b間のチャネル領域7は、電気的に基板から分離され、フローティングボディとなっている。図(a)に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群11がチャネル領域7に蓄えられている状態を示す。そして。図(b)に示すように、消去動作時には、ソース線SLの電圧を、負電圧VERAにする。ここで、VERAは、例えば、-3Vである。その結果、チャネル領域7の初期電位の値に関係なく、ソース線SLが接続されているソースとなるN+層3aとチャネル領域7のPN接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域7に蓄えられていた、正孔群11が、ソース部のN+層3aに吸い込まれ、チャネル領域7の電位VFBは、VFB=VERA+Vbとなる。ここで、VbはPN接合のビルトイン電圧であり、約0.7Vである。したがって、VERA=-3Vの場合、チャネル領域7の電位は、-2.3Vになる。この値が、消去状態のチャネル領域7の電位状態となる。このため、フローティングボディのチャネル領域7の電位が負の電圧になると、ダイナミック フラッシュ メモリセル10のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図(c)に示すように、このワード線WLが接続された第2のゲート導体層5bのしきい値電圧は高くなる。このチャネル領域7の消去状態は論理記憶データ“0”となる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
図3に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図(a)に示すように、ソース線SLの接続されたN+層3aに例えば0Vを入力し、ビット線BLの接続されたN+層3bに例えば3Vを入力し、プレート線PLの接続された第1のゲート導体層5aに、例えば、2Vを入力し、ワード線WLの接続された第2のゲート導体層5bに、例えば、5Vを入力する。その結果、図3(a)で示したように、プレート線PLの接続された第1のゲート導体層5aの内周には、環状の反転層12aが形成され、第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタは線形領域で動作させる。この結果、プレート線PLの接続された第2のゲート導体層5bの内周の反転層12aには、ピンチオフ点13が存在する。一方、ワード線WLの接続された第2のゲート導体層12bを有する第2のNチャネルMOSトランジスタは飽和領域で動作させる。この結果、ワード線WLの接続された第2のゲート導体層5bの内周には、ピンチオフ点は存在せずに全面に反転層12bが形成される。このワード線WLの接続された第2のゲート導体層5bの内周に全面に形成された反転層12bは、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタの実質的なドレインとして働く。この結果、直列接続された第1のゲート導体層5aを有する第1のNチャネルMOSトランジスタと、第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタとの間のチャネル領域7の境界領域(第1の境界領域)で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線WLの接続された第2のゲート導体層5bを有する第2のNチャネルMOSトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線SLの接続されたN+層3aからビット線の接続されたN+層3bに向かって電子が流れる。加速された電子が格子Si原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層5aと第2のゲート導体層5bに流れるが、大半はビット線BLの接続されたN+層3bに流れる。また、“1”書込みにおいて、GIDL(Gate Induced Drain Leakage)電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディFB内を満たしてもよい(〔非特許文献14〕を参照)。
そして、図3において、図(b)に示すように、生成された正孔群11は、チャネル領域7の多数キャリアであり、チャネル領域102を正バイアスに充電する。ソース線SLの接続されたN+層3aは、0Vであるため、チャネル領域7はソース線SLの接続されたN+層3aとチャネル領域7との間のPN接合のビルトイン電圧Vb(約0.7V)まで充電される。チャネル領域7が正バイアスに充電されると、第1のNチャネルMOSトランジスタと第2のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図(c)に示すように、ワード線WLの接続された第2のチャネル領域7bのNチャネルMOSトランジスタのしきい値電圧は、低くなる。このチャネル領域7の書込み状態を論理記憶データ“1”に割り当てる。
なお、書込み動作時に、上記の第1の境界領域に替えて、N+層3aと第1のチャネル領域7aとの間の第2の境界領域、または、N+層3bと第2のチャネル領域7bとの間の第3の境界領域で、インパクトイオン化現象、またはGIDL電流で、電子・正孔対を発生させ、発生した正孔群11でチャネル領域7を充電しても良い。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
図4Aを用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図(a)~図(c)を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図(a)に示すように、チャネル領域7がビルトイン電圧Vb(約0.7V)まで充電されると、NチャネルMOSトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“1”に割り当てる。図(b)に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“0”にある場合は、チャネル領域7がフローティング電圧VFBはVERA+Vbとなっている。書込み動作によってランダムに書込み状態“1”が記憶される。この結果、ワード線WLに対して、論理“0”と“1”の論理記憶データが作成される。図(c)に示すように、このワード線WLに対する2つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
図4Bの図(d)~(g)を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、2つの第1のゲート導体層5aと第2のゲート導体層5bのゲート容量の大小関係と、これに関係する動作を説明する。ワード線WLの接続する第2のゲート導体層5bのゲート容量は、プレート線PLの接続する第1のゲート導体層5aのゲート容量よりも小さく設計することが望ましい。図(d)に示すように、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第2のゲート導体層5bの垂直方向の長さより長くして、ワード線WLの接続する第2のゲート導体層5bのゲート容量は、プレート線PLの接続する第1のゲート導体層5aのゲート容量よりも小さくする。図(e)に図(d)のダイナミック フラッシュ メモリの1セルの等価回路を示す。そして、図(f)にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、CWLは第2のゲート導体層5bの容量であり、CPLは第1のゲート導体層5aの容量であり、CBLはドレインとなるN+層3bと第2のチャネル領域7bとの間のPN接合の容量であり、CSLはソースとなるN+層3aと第1のチャネル領域7aとの間のPN接合の容量である。図(g)に示すように、ワード線WL電圧が振幅すると、その動作がチャネル領域7にノイズとして影響を与える。この時のチャネル領域7の電位変動ΔVFBは、ΔVFB = CWL/(CPL+CWL+CBL+CSL) × VReadWLとなる。ここで、VReadWLはワード線WLの読出し時の振幅電位である。式(1)から明らかなようにチャネル領域7の全体の容量CPL+CWL+CBL+CSLに比べて、CWLの寄与率を小さくすれば、ΔVFBは小さくなることが分かる。CBL+CSLはPN接合の容量であり、大きくするためには、例えば、Si柱2の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第2のゲート導体層5bの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔVFBを更に小さくできる。なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
図5A~図5Iを用いて、本実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。これらの図において、(a)図は平面図、(b)図は(a)図のX-X’線に沿った断面図、(c)図は(a)図のY-Y’線に沿った断面図を示す。
図5Aに示すように、基板10(特許請求の範囲の「基板」の一例である)上に、下からN+層11(特許請求の範囲の「第1の不純物領域」の一例である)、SiよりなるP層12、N+層13を形成する。そして、平面視において円形状のマスク材料層14a、14b、14c、14dを形成する。なお、基板10はSOI(Silicon On Insulator)、単層または複数層よりなるSiまたは他の半導体材料より形成してもよい。また、基板10はN層、またはP層の単層、又は複数層よりなるウエル層であってもよい。
次に、5Bに示すように、マスク材料層14a~14dをマスクにして、N+層13、P層12、そしてN+層11の上部をエッチングして、N+層11a上にSi柱12a(特許請求の範囲の「第1の半導体柱」の一例である)、12b(特許請求の範囲の「第2の半導体柱」の一例である)、12c(特許請求の範囲の「第3の半導体柱」の一例である)、12d(図示せず、特許請求の範囲の「第4の半導体柱」の一例である)、N+層13a、13b、13c、13d(図示せず)(それぞれを以て特許請求の範囲の「第2の不純物領域」の一例である)を形成する。
次に、5Cに示すように、全体を覆ってゲート絶縁層HfO2層17を、例えばALD(Atomic Layer Deposition)を用いて形成する。そして、全体にゲート導体層となるTiN層(図示せず)を覆って形成する。そして、CMP(Chemical Mechanical Polishing)により、上面位置がマスク材料層14a~14dの上面になるように研磨する。そして、RIE(Reactive Ion Etching)により、TiN層を垂直方向における上面位置がSi柱12a~12dの中間位置付近になるようにエッチングして、TiN層18(特許請求の範囲の「第1のゲート導体層」の一例である)を形成する。 なお、HfO2層17は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、TiN層18はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、TiN層を垂直方向における上面位置はSi柱12a~12dの中間位置より上になるようにエッチングするのが望ましい。
次に、図5Dに示すように、SiO2層23を、TiN層18上に形成する。
次に、図5Eに示すように、SiO2層23より上部のHfO2層17をエッチングして、HfO2層17a(特許請求の範囲の「第1のゲート絶縁層」の一例である)を形成する。そして、全体にHfO2層17b(特許請求の範囲の「第2のゲート絶縁層」の一例である)を形成する。そして、全体にTiN層(図示せず)をCVD法により被覆する。そして、TiN層をCMP法により上面位置がN+層13a~13dの下端付近になるようにRIE法によりエッチングする。そして、N+層13a、13b、マスク材料層14a、14bの側面を囲み、且つ繋がったSiN層27aを形成する。同様にN+層13c、13d、マスク材料層14c、14dの側面を囲み、且つ繋がったSiN層27bを形成する。そして、SiN層27a、27bをマスクにして、TiN層をエッチングして、TiN層26a(特許請求の範囲の「第2のゲート導体層」の一例である)、26b(特許請求の範囲の「第3のゲート導体層」の一例である)を形成する。ここで、Si柱12a、12bを囲むHfO2層17bの外周線と、X-X’線との交点間の長さL1(特許請求の範囲の「第1の長さ」の一例である)が、Y-Y’線でのSiN層27a、27bの幅L2の2倍より小さくし、且つSi柱12a、12cを囲むHfO2層17bの外周線と、Y-Y’線との交点間の長さL3がL2の2倍より大きくすることにより、SiN層27aをSi柱12a、12b間で繋がり、且つSi柱12a、12c間で離れて形成することができた。同様に、SiN層27bをSi柱12c、12d間で繋がり、且つSi柱12b、12d間で離れて形成される。
次に、図5Fに示すように、TiN層26a、26bとSiN層27a、27bの側面間、及び周辺に、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc(特許請求の範囲の「第1の空孔」の一例である)を含んだSiO2層29を形成する。なお、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31ccの上端位置は、図(d)((a)図のX1-X1’線に沿った断面図。図5Gにおいても同様)の点線で示すTiN層26a、26bの上端位置より低く形成する。
次に、図5Gに示すように、マスク材料層14a~14dをエッチングして、コンタクトホール30a、30b、30c、30dを形成する。
次に、図5Hに示すように、コンタクトホール30a、30cを介して、N+層13a、13cに繋がったビット線BL1導体層32a(特許請求の範囲の「第1の配線導体層」の一例である)と、コンタクトホール30b、30dを介して、N+層13b、13dに繋がったビット線BL2導体層32b(特許請求の範囲の「第2の配線導体層」の一例である)と、を形成する。そして、ビット線BL1導体層32a、ビット線BL2導体層32b間、及び両側に空孔34a、34b、34c(特許請求の範囲の「第2の空孔」の一例である)を含んだSiO2層33を形成する。これにより、基板10上にダイナミック フラッシュ メモリが形成される。TiN層26a、26bはワード線導体層WL1,WL2となり、TiN層18はゲート導体層を兼ね備えたプレート線導体層PLとなり、N+層11aはソース不純物層を兼ね備えたソース線導体層SLとなる。
図5Iに、図5Hに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層SLのN+層11aは、全面に繋がって形成される。そして、PL線導体層PLも全体に繋がって形成される。そして、ワード線導体層WL1に繋がるゲート導体TiN層26aが隣接したSi柱12a、12b間でX方向において互いに繋がり形成される。同じく、ワード線導体層WL2に繋がるゲート導体TiN層26bが隣接したSi柱12c、12d間でX方向において互いに繋がり形成される。そして、N+層13a、13cに繋がるビット線導体層BL1と、N+層13b、13dに繋がるビット線導体層BL2と、がX方向と直交するY方向に形成される。
なお、図1において、プレート線PLの接続する第1のゲート導体層5aの垂直方向の長さを、ワード線WLの接続する第1のゲート導体層5bの垂直方向の長さより更に長くして、CPL>CWLとした。しかし、プレート線PLを付加することだけでも、ワード線WLのチャネル領域7に対する、容量結合のカップリング比(CWL/(CPL+CWL+CBL+CSL))が小さくなる。その結果、フローティングボディのチャネル領域7の電位変動ΔVFBは、小さくなる。
また、プレート線PLの電圧VErasePLは、各動作モードに関わらず、例えば、2Vの固定電圧を印加しても良い。また、プレート線PLの電圧VErasePLは、消去時のみ、例えば、0Vを印加しても良い。また、プレート線PLの電圧VErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
また、図1において、Si柱2の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
また、図1において、垂直方向において、絶縁層6で囲まれた部分のチャネル領域7では、第1のチャネル領域7a、第2のチャネル領域7bの電位分布が繋がって形成されている。これにより、第1のチャネル領域7a、第2のチャネル領域7bのチャネル領域7が、垂直方向において、絶縁層6で囲まれた領域で繋がっている。
また、図5Fでは、空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31ccは互いに孤立して形成した。これに対し、Si柱12a、12c間、Si柱12b、12d間の距離を大きくして、空孔31aa、31ab、31ac間を繋げ、31ba、31bb、31bc間を繋げ、31ca、31cb、31cc間を繋げて形成してもよい。
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bが、全体として柱状に形成される。また、ソースとなるN+層3aはソース線SLに、ドレインとなるN+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層5aと、第2のゲート導体層5bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層3a、3b、チャネル領域7、第1のゲート絶縁層4a、第2のゲート絶縁層4b、第1のゲート導体層5a、第2のゲート導体層5bが、全体として柱状に形成される。また、ソースとなるN+層3aはソース線SLに、ドレインとなるN+層3bはビット線BLに、第1のゲート導体層5aはプレート線PLに、第2のゲート導体層5bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層5aのゲート容量は、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層5aと、第2のゲート導体層5bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層5aのゲート容量が、ワード線WLが接続された、第2のゲート導体層5bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
(特徴2)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層5aは、ダイナミック フラッシュ メモリセルが書込み、読出し動作において、ワード線WLの電圧が上下に振幅する際に、プレート線PLは、ワード線WLとチャネル領域7との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域7の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(特徴3)
図5Iに示すように、プレート線PL線に繋がったTiN層18は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図られる。
(特徴4)
図5Eに示したように、Si柱12a、12bを囲むHfO2層17bの外周線と、X-X’線との交点間の長さL1が、Y-Y’線でのSiN層27a、27bの幅L2の2倍より小さくし、且つSi柱12a、12cを囲むHfO2層17bの外周線と、Y-Y’線との交点間の長さL3がL2の2倍より大きくすることにより、SiN層27aをSi柱12a、12b間で繋がり、且つSi柱12a、12c間で離れて形成することができた。同様に、SiN層27bをSi柱12c、12d間で繋がり、且つSi柱12a、12c間で離れて形成された。そして、SiN層27a、27bは、Si柱12a~12dに対して自己整合で形成される。TiN層26a、26bはSiN層27、27bをエッチングマスクにして形成されるので、TiN層26a、26bはSi柱12a~12dに対して、自己整合で形成される。この自己整合により、TiN層26a、26bが形成されることにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、TiN層26a、26bの形成には、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴5)
図5Gで示したように、Si柱12a~12dを形成に用いたマスク材料層14a~14dを除去することにより、コンタクトホール30a~30dを形成した。図5Hで示すように、コンタクトホール30a、30cを介してN+層13a、13cとビット線BL1導体層32aとが接続される、同じくコンタクトホール30b、30dを介してN+層13b、13dとビット線BL2導体層32bとが接続される。コンタクトホール30a~30dはSi柱12a~12dに対して自己整合で形成される。そして、コンタクトホール30a~30dを形成するための、リソグラフィ工程を必要としない。これにより、低コストで、高密度のダイナミック フラッシュ メモリが形成できる。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層5aは、ダイナミック フラッシュ メモリセルが書込み、読出し動作において、ワード線WLの電圧が上下に振幅する際に、プレート線PLは、ワード線WLとチャネル領域7との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域7の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(特徴3)
図5Iに示すように、プレート線PL線に繋がったTiN層18は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図られる。
(特徴4)
図5Eに示したように、Si柱12a、12bを囲むHfO2層17bの外周線と、X-X’線との交点間の長さL1が、Y-Y’線でのSiN層27a、27bの幅L2の2倍より小さくし、且つSi柱12a、12cを囲むHfO2層17bの外周線と、Y-Y’線との交点間の長さL3がL2の2倍より大きくすることにより、SiN層27aをSi柱12a、12b間で繋がり、且つSi柱12a、12c間で離れて形成することができた。同様に、SiN層27bをSi柱12c、12d間で繋がり、且つSi柱12a、12c間で離れて形成された。そして、SiN層27a、27bは、Si柱12a~12dに対して自己整合で形成される。TiN層26a、26bはSiN層27、27bをエッチングマスクにして形成されるので、TiN層26a、26bはSi柱12a~12dに対して、自己整合で形成される。この自己整合により、TiN層26a、26bが形成されることにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、TiN層26a、26bの形成には、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴5)
図5Gで示したように、Si柱12a~12dを形成に用いたマスク材料層14a~14dを除去することにより、コンタクトホール30a~30dを形成した。図5Hで示すように、コンタクトホール30a、30cを介してN+層13a、13cとビット線BL1導体層32aとが接続される、同じくコンタクトホール30b、30dを介してN+層13b、13dとビット線BL2導体層32bとが接続される。コンタクトホール30a~30dはSi柱12a~12dに対して自己整合で形成される。そして、コンタクトホール30a~30dを形成するための、リソグラフィ工程を必要としない。これにより、低コストで、高密度のダイナミック フラッシュ メモリが形成できる。
(第2実施形態)
図6A~図6Eを用いて、第2実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。(a)図は平面図、(b)図は(a)図のX-X’線に沿った断面図、(c)図は(a)図のY-Y’線に沿った断面図を示す。
図6A~図6Eを用いて、第2実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。(a)図は平面図、(b)図は(a)図のX-X’線に沿った断面図、(c)図は(a)図のY-Y’線に沿った断面図を示す。
図5A~図5Cに示した工程を行う。そして、図6Aに示すように、垂直方向において、TiN層40(図5DにおけるTiN層18に対応)の上面より上のHfO2層17を除去して、HfO2層17aを形成する。そして、全体にHfO2層41を形成する。そして、全体にTiN層(図示せず)を被覆する。そして、CMP法により、上面がマスク材料層14a~14dの上面になるように研摩する。そして、RIE法により、上面位置がN+層13a~13dの下端付近までエッチングしてTiN層42を形成する。そして、TiN層42の上で、且つN+層13a~13dの周辺部に酸化アルミニウ(AlO)層43を形成する。そして、全面にSiN層(図示せず)を被覆する。そして、CMP法により、上面位置がマスク材料層14a~14dの上面になるように研磨する。そして、RIE法によりSiN層をエッチングして、N+層13a~13d、マスク材料層14a~14dの側面のHfO2層41を囲んでSiN層45a、45b、45c、45dを形成する。ここでは、マスク材料層の厚さLL3は、次図面で説明するところの平面視におけるY-Y’線上におけるゲートTiN層の厚さとなる。そして、X-X’線上におけるSi柱12aとSi柱12bとの周りを囲んだゲートHfO2層41外周線間の長さLL1と、Y-Y’線上におけるSi柱12aとSi柱12cとの周りを囲んだゲートHfO2層41外周線間の長さLL3とが、共にゲートTiN層の厚さLL2の2倍より大きい。
次に、図6Bに示すように、平面視において、Si柱12a、12bに重なってX-X’線方向に伸延したマスク材料層46aと、Si柱12c、12dに重なってX-X’線方向に伸延したマスク材料層46bを形成する。なお、マスク材料層46a、46bは、マスク材料層45a、45bの側面を、例えばSiO2層で囲み、このSiO層とマスク材料層14a~14dの上に形成してもよい。
次に、図6Cに示すように、マスク材料層14a~14d、45a~45d、46a、46bをマスクにして、AlO層43、TiN層をRIE法によりエッチングしてAlO層43a、43b、TiN層42a、42bを形成する。そして、全体にSiO2層(図示せず)を被覆して、CMP法により、上面位置がマスク材料層14a~14dの上面になるように研磨してSiO2層46を形成する。このSiO2層46は、TiN層42a、42bの間、及び両側に、平面視においてX-X’線方向に延びた空孔47a、47b、47cを含むように形成する。これら空孔47a~47cの上面位置は、TiN層42a、42bの上端位置より低くなるように形成する。平面視において、マスク材料層45a~45dはSi柱12a~12dを等幅で囲んで形成される。これにより、平面視において、前記TiN層42aが、Si柱12a、12bを等幅で囲んだ第1の領域(特許請求の範囲の「第1の領域」の一例である)と、Si柱12a、12b間で繋がって伸延した第2の領域(特許請求の範囲の「第2の領域」の一例である)よりなり、同じく前記TiN層42bが、Si柱12c、12dを等幅で囲んだ第3の領域(特許請求の範囲の「第3の領域」の一例である)と、Si柱12a、12b間で繋がって伸延した第4の領域(特許請求の範囲の「第4の領域」の一例である)より形成される。
次に、図6Dに示すように、マスク材料層14a~14d、45a~45dと、マスク材料層46AとN+層13a~13dとを囲んだHfO2層41と、をエッチングしてコンタクトホール47a、47b、47c、47dを形成する。次に、図6Eに示すように、コンタクトホール47a~47d内に導体層49a、49b、49c、49dを形成する。そして、導体層49a、49cに接して、平面視において、Y-Y’方向に伸延するビット線BL1導体層48aと、導体層49b、49dに接して、平面視において、Y-Y’方向に伸延するビット線BL2導体層48bと、を形成する。そして、ビット線BL1導体層48a、ビット線BL2導体層48bの間と、両側に、Y-Y’線方向に伸延する空孔51a、51b、51cを含んだSiO2層50を形成する。これにより、第1実施形態と同じく、基板10上にダイナミック フラッシュ メモリが形成される。
図6Fに、図6Eに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層SLのN+層11aは、全面に繋がって形成される。そして、プレート線PLに繋がるTiN層40も全体に繋がって形成される。そして、ワード線WL1に繋がるゲート導体TiN層26aが隣接したSi柱12a、12b間でX方向において互いに繋がり形成される。同じく、ワード線WL2に繋がるゲート導体TiN層26bが隣接したSi柱12c、12d間でX方向において互いに繋がり形成される。そして、N+層13a、13cに繋がるビット線BL1と、N+層13b、13dに繋がるビット線BL2と、がX方向と直交するY方向に形成される。
なお、図6Dにおいては、マスク材料層14a~14d、45a~45dと、マスク材料層とN+層13a~13dとを囲んだHfO2層41と、をエッチングしてコンタクトホール47a、47b、47c、47dを形成したが、マスク材料層45a~45dを除去しないで、マスク材料層14a~14d、HfO2層41を除去してコンタクトホールを形成してもよい。この場合のコンタクトホールは、図5Gにおけるコンタクトホール30a~30dと同じように形成される。
本実施形態は、下記の特徴を供する。
(特徴1)
本実施形態においても、第1実施形態と同じく、プレート線に繋がるゲートTiN層40は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴2)
第1実施形態では、図5Eに示したように、マスク材料層であるSiN層27aがSi柱12a、12b間で繋がり、SiN層27bがSi柱12c、12d間で繋がって形成される。これには、SiN層27a、27bを形成するため、Si柱12a、12b間、およびSi柱12c、12d間と、を近づけて形成する必要がある。これに対して、本実施形態では、平面視において、Si柱12a、12b、マスク材料層45a、45bに重なってX-X’線方向に伸延したマスク材料層46aと、Si柱12c、12d、マスク材料層45c、45dに重なってX-X’線方向に伸延したマスク材料層46bを形成した。そして、SiN層45a~45d、マスク材料層46a、46bをマスクにして、TiN層42をエッチングして、ワード線導体層であるTiN層42a、42bを形成した。このように、SiN層45a~45dの形成を、Si柱12a、12b間、及びSi柱12c、12d間で繋がって形成する必要がない。これにより、SiN層45a~45dの形成工程が容易になる。また、空孔47a~47c、51a~51cを大きくしたり、また配置などの最適化が容易になる。
(その他の実施形態)
なお、本発明の実施形態では、Si柱2、12a~12dを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
(特徴1)
本実施形態においても、第1実施形態と同じく、プレート線に繋がるゲートTiN層40は、Si柱12a~12d間のX、Y方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図れる。
(特徴2)
第1実施形態では、図5Eに示したように、マスク材料層であるSiN層27aがSi柱12a、12b間で繋がり、SiN層27bがSi柱12c、12d間で繋がって形成される。これには、SiN層27a、27bを形成するため、Si柱12a、12b間、およびSi柱12c、12d間と、を近づけて形成する必要がある。これに対して、本実施形態では、平面視において、Si柱12a、12b、マスク材料層45a、45bに重なってX-X’線方向に伸延したマスク材料層46aと、Si柱12c、12d、マスク材料層45c、45dに重なってX-X’線方向に伸延したマスク材料層46bを形成した。そして、SiN層45a~45d、マスク材料層46a、46bをマスクにして、TiN層42をエッチングして、ワード線導体層であるTiN層42a、42bを形成した。このように、SiN層45a~45dの形成を、Si柱12a、12b間、及びSi柱12c、12d間で繋がって形成する必要がない。これにより、SiN層45a~45dの形成工程が容易になる。また、空孔47a~47c、51a~51cを大きくしたり、また配置などの最適化が容易になる。
(その他の実施形態)
なお、本発明の実施形態では、Si柱2、12a~12dを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態における、N+層3a、3b、11、13は、ドナー不純物を含んだSi、または他の半導体材料層より形成されてもよい。また、N+層3a、3b、11、13は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でN+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図5Aに示した、マスク材料層14a~14dは、例えば、SiO2層、酸化アルミニウム(Al2O3。AlOとも称する)層、SiN層などの、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図5Hに示すように、N+層11aはソース線SLの配線導体層を兼ねている。また、ソース線SLとしてSi柱12a~12dの底部のN+層11a間に形成した例えばW層などの導体層を用いてもよい。また、Si柱12a~12dが更に二次元状に多く形成した領域の外側のN+層11aに、例えばW層などの導体層を形成してもよい。
また、第1実施形態において示した、マスク材料層14a~14dの厚さ、及び形状は、その後のCMPによる研磨、及びRIEエッチング、洗浄により変化する。この変化は、本発明の目的に合うもの内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、図5Eにおいて、マスク材料層27a、27bの上端位置がマスク材料層14a~14dの上端位置になるようにした。これに対し、RIE工程において、N+層13a~13dの側面を覆う条件を満たせば、垂直方向における、マスク材料層27a、27bの上端は、マスク材料層14a~14dの側面にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、プレート線PLと、このプレート線PLに繋がるゲート導体層5aとしてTiN層18を用いた。これに対して、TiN層18に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線WLと、このワード線WLに繋がるゲート導体層5bとしてTiN層26a、26bを用いた。これに対して、TiN層18、26a、26bに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートTiN層は、その外側を、例えばWなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図6Eに示す導体層49a、49b、49c、49dは、全体が単層または複数層の金属層で形成しても、またはN+層13a~13dに接して、例えば選択エピタキシャル結晶成長法でN+層を形成した後に、金属層で覆ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図5Eに示すSiN層27a、27bは、TiN層26a、26bを形成するためのエッチングマスク層である。SiN層27a、27bは、本実施形態におけるエッチングマスクの機能を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第2実施形態で、ゲート絶縁層として、Si柱12a~12dを囲んで、ゲート絶縁層となるHfO2層17a、26aを形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図6Aでは、TiN層42の上で、且つN+層13a~13dの周辺部に酸化アルミニウ(AlO)層43を形成した。AlO層43は、本工程で求められる効果を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
図5Hの説明では、ビット線BL1導体層32a、ビット線BL2導体層32bを一つの工程で形成したが、まずコンタクトホール30a~30d内を第1の導体層で形成して、そして、これら導体層に繋げて、ビット線BL1導体層、ビット線BL2導体層になる導体層を形成してもよい。また、図6Eでは、ビット線BL1導体層48a、ビット線BL2導体層48bを形成した後に、SiO2層50を形成したが、SiO2層50を形成した後に、N+層13a~13d上にコンタクトホールを形成してからビット線BL1導体層48a、ビット線BL2導体層48bを形成してもよい。
また、第1実施形態では、Si柱12a~12dの平面視における形状は、円形状であった。そして、Si柱12a~12dの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるSi柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、Si柱12a~12d上下に、同じ極性の導電性を有するN+層11a、13a~13dを用いて、ソース、ドレインを構成するダイナミック フラッシュ メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態および第5実施形態では、消去動作時にソース線SLを負バイアスにして、フローティングボディFBであるチャネル領域7内の正孔群を引き抜いていたが、ソース線SLに代わり、ビット線BLを負バイアスにして、あるいは、ソース線SLとビット線BLを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
1、10 基板
2、12a、12b、12c、12d Si柱
3a、3b、11、11a、13、13a、13b、13c、13d N+層
4a 第1のゲート絶縁層
4b 第2のゲート絶縁層
5a 第1のゲート導体層
5b 第2のゲート導体層
6 絶縁層
7 チャネル領域
7a 第1のチャネル領域
7b 第2のチャネル領域
SL ソース線
PL プレート線
WL、WL1、WL2 ワード線
BL、BL1、BL2 ビット線
12 P層
14a、14b、14c、14d、45a、45b、45c、45d マスク材料層
17、17a、17b、33、41 HfO2層
18、18a、18b、26a、26b、34、34a、34b、40、42 TiN層
20、20a、20b、23、46、50 SiO2層
21a、21b、27a、27b、36a、36b、45a、45b、45c、45d SiN層
30a、30b、30c、30d、31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、47a、47b、47c、47d、51a、51b、51c コンタクトホール
32a、32b、48a、48b ビット線導体層
31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、51a、51b、51c 空孔
43 AlO層
49a、49b、49c、49d 導体層
2、12a、12b、12c、12d Si柱
3a、3b、11、11a、13、13a、13b、13c、13d N+層
4a 第1のゲート絶縁層
4b 第2のゲート絶縁層
5a 第1のゲート導体層
5b 第2のゲート導体層
6 絶縁層
7 チャネル領域
7a 第1のチャネル領域
7b 第2のチャネル領域
SL ソース線
PL プレート線
WL、WL1、WL2 ワード線
BL、BL1、BL2 ビット線
12 P層
14a、14b、14c、14d、45a、45b、45c、45d マスク材料層
17、17a、17b、33、41 HfO2層
18、18a、18b、26a、26b、34、34a、34b、40、42 TiN層
20、20a、20b、23、46、50 SiO2層
21a、21b、27a、27b、36a、36b、45a、45b、45c、45d SiN層
30a、30b、30c、30d、31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、47a、47b、47c、47d、51a、51b、51c コンタクトホール
32a、32b、48a、48b ビット線導体層
31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc、34a、34b、34c、51a、51b、51c 空孔
43 AlO層
49a、49b、49c、49d 導体層
Claims (9)
- 基板上に垂直方向に立ち、且つ平面視において第1の線上に隣接して配置した第1の半導体柱と、第2の半導体柱と、前記第1の線に並行した第2の線上に隣接して配置した第3の半導体柱と第4の半導体柱と、
前記第1乃至第4の半導体柱との底部に繋がった第1の不純物領域と、
垂直方向において、前記第1の不純物領域の上部にあり、前記第1乃至第4の半導体柱の下方を囲む第1のゲート絶縁層と、前記第1のゲート絶縁層を囲み、且つ前記第1乃至第4の半導体柱間で繋がった第1のゲート導体層と、
垂直方向において、前記第1のゲート絶縁層上にある、前記第1乃至第4の半導体柱の側面を囲む第2のゲート絶縁層と、
前記第2のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第1乃至第4の半導体柱の頂部下方にあり、且つ前記第1の線上で前記第1の半導体柱と前記第2の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第2のゲート導体層と、
前記第2の線上の前記第3の半導体柱と前記第4の半導体柱との間で繋がり、且つ前記第1のゲート導体層と垂直方向に離れた第3のゲート導体層と、
前記第1乃至第4の半導体柱のそれぞれの頂部の第2の不純物領域と、
前記第1の半導体柱と、前記第3の半導体柱と、の頂部の前記第2の不純物領域に繋がった第1の配線導体層と、
前記第2の半導体柱と、前記第4の半導体柱と、の頂部の前記第2の不純物領域に繋がった第2の配線導体層と、を有し、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、第1乃至第4の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、
前記第1のゲート導体層と、前記第2のゲート導体層と、前記第3のゲート導体層と、前記第4のゲート導体層と、前記第1の不純物領域と、前記第2の不純物領域と、に印加する電圧を制御して、前記第1乃至4の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
ことを特徴とする柱状半導体素子を用いたメモリ装置。 - 平面視において、前記第1の半導体柱と、前記第2の半導体柱と、を囲む前記第1のゲート絶縁層の2つの外周線と、前記第1の線と、の交点の内で向かい合った2点間の第1の長さが、前記前記第1の半導体柱と、前記第3の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の半導体柱と前記第3の半導体柱との中心を通る第2の線との交点の内の向かい合った2点間の第2の長さより小さく、
前記第2の長さが、前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さの第3の長さの2倍より大きく、
前記第1の長さが前記第3の長さの2倍より小さい、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 前記第1の不純物領域に繋がる配線は、ソース線であり、前記第2の不純物領域に繋がる配線はビット線であり、前記第1のゲート導体層に繋がる配線が、第1の駆動制御線であり、前記第2のゲート導体層と前記第3のゲート導体層第層に繋がる配線がワード線であり、
前記ソース線と、前記ビット線と、前記第1の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 前記第1のゲート導体層と、前記第1の半導体柱との間、の第1のゲート容量が、前記第2のゲート導体層と、前記第1の半導体柱と、の間の第2のゲート容量よりも大きい、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 平面視において、前記第2のゲート導体層と、前記第3のゲート導体層の間に、第1の空孔がある、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 前記第1の配線導体層と、前記第2の配線導体層の間に、第2の空孔がある、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 前記第2のゲート絶縁層が前記第1乃至4の半導体柱の側面と、前記第1のゲート導体層上と、に繋がっている、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 平面視において、前記第1の半導体柱と、前記第2の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の線と、の交点の内で向かい合った2点間の第1の長さと、前記前記第1の半導体柱と、前記第3の半導体柱と、を囲む前記第2のゲート絶縁層の2つの外周線と、前記第1の半導体柱と前記第3の半導体柱との中心を通る第2の線との交点の内の向かい合った2点間の第2の長さと、が共に前記第2の線上にあって前記第1の半導体柱を囲む前記第1のゲート導体層の厚さの第3の長さの2倍より大きい、
ことを特徴とする請求項1に記載の柱状半導体素子を用いたメモリ装置。 - 平面視において、前記第2のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱を、等幅で囲んだ第1の領域と、前記第1の線上に、前記第1の半導体柱と、前記第2の半導体柱との間で繋がって伸延した第2の領域よりなり、
平面視において、前記第3のゲート導体層が、前記第3の半導体柱と、前記第4の半導体柱を、等幅で囲んだ第3の領域と、前記第2の線上に、前記第1の半導体柱と、前記第2の半導体柱との間で繋がって伸延した第4の領域よりなる、
ことを特徴とする請求項8に記載の柱状半導体素子を用いたメモリ装置。
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