WO2022168219A1 - 柱状半導体素子を用いたメモリ装置 - Google Patents

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WO2022168219A1
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layer
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semiconductor
semiconductor pillar
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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the present invention relates to a memory device using columnar semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 7 RRAM (Resistive Random Access Memory, see, e.g., Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, e.g., Non-Patent Document 5, ), etc., can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 7 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 8 shows problems in operation
  • FIG. 7 shows the write operation of the DRAM memory cell.
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 connected to a source line SL (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an "N + layer”), a bit
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • (b) of FIG. 7 shows the floating body 102 saturated with the generated holes 106 .
  • FIG. (c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • a memory cell 110a (FIG. (b)) filled with the generated holes 106 and a memory cell 110b (FIG. (c)) from which the generated holes are discharged. state is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG.
  • the capacitance CFB of the floating body 102 consists of the capacitance CWL between the gate connected to the word line and the floating body 102, the source N + layer 103 connected to the source line, and the floating body 102.
  • FIG. FIG. (a) shows a "1" write state
  • FIG. (b) shows a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0V at the end of writing.
  • the potential difference margin between "1” and “0” cannot be made sufficiently large because the negative bias becomes even deeper.
  • the small operating margin is a major problem of the present DRAM memory cell.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory device using a columnar semiconductor element includes: A first semiconductor column standing vertically on a substrate and arranged adjacent to a first line in a plan view, a second semiconductor column, and a second line parallel to the first line and adjacent to each other.
  • a third semiconductor pillar and a fourth semiconductor pillar arranged as a first impurity region connected to the bottoms of the first to fourth semiconductor pillars; a first gate insulating layer vertically above the first impurity region and surrounding below the first to fourth semiconductor pillars; a first gate conductor layer connected between the to fourth semiconductor pillars; a second gate insulating layer vertically surrounding side surfaces of the first to fourth semiconductor pillars on the first gate insulating layer;
  • the semiconductor pillar surrounds the second gate insulating layer, has a top surface position below the tops of the first to fourth semiconductor pillars in the vertical direction, and has the first semiconductor pillar and the second semiconductor pillar on the first line.
  • a second gate conductor layer connected between the semiconductor pillars of and vertically separated from the first gate conductor layer; a third gate conductor layer connected between the third semiconductor pillar and the fourth semiconductor pillar on the second line and vertically separated from the first gate conductor layer; a second impurity region at the top of each of the first to fourth semiconductor pillars; a first wiring conductor layer connected to the second impurity region on top of the first semiconductor pillar and the third semiconductor pillar; a second wiring conductor layer connected to the second impurity region on top of the second semiconductor pillar and the fourth semiconductor pillar; controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the first impurity region, and the second impurity region; a data retention operation of retaining hole groups formed in any one or all of the first to fourth semiconductor pillars by an impact ionization phenomenon or by a gate-induced drain leakage current; the first gate conductor layer, the second gate conductor layer, the third gate conductor layer, the fourth
  • two outer perimeter lines of the second gate insulating layer wherein a first length between two points facing each other among intersection points surrounds the first semiconductor pillar and the third semiconductor pillar;
  • the second length is smaller than a second length between two facing points among intersections of a second line passing through the centers of the first semiconductor pillar and the third semiconductor pillar, and the second length is the greater than twice a third length of thickness of the first gate conductor layer on a second line and surrounding the first semiconductor pillar;
  • the first length is less than twice the third length (second invention)
  • the wiring connected to the first impurity region is a source line
  • the wiring connected to the second impurity region is a bit line
  • the wiring connected to the first gate conductor layer is a first line.
  • a wiring connected to the second gate conductor layer and the third gate conductor layer is a word line, the source line, the bit line, and the first drive control line;
  • the memory erase operation and the memory write operation are performed by voltages applied to the line and the word line (third invention).
  • the first gate capacitance between the first gate conductor layer and the first semiconductor pillar is between the second gate conductor layer and the first semiconductor pillar, is larger than the second gate capacitance between (fourth invention).
  • the first invention is characterized in that there are first holes between the second gate conductor layer and the third gate conductor layer in plan view (fifth invention).
  • the first invention is characterized in that there is a second hole between the first wiring conductor layer and the second wiring conductor layer (sixth invention).
  • the second gate insulating layer is connected to the side surfaces of the first to fourth semiconductor pillars and to the first gate conductor layer (seventh invention).
  • two peripheral lines of the second gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar, and the first line two peripheral lines of the second gate insulating layer surrounding the first semiconductor pillar and the second semiconductor pillar, and the first line.
  • the thickness of the first gate conductor layer surrounding the first semiconductor pillar is more than twice the third length (eighth invention).
  • the second gate conductor layer in a plan view, includes the first semiconductor pillar, a first region surrounding the second semiconductor pillar with an equal width, and the first semiconductor pillar.
  • a second region is linearly connected between the first semiconductor pillar and the second semiconductor pillar, and the third gate conductor layer is formed of the third semiconductor in plan view.
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • a memory device using semiconductor elements hereinafter referred to as a dynamic flash memory
  • a method of manufacturing the same according to embodiments of the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. A method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate 1 (hereinafter, a silicon semiconductor pillar is referred to as a "Si pillar") has upper and lower positions, one of which is a source.
  • N + layers 3a and 3b are formed, the other of which serves as a drain.
  • a portion of the Si pillar 2 between the N + layers 3 a and 3 b serving as the source and drain becomes a channel region 7 .
  • a first gate insulating layer 4a and a second gate insulating layer 4b are formed to surround the channel region 7. As shown in FIG.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a and a second gate conductor layer 5b are formed to surround the first gate insulation layer 4a and the second gate insulation layer 4b, respectively.
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • a channel region 7, which is a portion of the Si pillar 2 between the N + layers 3a and 3b, is surrounded by the first gate insulating layer 4a and the second gate insulating layer 4b. and a second channel region 7b.
  • a dynamic flash memory cell 9 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is determined by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. , may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2 illustrates the erase operation mechanism.
  • Channel region 7 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. (a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b to which the word line WL is connected is increased, as shown in FIG.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V is input to the N + layer 3a connected to the source line SL
  • 3 V is input to the N + layer 3b connected to the bit line BL
  • the plate line PL is connected.
  • 2 V for example, is input to the first gate conductor layer 5a connected to the word line WL
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer 12a is formed on the inner periphery of the first gate conductor layer 5a connected to the plate line PL. operates in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a on the inner circumference of the second gate conductor layer 5b to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL is operated in the saturation region.
  • an inversion layer 12b is formed on the entire inner circumference of the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the boundary of the channel region 7 between the first N-channel MOS transistor with the series-connected first gate conductor layer 5a and the second N-channel MOS transistor with the second gate conductor layer 5b The electric field is maximized in the region (first boundary region) and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole groups 11 are majority carriers in the channel region 7 and charge the channel region 102 to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered, as shown in FIG.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • a second boundary region between the N + layer 3a and the first channel region 7a, or a second boundary region between the N + layer 3b and the second channel region. 7b electron-hole pairs may be generated by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11.
  • FIG. The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIG. 4A the read operation of the dynamic flash memory cell and the related memory cell structure according to the first embodiment of the present invention will be described.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. (a) to (c).
  • FIG. 1(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4B when a memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and "1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4D, the vertical length of the first gate conductor layer 5a connected to the plate line PL is longer than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. (e) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. (d).
  • FIG. (f) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • ⁇ V FB C WL /(C PL +C WL +C BL +C SL ) ⁇ V ReadWL .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacitance of the PN junction and can be increased by, for example, increasing the diameter of the Si pillar 2 .
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL can be further reduced without lowering the degree of integration of memory cells in plan view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIGS. 5A to 5I A method of manufacturing the dynamic flash memory of this embodiment is shown using FIGS. 5A to 5I.
  • (a) is a plan view
  • (b) is a cross-sectional view along the line XX' of FIG. shows a cross-sectional view along FIG.
  • an N + layer 11 (an example of a "first impurity region" in the claims) is formed on a substrate 10 (an example of a "substrate” in the claims) from below.
  • a P layer 12 and an N + layer 13 made of Si are formed on a substrate 10 from below.
  • mask material layers 14a, 14b, 14c, and 14d that are circular in plan view are formed.
  • the substrate 10 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials.
  • the substrate 10 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the upper portions of the N + layer 13, P layer 12 and N + layer 11 are etched to form Si pillars 12a on the N + layer 11a.
  • 12b an example of the "second semiconductor pillar” in the claims
  • 12c an example of the "third semiconductor pillar” in the claims
  • 12d not shown, which is an example of a "fourth semiconductor pillar” in the claims
  • N + layers 13a, 13b, 13c, 13d not shown
  • a gate insulating layer HfO 2 layer 17 is formed covering the entire surface using, for example, ALD (Atomic Layer Deposition). Then, a TiN layer (not shown) serving as a gate conductor layer is formed to cover the entire surface. Then, by CMP (Chemical Mechanical Polishing), polishing is performed so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, by RIE (Reactive Ion Etching), the TiN layer is etched so that the upper surface position in the vertical direction is near the middle position of the Si pillars 12a to 12d, and the TiN layer 18 ("first gate (which is an example of a "conductor layer").
  • ALD Atomic Layer Deposition
  • the HfO 2 layer 17 may be a single layer or other insulating layer consisting of multiple layers as long as it functions as a gate insulating layer.
  • the TiN layer 18 may be formed of a single layer or other conductor layers comprising a plurality of layers as long as it has the function of a gate conductor layer. Moreover, it is desirable to etch the TiN layer so that the upper surface position in the vertical direction is above the middle position of the Si pillars 12a to 12d.
  • a SiO 2 layer 23 is formed on the TiN layer 18, as shown in FIG. 5D.
  • the HfO 2 layer 17 above the SiO 2 layer 23 is etched to remove the HfO 2 layer 17a (which is an example of the "first gate insulating layer” in the claims). Form.
  • an HfO 2 layer 17b (which is an example of the "second gate insulating layer” in the scope of claims) is formed on the entire surface.
  • the entire surface is coated with a TiN layer (not shown) by the CVD method.
  • the TiN layer is etched by the CMP method by the RIE method so that the upper surface position is near the lower ends of the N + layers 13a to 13d.
  • a SiN layer 27a is formed surrounding and connecting the side surfaces of the N + layers 13a and 13b and the mask material layers 14a and 14b.
  • a SiN layer 27b is formed surrounding and connecting the side surfaces of the N + layers 13c, 13d and the mask material layers 14c, 14d.
  • the TiN layer is etched to form TiN layers 26a (which are examples of the "second gate conductor layer” in the claims) and 26b (the "second gate conductor layer” in the claims).
  • a third gate conductor layer is formed.
  • the length L1 between the intersections of the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12b and the XX′ line is smaller than twice the width L2 of the SiN layers 27a and 27b along the line YY', and between the intersections of the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12c and the line YY'
  • the SiN layer 27a could be connected between the Si pillars 12a and 12b and separated between the Si pillars 12a and 12c.
  • the SiN layer 27b is connected between the Si pillars 12c and 12d and formed apart between the Si pillars 12b and 12d.
  • holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, 31cc Patent An SiO 2 layer 29 is formed which contains 'first holes' in the claims.
  • the positions of the upper ends of the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, and 31cc are shown in FIG. ) are formed lower than the upper end positions of the TiN layers 26a and 26b indicated by dotted lines.
  • the mask material layers 14a-14d are etched to form contact holes 30a, 30b, 30c and 30d.
  • bit line BL1 conductor layer 32a (an example of the "first wiring conductor layer” in the scope of claims) connected to the N + layers 13a and 13c through the contact holes 30a and 30c.
  • bit line BL2 conductor layer 32b connected to the N + layers 13b and 13d through the contact holes 30b and 30d (which is an example of the “second wiring conductor layer” in the scope of claims)
  • SiO 2 containing vacancies 34a, 34b, 34c which are examples of “second vacancies” in the claims
  • a dynamic flash memory is thus formed on the substrate 10 .
  • the TiN layers 26a and 26b serve as word line conductor layers WL1 and WL2, the TiN layer 18 serves as a plate line conductor layer PL also serving as a gate conductor layer, and the N + layer 11a serves as a source line conductor layer SL serving also as a source impurity layer. .
  • FIG. 5I shows a schematic structural diagram of the dynamic flash memory shown in FIG. 5H.
  • the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
  • the PL line conductor layer PL is also formed so as to be connected to the whole.
  • the gate conductor TiN layer 26a connected to the word line conductor layer WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12a and 12b.
  • the gate conductor TiN layer 26b connected to the word line conductor layer WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12c and 12d.
  • a bit line conductor layer BL1 connected to the N + layers 13a and 13c and a bit line conductor layer BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V ErasePL of the plate line PL may be a fixed voltage of 2V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the dynamic flash memory operation described in this embodiment can be performed.
  • Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, and 31cc are isolated from each other.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer 5a and a second gate conductor layer 5b are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • the memory cell area does not increase in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the TiN layer 18 connected to the plate line PL is formed connecting the Si pillars 12a to 12d in the X and Y directions. This indicates that there is no formation pattern in lithography in the memory cell area. As a result, the cost of the mask to be used can be reduced and the process can be simplified. (Feature 4) As shown in FIG.
  • the length L1 between the intersection of the outer peripheral line of the HfO 2 layer 17b surrounding the Si pillars 12a and 12b and the line XX′ is the SiN layer 27a
  • 27b is less than twice the width L2
  • the length L3 between the intersection of the YY' line and the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12c is greater than twice L2.
  • the SiN layer 27a could be connected between the Si pillars 12a and 12b and separated between the Si pillars 12a and 12c.
  • the SiN layer 27b was connected between the Si pillars 12c and 12d and separated between the Si pillars 12a and 12c.
  • the SiN layers 27a and 27b are formed in self-alignment with the Si pillars 12a to 12d. Since the TiN layers 26a and 26b are formed using the SiN layers 27 and 27b as etching masks, the TiN layers 26a and 26b are formed in self alignment with the Si pillars 12a to 12d. The TiN layers 26a and 26b are formed by this self-alignment, so that the dynamic flash memory can be highly integrated. Further, since the formation of the TiN layers 26a and 26b does not require a mask pattern in the lithography process, the costs of masks used can be reduced and the process can be simplified. (Feature 5) As shown in FIG.
  • contact holes 30a-30d were formed by removing the mask material layers 14a-14d used to form the Si pillars 12a-12d. As shown in FIG. 5H, the N+ layers 13a, 13c and the bit line BL1 conductor layer 32a are connected through contact holes 30a, 30c. BL2 conductor layer 32b is connected. The contact holes 30a-30d are formed in self-alignment with the Si pillars 12a-12d. Further, no lithography process is required for forming the contact holes 30a to 30d. This allows the formation of low-cost, high-density dynamic flash memory.
  • FIGS. 6A to 6E A method of manufacturing the dynamic flash memory of the second embodiment is shown using FIGS. 6A to 6E.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line in (a)
  • (c) is a cross-sectional view along the YY' line in (a). show.
  • FIGS. 5A to 5C are performed. Then, as shown in FIG. 6A, in the vertical direction, the HfO 2 layer 17 above the top surface of the TiN layer 40 (corresponding to the TiN layer 18 in FIG. 5D) is removed to form a HfO 2 layer 17a. Then, an HfO 2 layer 41 is formed over the entire surface. Then, the whole is covered with a TiN layer (not shown). Then, it is polished by the CMP method so that the upper surface becomes the upper surface of the mask material layers 14a to 14d. Then, by RIE, the TiN layer 42 is formed by etching up to the vicinity of the lower ends of the N + layers 13a to 13d.
  • an aluminum oxide (AlO) layer 43 is formed on the TiN layer 42 and around the N + layers 13a to 13d. Then, the entire surface is covered with a SiN layer (not shown). Then, polishing is performed by the CMP method so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, the SiN layer is etched by the RIE method to form SiN layers 45a, 45b, 45c and 45d surrounding the HfO 2 layer 41 on the sides of the N + layers 13a to 13d and the mask material layers 14a to 14d.
  • the thickness LL3 of the mask material layer is the thickness of the gate TiN layer on the YY' line in plan view as explained in the next drawing.
  • the length LL3 between the perimeter lines of the surrounding gate HfO 2 layer 41 is both greater than twice the thickness LL2 of the gate TiN layer.
  • a mask material layer 46a overlapping the Si pillars 12a and 12b and extending in the XX' direction, and a mask material layer 46a overlapping the Si pillars 12c and 12d and extending along the XX' line.
  • a mask material layer 46b extending in a direction is formed.
  • the mask material layers 46a and 46b may be formed on the mask material layers 14a to 14d by surrounding the sides of the mask material layers 45a and 45b with, for example, an SiO.sub.2 layer.
  • the AlO layer 43 and the TiN layer are etched by the RIE method to form the AlO layers 43a and 43b and the TiN layer. 42a, 42b are formed.
  • a SiO 2 layer (not shown) is coated on the entire surface, and a SiO 2 layer 46 is formed by polishing so that the upper surface position is the upper surface of the mask material layers 14a to 14d by the CMP method.
  • the SiO 2 layer 46 is formed between and on both sides of the TiN layers 42a and 42b so as to include holes 47a, 47b and 47c extending in the XX' direction in plan view.
  • the mask material layers 45a-45d are formed surrounding the Si pillars 12a-12d with equal widths.
  • the TiN layer 42a forms a first region surrounding the Si pillars 12a and 12b with an equal width (an example of a “first region” in the scope of claims) and the Si pillar 12a.
  • 12b an example of the “second region” in the claims
  • a third region an example of the "third region” in the claims
  • a fourth region (a "fourth region” in the claims) connected and extended between the Si pillars 12a and 12b is an example).
  • the mask material layers 14a-14d and 45a-45d and the HfO 2 layer 41 surrounding the mask material layer 46A and the N + layers 13a-13d are etched to form contact holes 47a. , 47b, 47c, 47d.
  • conductor layers 49a, 49b, 49c and 49d are formed in the contact holes 47a to 47d.
  • the bit line BL1 conductor layer 48a extends in the YY' direction in plan view in contact with the conductor layers 49a and 49c, and the bit line BL1 conductor layer 48a extends in the YY' direction in plan view in contact with the conductor layers 49b and 49d.
  • bit line BL2 conductor layer 48b An extending bit line BL2 conductor layer 48b is formed. Then, a SiO 2 layer 50 containing holes 51a, 51b and 51c extending in the YY' direction is formed between the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b and on both sides. Thus, a dynamic flash memory is formed on the substrate 10 as in the first embodiment.
  • FIG. 6F shows a schematic structural diagram of the dynamic flash memory shown in FIG. 6E.
  • the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
  • a TiN layer 40 connected to the plate line PL is also formed to be connected to the entire surface.
  • the gate conductor TiN layer 26a connected to the word line WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12a and 12b.
  • the gate conductor TiN layer 26b connected to the word line WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12c and 12d.
  • a bit line BL1 connected to the N + layers 13a and 13c and a bit line BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
  • the mask material layers 14a to 14d and 45a to 45d and the HfO 2 layer 41 surrounding the mask material layers and the N+ layers 13a to 13d are etched to form contact holes 47a, 47b, 47c, 47d are formed, the mask material layers 14a to 14d and the HfO 2 layer 41 may be removed to form contact holes without removing the mask material layers 45a to 45d.
  • the contact holes in this case are formed in the same manner as the contact holes 30a to 30d in FIG. 5G.
  • the gate TiN layer 40 connected to the plate line is formed to connect the Si pillars 12a to 12d in the X and Y directions. This indicates that there is no formation pattern in lithography in the memory cell area. As a result, the cost of masks to be used can be reduced and the process can be simplified.
  • the SiN layer 27a which is the mask material layer, is formed connecting between the Si pillars 12a and 12b, and the SiN layer 27b is formed connecting between the Si pillars 12c and 12d.
  • the SiN layers 27a and 27b In order to form the SiN layers 27a and 27b, it is necessary to form the Si pillars 12a and 12b and the Si pillars 12c and 12d closer to each other.
  • the mask material layer 46a extending in the XX′ direction overlapping the Si pillars 12a and 12b and the mask material layers 45a and 45b, the Si pillars 12c, 12d, A mask material layer 46b extending in the XX' direction was formed overlying the mask material layers 45c and 45d.
  • the TiN layer 42 was etched to form TiN layers 42a and 42b as word line conductor layers.
  • the SiN layers 45a to 45d are formed in the embodiment of the present invention, semiconductor pillars made of other semiconductor materials may be used. This also applies to other embodiments according to the present invention.
  • the N + layers 3a, 3b, 11, 13 in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layers 3a, 3b, 11, 13 may be formed from different semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the mask material layers 14a-14d shown in FIG. 5A may be of any material suitable for the purposes of the present invention, such as, for example, a SiO 2 layer, an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer, or a SiN layer.
  • a SiO 2 layer an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer
  • AlO aluminum oxide
  • SiN layer a SiN layer
  • other material layers including single or multiple layers of organic or inorganic materials, may be used. This also applies to other embodiments according to the present invention.
  • the N + layer 11a also serves as a wiring conductor layer for the source line SL.
  • a conductor layer such as a W layer formed between the N + layers 11a at the bottoms of the Si pillars 12a to 12d may be used as the source line SL.
  • a conductor layer such as a W layer may be formed on the N + layer 11a outside the region where more Si pillars 12a to 12d are formed two-dimensionally.
  • the thickness and shape of the mask material layers 14a to 14d shown in the first embodiment are changed by subsequent CMP polishing, RIE etching, and cleaning. There is no problem with this change as long as it meets the purpose of the present invention. This also applies to other embodiments according to the present invention.
  • the upper end positions of the mask material layers 27a and 27b are arranged to coincide with the upper end positions of the mask material layers 14a to 14d.
  • the upper ends of the mask material layers 27a and 27b in the vertical direction may be on the side surfaces of the mask material layers 14a to 14d as long as the conditions for covering the side surfaces of the N + layers 13a to 13d are satisfied. . This also applies to other embodiments according to the present invention.
  • the TiN layer 18 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layer 18.
  • TiN layers 26a and 26b were used as a word line WL and a gate conductor layer 5b connected to the word line WL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 18, 26a, 26b.
  • the gate TiN layer may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the conductor layers 49a, 49b, 49c, and 49d shown in FIG. 6E may be entirely formed of a single layer or multiple layers of metal layers, or may be formed in contact with the N + layers 13a to 13d by selective epitaxial crystal growth, for example. After forming the N + layer in , it may be covered with a metal layer. This also applies to other embodiments according to the present invention.
  • the SiN layers 27a and 27b shown in FIG. 5E are etching mask layers for forming the TiN layers 26a and 26b.
  • the SiN layers 27a and 27b may be made of a single layer or multiple layers of other materials as long as they function as etching masks in this embodiment. This also applies to other embodiments according to the present invention.
  • the HfO 2 layers 17a and 26a serving as gate insulating layers are formed as gate insulating layers surrounding the Si pillars 12a to 12d. material layers may be used. This also applies to other embodiments according to the present invention.
  • an aluminum oxide (AlO) layer 43 is formed on the TiN layer 42 and around the N + layers 13a to 13d.
  • the AlO layer 43 may be a single layer or multiple layers of other materials as long as the effect required in this step is obtained. This also applies to other embodiments according to the present invention.
  • bit line BL1 conductor layer 32a and the bit line BL2 conductor layer 32b are formed in one step.
  • a conductor layer to be the bit line BL1 conductor layer and the bit line BL2 conductor layer may be formed by connecting the layers.
  • the SiO 2 layer 50 is formed after the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b are formed.
  • the bit line BL1 conductor layer 48a and the bit line BL2 conductor layer 48b may be formed after forming contact holes.
  • the shape of the Si pillars 12a to 12d in plan view was circular.
  • the shape of the Si pillars 12a to 12d in plan view may be a circle, an ellipse, or a shape elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • a dynamic flash memory cell in which sources and drains are formed by using N + layers 11a and 13a to 13d having conductivity of the same polarity above and below the Si pillars 12a to 12d has been described.
  • the present invention can also be applied to tunnel devices having sources and drains with different polarities. This also applies to other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB.
  • the erase operation may be performed by applying a negative bias to the bit line BL, or applying a negative bias to the source line SL and the bit line BL. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • a high-density and high-performance dynamic flash memory can be obtained.

Landscapes

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Abstract

基板１０上に、垂直方向に立つＳｉ柱１２ａ～１２ｄの両端にあるソース線ＳＬに繋がるＮ+層１１ａと、ビット線ＢＬ１に繋がるＮ+層１３ａ、１３ｃと、ビット線ＢＬ２に繋がるＮ+層１３ｂ、１３ｄと、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ2層を囲みＳｉ柱１２ａ～１２ｄ間で繋がったプレート線ＰＬに繋がるＴｉＮ層１８と、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ2層１７ｂを囲みＳｉ柱１２ａ、１２ｂ間で繋がったワード線ＷＬ１に繋がるＴｉＮ層２６ａ、Ｓｉ柱１２ｃ、１２ｄ間で繋がったワード線ＷＬ２に繋がるＴｉＮ層２６ｂと、を形成し、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１，ＢＬ２に印加する電圧を制御して、Ｓｉ柱１２ａ～１２ｄのいずれか、又は全ての内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、Ｓｉ柱１２ａ～１２ｄ内から除去するデータ消去動作を行う。

Description

柱状半導体素子を用いたメモリ装置
　本発明は、柱状半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図８に、動作上の問題点と、図９に、読出し動作を示す（非特許文献７～１０を参照）。
　図７にＤＲＡＭメモリセルの書込み動作を示す。図７の（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されたソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されたドレインＮ+層１０４、ワード線ＷＬが接続されたゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７の（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７の図（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図８を用いて、説明する。図（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB1 － ＶFB2
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＶProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL)　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９に読出し動作を示す。図（ａ）は、“１”書込み状態を、図（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係る柱状半導体素子を用いたメモリ装置は、
　基板上に垂直方向に立ち、且つ平面視において第１の線上に隣接して配置した第１の半導体柱と、第２の半導体柱と、前記第１の線に並行した第２の線上に隣接して配置した第３の半導体柱と第４の半導体柱と、
　前記第１乃至第４の半導体柱との底部に繋がった第１の不純物領域と、
　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の下方を囲む第１のゲート絶縁層と、前記第１のゲート絶縁層を囲み、且つ前記第１乃至第４の半導体柱間で繋がった第１のゲート導体層と、
　垂直方向において、前記第１のゲート絶縁層上にある、前記第１乃至第４の半導体柱の側面を囲む第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１乃至第４の半導体柱の頂部下方にあり、且つ前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた第２のゲート導体層と、
　前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた第３のゲート導体層と、
　前記第１乃至第４の半導体柱のそれぞれの頂部の第２の不純物領域と、
　前記第１の半導体柱と、前記第３の半導体柱と、の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、
　前記第２の半導体柱と、前記第４の半導体柱と、の頂部の前記第２の不純物領域に繋がった第２の配線導体層と、を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、第１乃至第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
ことを特徴とする（第１発明）。
　上記第１発明において、平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さが、前記前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の半導体柱と前記第３の半導体柱との中心を通る第２の線との交点の内の向かい合った２点間の第２の長さより小さく、前記第２の長さが、前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きく、
　前記第１の長さが前記第３の長さの２倍より小さいことを特徴とする（第２発明）
　上記第１発明において、前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層第層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする（第３発明）。
　上記第１発明において、前記第１のゲート導体層と、前記第１の半導体柱との間、の第１のゲート容量が、前記第２のゲート導体層と、前記第１の半導体柱と、の間の第２のゲート容量よりも大きいことを特徴とする（第４発明）。
　上記第１発明において、平面視において、前記第２のゲート導体層と、前記第３のゲート導体層の間に、第１の空孔があることを特徴とする（第５発明）。
　上記第１発明において、前記第１の配線導体層と、前記第２の配線導体層の間に、第２の空孔があることを特徴とする（第６発明）。
　上記第１発明において、前記第２のゲート絶縁層が前記第１乃至４の半導体柱の側面と、前記第１のゲート導体層上と、に繋がっていることを特徴とする（第７発明）。
　上記第１発明において、平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さと、前記前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の半導体柱と前記第３の半導体柱との中心を通る第２の線との交点の内の向かい合った２点間の第２の長さと、が共に前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きいことを特徴とする（第８発明）。
　上記第８発明において、平面視において、前記第２のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱を、等幅で囲んだ第１の領域と、前記第１の線上に、前記第１の半導体柱と、前記第２の半導体柱との間で繋がって伸延した第２の領域よりなり、平面視において、前記第３のゲート導体層が、前記第３の半導体柱と、前記第４の半導体柱を、等幅で囲んだ第３の領域と、前記第２の線上に、前記第１の半導体柱と、前記第２の半導体柱との間で繋がって伸延した第４の領域よりなる、ことを特徴とする（第９発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）及びその製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック・フラッシュ・メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂが形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂが形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ、第２のゲート導体層５ｂがそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分であるチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにしてもよい。
　図２に、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル１０のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周には、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第２のゲート導体層５ｂの内周の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（〔非特許文献１４〕を参照）。
　そして、図３において、図（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域１０２を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図（ｃ）に示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａと第１のチャネル領域７ａとの間の第２の境界領域、または、Ｎ+層３ｂと第２のチャネル領域７ｂとの間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図（ａ）～図（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂの図（ｄ）～（ｇ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図（ｄ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図（ｅ）に図（ｄ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図（ｆ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図（ｇ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWLとなる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｉを用いて、本実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。これらの図において、（ａ）図は平面図、（ｂ）図は（ａ）図のＸ－Ｘ’線に沿った断面図、（ｃ）図は（ａ）図のＹ－Ｙ’線に沿った断面図を示す。
　図５Ａに示すように、基板１０（特許請求の範囲の「基板」の一例である）上に、下からＮ+層１１（特許請求の範囲の「第１の不純物領域」の一例である）、ＳｉよりなるＰ層１２、Ｎ+層１３を形成する。そして、平面視において円形状のマスク材料層１４ａ、１４ｂ、１４ｃ、１４ｄを形成する。なお、基板１０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１０はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　次に、５Ｂに示すように、マスク材料層１４ａ～１４ｄをマスクにして、Ｎ+層１３、Ｐ層１２、そしてＮ+層１１の上部をエッチングして、Ｎ+層１１ａ上にＳｉ柱１２ａ（特許請求の範囲の「第１の半導体柱」の一例である）、１２ｂ（特許請求の範囲の「第２の半導体柱」の一例である）、１２ｃ（特許請求の範囲の「第３の半導体柱」の一例である）、１２ｄ（図示せず、特許請求の範囲の「第４の半導体柱」の一例である）、Ｎ+層１３ａ、１３ｂ、１３ｃ、１３ｄ（図示せず）（それぞれを以て特許請求の範囲の「第２の不純物領域」の一例である）を形成する。
　次に、５Ｃに示すように、全体を覆ってゲート絶縁層ＨｆＯ2層１７を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴｉＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱１２ａ～１２ｄの中間位置付近になるようにエッチングして、ＴｉＮ層１８（特許請求の範囲の「第１のゲート導体層」の一例である）を形成する。 なお、ＨｆＯ2層１７は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＴｉＮ層を垂直方向における上面位置はＳｉ柱１２ａ～１２ｄの中間位置より上になるようにエッチングするのが望ましい。
　次に、図５Ｄに示すように、ＳｉＯ2層２３を、ＴｉＮ層１８上に形成する。
　次に、図５Ｅに示すように、ＳｉＯ2層２３より上部のＨｆＯ2層１７をエッチングして、ＨｆＯ2層１７ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）を形成する。そして、全体にＨｆＯ2層１７ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。そして、全体にＴｉＮ層（図示せず）をＣＶＤ法により被覆する。そして、ＴｉＮ層をＣＭＰ法により上面位置がＮ+層１３ａ～１３ｄの下端付近になるようにＲＩＥ法によりエッチングする。そして、Ｎ+層１３ａ、１３ｂ、マスク材料層１４ａ、１４ｂの側面を囲み、且つ繋がったＳｉＮ層２７ａを形成する。同様にＮ+層１３ｃ、１３ｄ、マスク材料層１４ｃ、１４ｄの側面を囲み、且つ繋がったＳｉＮ層２７ｂを形成する。そして、ＳｉＮ層２７ａ、２７ｂをマスクにして、ＴｉＮ層をエッチングして、ＴｉＮ層２６ａ（特許請求の範囲の「第２のゲート導体層」の一例である）、２６ｂ（特許請求の範囲の「第３のゲート導体層」の一例である）を形成する。ここで、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ2層１７ｂの外周線と、Ｘ－Ｘ’線との交点間の長さＬ１（特許請求の範囲の「第１の長さ」の一例である）が、Ｙ－Ｙ’線でのＳｉＮ層２７ａ、２７ｂの幅Ｌ２の２倍より小さくし、且つＳｉ柱１２ａ、１２ｃを囲むＨｆＯ2層１７ｂの外周線と、Ｙ－Ｙ’線との交点間の長さＬ３がＬ２の２倍より大きくすることにより、ＳｉＮ層２７ａをＳｉ柱１２ａ、１２ｂ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成することができた。同様に、ＳｉＮ層２７ｂをＳｉ柱１２ｃ、１２ｄ間で繋がり、且つＳｉ柱１２ｂ、１２ｄ間で離れて形成される。
　次に、図５Ｆに示すように、ＴｉＮ層２６ａ、２６ｂとＳｉＮ層２７ａ、２７ｂの側面間、及び周辺に、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ（特許請求の範囲の「第１の空孔」の一例である）を含んだＳｉＯ2層２９を形成する。なお、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃの上端位置は、図（ｄ）（（ａ）図のＸ１－Ｘ１’線に沿った断面図。図５Ｇにおいても同様）の点線で示すＴｉＮ層２６ａ、２６ｂの上端位置より低く形成する。
　次に、図５Ｇに示すように、マスク材料層１４ａ～１４ｄをエッチングして、コンタクトホール３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。
　次に、図５Ｈに示すように、コンタクトホール３０ａ、３０ｃを介して、Ｎ+層１３ａ、１３ｃに繋がったビット線ＢＬ１導体層３２ａ（特許請求の範囲の「第１の配線導体層」の一例である）と、コンタクトホール３０ｂ、３０ｄを介して、Ｎ+層１３ｂ、１３ｄに繋がったビット線ＢＬ２導体層３２ｂ（特許請求の範囲の「第２の配線導体層」の一例である）と、を形成する。そして、ビット線ＢＬ１導体層３２ａ、ビット線ＢＬ２導体層３２ｂ間、及び両側に空孔３４ａ、３４ｂ、３４ｃ（特許請求の範囲の「第２の空孔」の一例である）を含んだＳｉＯ2層３３を形成する。これにより、基板１０上にダイナミック フラッシュ メモリが形成される。ＴｉＮ層２６ａ、２６ｂはワード線導体層ＷＬ１，ＷＬ２となり、ＴｉＮ層１８はゲート導体層を兼ね備えたプレート線導体層ＰＬとなり、Ｎ+層１１ａはソース不純物層を兼ね備えたソース線導体層ＳＬとなる。
　図５Ｉに、図５Ｈに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層ＳＬのＮ+層１１ａは、全面に繋がって形成される。そして、ＰＬ線導体層ＰＬも全体に繋がって形成される。そして、ワード線導体層ＷＬ１に繋がるゲート導体ＴｉＮ層２６ａが隣接したＳｉ柱１２ａ、１２ｂ間でＸ方向において互いに繋がり形成される。同じく、ワード線導体層ＷＬ２に繋がるゲート導体ＴｉＮ層２６ｂが隣接したＳｉ柱１２ｃ、１２ｄ間でＸ方向において互いに繋がり形成される。そして、Ｎ+層１３ａ、１３ｃに繋がるビット線導体層ＢＬ１と、Ｎ+層１３ｂ、１３ｄに繋がるビット線導体層ＢＬ２と、がＸ方向と直交するＹ方向に形成される。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　また、図５Ｆでは、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃは互いに孤立して形成した。これに対し、Ｓｉ柱１２ａ、１２ｃ間、Ｓｉ柱１２ｂ、１２ｄ間の距離を大きくして、空孔３１ａａ、３１ａｂ、３１ａｃ間を繋げ、３１ｂａ、３１ｂｂ、３１ｂｃ間を繋げ、３１ｃａ、３１ｃｂ、３１ｃｃ間を繋げて形成してもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層５ａと、第２のゲート導体層５ｂが、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａは、ダイナミック フラッシュ メモリセルが書込み、読出し動作において、ワード線ＷＬの電圧が上下に振幅する際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴３）
　図５Ｉに示すように、プレート線ＰＬ線に繋がったＴｉＮ層１８は、Ｓｉ柱１２ａ～１２ｄ間のＸ、Ｙ方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図られる。
（特徴４）
　図５Ｅに示したように、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ2層１７ｂの外周線と、Ｘ－Ｘ’線との交点間の長さＬ１が、Ｙ－Ｙ’線でのＳｉＮ層２７ａ、２７ｂの幅Ｌ２の２倍より小さくし、且つＳｉ柱１２ａ、１２ｃを囲むＨｆＯ2層１７ｂの外周線と、Ｙ－Ｙ’線との交点間の長さＬ３がＬ２の２倍より大きくすることにより、ＳｉＮ層２７ａをＳｉ柱１２ａ、１２ｂ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成することができた。同様に、ＳｉＮ層２７ｂをＳｉ柱１２ｃ、１２ｄ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成された。そして、ＳｉＮ層２７ａ、２７ｂは、Ｓｉ柱１２ａ～１２ｄに対して自己整合で形成される。ＴｉＮ層２６ａ、２６ｂはＳｉＮ層２７、２７ｂをエッチングマスクにして形成されるので、ＴｉＮ層２６ａ、２６ｂはＳｉ柱１２ａ～１２ｄに対して、自己整合で形成される。この自己整合により、ＴｉＮ層２６ａ、２６ｂが形成されることにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、ＴｉＮ層２６ａ、２６ｂの形成には、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化と、工程の簡易化が図れる。
（特徴５）
　図５Gで示したように、Ｓｉ柱１２ａ～１２ｄを形成に用いたマスク材料層１４ａ～１４ｄを除去することにより、コンタクトホール３０ａ～３０ｄを形成した。図５Hで示すように、コンタクトホール３０ａ、３０ｃを介してＮ＋層１３ａ、１３ｃとビット線ＢＬ１導体層３２ａとが接続される、同じくコンタクトホール３０ｂ、３０ｄを介してＮ＋層１３ｂ、１３ｄとビット線ＢＬ２導体層３２ｂとが接続される。コンタクトホール３０ａ～３０ｄはＳｉ柱１２ａ～１２ｄに対して自己整合で形成される。そして、コンタクトホール３０ａ～３０ｄを形成するための、リソグラフィ工程を必要としない。これにより、低コストで、高密度のダイナミック フラッシュ メモリが形成できる。
（第２実施形態）
　図６Ａ～図６Ｅを用いて、第２実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。（ａ）図は平面図、（ｂ）図は（ａ）図のＸ－Ｘ’線に沿った断面図、（ｃ）図は（ａ）図のＹ－Ｙ’線に沿った断面図を示す。
　図５A～図５Cに示した工程を行う。そして、図６Ａに示すように、垂直方向において、ＴｉＮ層４０（図５ＤにおけるＴｉＮ層１８に対応）の上面より上のＨｆＯ2層１７を除去して、ＨｆＯ2層１７ａを形成する。そして、全体にＨｆＯ2層４１を形成する。そして、全体にＴｉＮ層（図示せず）を被覆する。そして、ＣＭＰ法により、上面がマスク材料層１４ａ～１４ｄの上面になるように研摩する。そして、ＲＩＥ法により、上面位置がＮ+層１３ａ～１３ｄの下端付近までエッチングしてＴｉＮ層４２を形成する。そして、ＴｉＮ層４２の上で、且つＮ+層１３ａ～１３ｄの周辺部に酸化アルミニウ（ＡｌＯ）層４３を形成する。そして、全面にＳｉＮ層（図示せず）を被覆する。そして、ＣＭＰ法により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ法によりＳｉＮ層をエッチングして、Ｎ+層１３ａ～１３ｄ、マスク材料層１４ａ～１４ｄの側面のＨｆＯ2層４１を囲んでＳｉＮ層４５ａ、４５ｂ、４５ｃ、４５ｄを形成する。ここでは、マスク材料層の厚さＬＬ３は、次図面で説明するところの平面視におけるＹ－Ｙ’線上におけるゲートＴｉＮ層の厚さとなる。そして、Ｘ－Ｘ’線上におけるＳｉ柱１２ａとＳｉ柱１２ｂとの周りを囲んだゲートＨｆＯ2層４１外周線間の長さＬＬ１と、Ｙ－Ｙ’線上におけるＳｉ柱１２ａとＳｉ柱１２ｃとの周りを囲んだゲートＨｆＯ2層４１外周線間の長さＬＬ３とが、共にゲートＴｉＮ層の厚さＬＬ２の２倍より大きい。
　次に、図６Ｂに示すように、平面視において、Ｓｉ柱１２ａ、１２ｂに重なってＸ－Ｘ’線方向に伸延したマスク材料層４６ａと、Ｓｉ柱１２ｃ、１２ｄに重なってＸ－Ｘ’線方向に伸延したマスク材料層４６ｂを形成する。なお、マスク材料層４６ａ、４６ｂは、マスク材料層４５ａ、４５ｂの側面を、例えばＳｉＯ2層で囲み、このＳｉＯ層とマスク材料層１４ａ～１４ｄの上に形成してもよい。
　次に、図６Ｃに示すように、マスク材料層１４ａ～１４ｄ、４５ａ～４５ｄ、４６ａ、４６ｂをマスクにして、ＡｌＯ層４３、ＴｉＮ層をＲＩＥ法によりエッチングしてＡｌＯ層４３ａ、４３ｂ、ＴｉＮ層４２ａ、４２ｂを形成する。そして、全体にＳｉＯ2層（図示せず）を被覆して、ＣＭＰ法により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨してＳｉＯ2層４６を形成する。このＳｉＯ2層４６は、ＴｉＮ層４２ａ、４２ｂの間、及び両側に、平面視においてＸ－Ｘ’線方向に延びた空孔４７ａ、４７ｂ、４７ｃを含むように形成する。これら空孔４７ａ～４７ｃの上面位置は、ＴｉＮ層４２ａ、４２ｂの上端位置より低くなるように形成する。平面視において、マスク材料層４５ａ～４５ｄはＳｉ柱１２ａ～１２ｄを等幅で囲んで形成される。これにより、平面視において、前記ＴｉＮ層４２ａが、Ｓｉ柱１２ａ、１２ｂを等幅で囲んだ第１の領域（特許請求の範囲の「第１の領域」の一例である）と、Ｓｉ柱１２ａ、１２ｂ間で繋がって伸延した第２の領域（特許請求の範囲の「第２の領域」の一例である）よりなり、同じく前記ＴｉＮ層４２ｂが、Ｓｉ柱１２ｃ、１２ｄを等幅で囲んだ第３の領域（特許請求の範囲の「第３の領域」の一例である）と、Ｓｉ柱１２ａ、１２ｂ間で繋がって伸延した第４の領域（特許請求の範囲の「第４の領域」の一例である）より形成される。
　次に、図６Ｄに示すように、マスク材料層１４ａ～１４ｄ、４５ａ～４５ｄと、マスク材料層４６ＡとＮ+層１３ａ～１３ｄとを囲んだＨｆＯ2層４１と、をエッチングしてコンタクトホール４７ａ、４７ｂ、４７ｃ、４７ｄを形成する。次に、図６Ｅに示すように、コンタクトホール４７ａ～４７ｄ内に導体層４９ａ、４９ｂ、４９ｃ、４９ｄを形成する。そして、導体層４９ａ、４９ｃに接して、平面視において、Ｙ－Ｙ’方向に伸延するビット線ＢＬ１導体層４８ａと、導体層４９ｂ、４９ｄに接して、平面視において、Ｙ－Ｙ’方向に伸延するビット線ＢＬ２導体層４８ｂと、を形成する。そして、ビット線ＢＬ１導体層４８ａ、ビット線ＢＬ２導体層４８ｂの間と、両側に、Ｙ－Ｙ’線方向に伸延する空孔５１ａ、５１ｂ、５１ｃを含んだＳｉＯ2層５０を形成する。これにより、第１実施形態と同じく、基板１０上にダイナミック フラッシュ メモリが形成される。
　図６Ｆに、図６Ｅに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層ＳＬのＮ+層１１ａは、全面に繋がって形成される。そして、プレート線ＰＬに繋がるＴｉＮ層４０も全体に繋がって形成される。そして、ワード線ＷＬ１に繋がるゲート導体ＴｉＮ層２６ａが隣接したＳｉ柱１２ａ、１２ｂ間でＸ方向において互いに繋がり形成される。同じく、ワード線ＷＬ２に繋がるゲート導体ＴｉＮ層２６ｂが隣接したＳｉ柱１２ｃ、１２ｄ間でＸ方向において互いに繋がり形成される。そして、Ｎ+層１３ａ、１３ｃに繋がるビット線ＢＬ１と、Ｎ+層１３ｂ、１３ｄに繋がるビット線ＢＬ２と、がＸ方向と直交するＹ方向に形成される。
　なお、図６Ｄにおいては、マスク材料層１４ａ～１４ｄ、４５ａ～４５ｄと、マスク材料層とＮ＋層１３ａ～１３ｄとを囲んだＨｆＯ2層４１と、をエッチングしてコンタクトホール４７ａ、４７ｂ、４７ｃ、４７ｄを形成したが、マスク材料層４５ａ～４５ｄを除去しないで、マスク材料層１４ａ～１４ｄ、ＨｆＯ2層４１を除去してコンタクトホールを形成してもよい。この場合のコンタクトホールは、図５Ｇにおけるコンタクトホール３０ａ～３０ｄと同じように形成される。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態においても、第１実施形態と同じく、プレート線に繋がるゲートＴｉＮ層４０は、Ｓｉ柱１２ａ～１２ｄ間のＸ、Ｙ方向において繋がって形成される。これは、メモリセル領域において、リソグラフィにおける形成パターンがないことを示している。これにより、使用するマスクの低コスト化と、工程の簡易化が図れる。
（特徴２）
　第１実施形態では、図５Ｅに示したように、マスク材料層であるＳｉＮ層２７ａがＳｉ柱１２ａ、１２ｂ間で繋がり、ＳｉＮ層２７ｂがＳｉ柱１２ｃ、１２ｄ間で繋がって形成される。これには、ＳｉＮ層２７ａ、２７ｂを形成するため、Ｓｉ柱１２ａ、１２ｂ間、およびＳｉ柱１２ｃ、１２ｄ間と、を近づけて形成する必要がある。これに対して、本実施形態では、平面視において、Ｓｉ柱１２ａ、１２ｂ、マスク材料層４５ａ、４５ｂに重なってＸ－Ｘ’線方向に伸延したマスク材料層４６ａと、Ｓｉ柱１２ｃ、１２ｄ、マスク材料層４５ｃ、４５ｄに重なってＸ－Ｘ’線方向に伸延したマスク材料層４６ｂを形成した。そして、ＳｉＮ層４５ａ～４５ｄ、マスク材料層４６ａ、４６ｂをマスクにして、ＴｉＮ層４２をエッチングして、ワード線導体層であるＴｉＮ層４２ａ、４２ｂを形成した。このように、ＳｉＮ層４５ａ～４５ｄの形成を、Ｓｉ柱１２ａ、１２ｂ間、及びＳｉ柱１２ｃ、１２ｄ間で繋がって形成する必要がない。これにより、ＳｉＮ層４５ａ～４５ｄの形成工程が容易になる。また、空孔４７ａ～４７ｃ、５１ａ～５１ｃを大きくしたり、また配置などの最適化が容易になる。
（その他の実施形態）
　なお、本発明の実施形態では、Ｓｉ柱２、１２ａ～１２ｄを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、１１、１３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、１１、１３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Aに示した、マスク材料層１４ａ～１４ｄは、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3。ＡｌＯとも称する）層、ＳｉＮ層などの、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｈに示すように、Ｎ+層１１ａはソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱１２ａ～１２ｄの底部のＮ+層１１ａ間に形成した例えばＷ層などの導体層を用いてもよい。また、Ｓｉ柱１２ａ～１２ｄが更に二次元状に多く形成した領域の外側のＮ+層１１ａに、例えばＷ層などの導体層を形成してもよい。
　また、第１実施形態において示した、マスク材料層１４ａ～１４ｄの厚さ、及び形状は、その後のＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合うもの内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｅにおいて、マスク材料層２７ａ、２７ｂの上端位置がマスク材料層１４ａ～１４ｄの上端位置になるようにした。これに対し、ＲＩＥ工程において、Ｎ+層１３ａ～１３ｄの側面を覆う条件を満たせば、垂直方向における、マスク材料層２７ａ、２７ｂの上端は、マスク材料層１４ａ～１４ｄの側面にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１８を用いた。これに対して、ＴｉＮ層１８に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層２６ａ、２６ｂを用いた。これに対して、ＴｉＮ層１８、２６ａ、２６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層は、その外側を、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図６Ｅに示す導体層４９ａ、４９ｂ、４９ｃ、４９ｄは、全体が単層または複数層の金属層で形成しても、またはＮ+層１３ａ～１３ｄに接して、例えば選択エピタキシャル結晶成長法でＮ+層を形成した後に、金属層で覆ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｅに示すＳｉＮ層２７ａ、２７ｂは、ＴｉＮ層２６ａ、２６ｂを形成するためのエッチングマスク層である。ＳｉＮ層２７ａ、２７ｂは、本実施形態におけるエッチングマスクの機能を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態で、ゲート絶縁層として、Ｓｉ柱１２ａ～１２ｄを囲んで、ゲート絶縁層となるＨｆＯ2層１７ａ、２６ａを形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図６Ａでは、ＴｉＮ層４２の上で、且つＮ+層１３ａ～１３ｄの周辺部に酸化アルミニウ（ＡｌＯ）層４３を形成した。ＡｌＯ層４３は、本工程で求められる効果を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　図５Ｈの説明では、ビット線ＢＬ１導体層３２ａ、ビット線ＢＬ２導体層３２ｂを一つの工程で形成したが、まずコンタクトホール３０ａ～３０ｄ内を第１の導体層で形成して、そして、これら導体層に繋げて、ビット線ＢＬ１導体層、ビット線ＢＬ２導体層になる導体層を形成してもよい。また、図６Ｅでは、ビット線ＢＬ１導体層４８ａ、ビット線ＢＬ２導体層４８ｂを形成した後に、ＳｉＯ2層５０を形成したが、ＳｉＯ2層５０を形成した後に、Ｎ+層１３ａ～１３ｄ上にコンタクトホールを形成してからビット線ＢＬ１導体層４８ａ、ビット線ＢＬ２導体層４８ｂを形成してもよい。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形状であった。そして、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄ上下に、同じ極性の導電性を有するＮ+層１１ａ、１３ａ～１３ｄを用いて、ソース、ドレインを構成するダイナミック フラッシュ メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態および第５実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
　１、１０　基板
　２、１２ａ、１２ｂ、１２ｃ、１２ｄ　Ｓｉ柱
　３ａ、３ｂ、１１、１１ａ、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ　Ｎ＋層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル領域
　７ｂ　第２のチャネル領域
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ、ＷＬ１、ＷＬ２　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　１２　Ｐ層
　１４ａ、１４ｂ、１４ｃ、１４ｄ、４５ａ、４５ｂ、４５ｃ、４５ｄ　マスク材料層
　１７、１７ａ、１７ｂ、３３、４１　ＨｆＯ2層
　１８、１８ａ、１８ｂ、２６ａ、２６ｂ、３４、３４ａ、３４ｂ、４０、４２　ＴｉＮ層
　２０、２０ａ、２０ｂ、２３、４６、５０　ＳｉＯ2層
　２１ａ、２１ｂ、２７ａ、２７ｂ、３６ａ、３６ｂ、４５ａ、４５ｂ、４５ｃ、４５ｄ　ＳｉＮ層
　３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ、３４ａ、３４ｂ、３４ｃ、４７ａ、４７ｂ、４７ｃ、４７ｄ、５１ａ、５１ｂ、５１ｃ　コンタクトホール
　３２ａ、３２ｂ、４８ａ、４８ｂ　ビット線導体層
　３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ、３４ａ、３４ｂ、３４ｃ、５１ａ、５１ｂ、５１ｃ　空孔
　４３　ＡｌＯ層
　４９ａ、４９ｂ、４９ｃ、４９ｄ　導体層

Claims (9)

  1. 　基板上に垂直方向に立ち、且つ平面視において第１の線上に隣接して配置した第１の半導体柱と、第２の半導体柱と、前記第１の線に並行した第２の線上に隣接して配置した第３の半導体柱と第４の半導体柱と、
    　前記第１乃至第４の半導体柱との底部に繋がった第１の不純物領域と、
    　垂直方向において、前記第１の不純物領域の上部にあり、前記第１乃至第４の半導体柱の下方を囲む第１のゲート絶縁層と、前記第１のゲート絶縁層を囲み、且つ前記第１乃至第４の半導体柱間で繋がった第１のゲート導体層と、
    　　垂直方向において、前記第１のゲート絶縁層上にある、前記第１乃至第４の半導体柱の側面を囲む第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１乃至第４の半導体柱の頂部下方にあり、且つ前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた第２のゲート導体層と、
    　前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた第３のゲート導体層と、
    　前記第１乃至第４の半導体柱のそれぞれの頂部の第２の不純物領域と、
    　前記第１の半導体柱と、前記第３の半導体柱と、の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、
    　前記第２の半導体柱と、前記第４の半導体柱と、の頂部の前記第２の不純物領域に繋がった第２の配線導体層と、を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、第１乃至第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う、
    ことを特徴とする柱状半導体素子を用いたメモリ装置。
  2. 　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さが、前記前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の半導体柱と前記第３の半導体柱との中心を通る第２の線との交点の内の向かい合った２点間の第２の長さより小さく、
    　前記第２の長さが、前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きく、
    　前記第１の長さが前記第３の長さの２倍より小さい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  3. 　前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層と前記第３のゲート導体層第層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  4. 　前記第１のゲート導体層と、前記第１の半導体柱との間、の第１のゲート容量が、前記第２のゲート導体層と、前記第１の半導体柱と、の間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  5. 　平面視において、前記第２のゲート導体層と、前記第３のゲート導体層の間に、第１の空孔がある、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  6. 　前記第１の配線導体層と、前記第２の配線導体層の間に、第２の空孔がある、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  7. 　前記第２のゲート絶縁層が前記第１乃至４の半導体柱の側面と、前記第１のゲート導体層上と、に繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  8. 　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さと、前記前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の半導体柱と前記第３の半導体柱との中心を通る第２の線との交点の内の向かい合った２点間の第２の長さと、が共に前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  9. 　平面視において、前記第２のゲート導体層が、前記第１の半導体柱と、前記第２の半導体柱を、等幅で囲んだ第１の領域と、前記第１の線上に、前記第１の半導体柱と、前記第２の半導体柱との間で繋がって伸延した第２の領域よりなり、
    　平面視において、前記第３のゲート導体層が、前記第３の半導体柱と、前記第４の半導体柱を、等幅で囲んだ第３の領域と、前記第２の線上に、前記第１の半導体柱と、前記第２の半導体柱との間で繋がって伸延した第４の領域よりなる、
    　ことを特徴とする請求項８に記載の柱状半導体素子を用いたメモリ装置。
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