TW202322362A - 具有記憶元件之半導體裝置的製造方法 - Google Patents

具有記憶元件之半導體裝置的製造方法 Download PDF

Info

Publication number
TW202322362A
TW202322362A TW111129905A TW111129905A TW202322362A TW 202322362 A TW202322362 A TW 202322362A TW 111129905 A TW111129905 A TW 111129905A TW 111129905 A TW111129905 A TW 111129905A TW 202322362 A TW202322362 A TW 202322362A
Authority
TW
Taiwan
Prior art keywords
layer
aforementioned
gate
gate conductor
hole
Prior art date
Application number
TW111129905A
Other languages
English (en)
Other versions
TWI823513B (zh
Inventor
原田望
作井康司
各務正一
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202322362A publication Critical patent/TW202322362A/zh
Application granted granted Critical
Publication of TWI823513B publication Critical patent/TWI823513B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之具有記憶元件之半導體裝置的製造方法，於P層基板20上層狀地形成包含聚Si層23與聚Si層26的複數材料層。然後，於此複數材料層形成與X-X’線方向平行且相連的孔。藉由此孔，聚Si層23與聚Si層26分別於俯視觀看時都於Y-Y’線方向分離。然後，於孔內形成閘極絕緣層36a、36b與P層Si柱40a至40d。P層Si柱40a至40d藉由閘極絕緣層36a、26b而分離。形成第一閘極導體層連接於第一板線PL1，第二閘極導體層連接於第二板線PL2，第三閘極導體層連接於字元線WL，P層Si柱40a至40d為通道，形成於P層Si柱40a至40d之上下的N+層21、41a至41d與源極線SL導體層相連。

Description

具有記憶元件之半導體裝置的製造方法
本發明係關於一種具有記憶元件之半導體裝置的製造方法。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求具有記憶元件的半導體裝置的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)的通道係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：可變電阻式記憶體，參照例如非專利文獻4)、依據電流而改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。 再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻6)等。本發明申請案係有關不具有電阻變化元件、電容之能夠僅以MOS電晶體構成的具有動態快閃記憶體(Dynamic Flash Memory)的半導體裝置。
圖9顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作、圖10顯示動作上的問題點、圖11顯示讀出動作(參照例如非專利文獻6至10)。
圖9顯示DRAM記憶單元的寫入動作。圖9(a)顯示“1”寫入狀態。在此，記憶單元係包括形成在SOI基板101且供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)，供位元線BL連接的汲極N+層104，供字元線WL連接的閘極導體層105以及MOS電晶體110a的浮體(Floating Body)102，且不具有電容而由一個MOS電晶體110a構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行以一個此MOS電晶體110a所構成的記憶單元的“1”寫入時，係使MOS電晶體110a在飽和區域動作(也可稱為「運作」)。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110動作時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會衝撞Si的晶格，因該時候失去的運動能量而產生電子-電洞對(衝擊游離化)。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導體層105。 同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層103更高出Vb以上時，進一步產生的電洞就會對源極N+層103放電。在此，Vb為源極N+層103與P層Si柱的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖9(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖9(c)來說明記憶單元110的“0”寫入動作。存在有對共用的選擇字元線WL隨機地“1”寫入的記憶單元110a與“0”寫入的記憶單元110b。圖9(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。“0”寫入時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層Si柱的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110a(圖9(b))，及已吐出所產生的電洞後的記憶單元110b(圖9(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110a之浮體102的電位變得比無所產生的電洞的浮體102還高。因此，記憶單元110a的閾值電壓變得比記憶單元110b的閾值電壓還低。其樣態顯示於圖9(d)。
接著，使用圖10來說明以此一個MOS電晶體110所構成的記憶單元之動作上的問題點。如圖10(a)所示，浮體102的電容CFB為字元線所連接的閘極與浮體102之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層103與浮體102之間的PN接合的接合電容CBL的總和，而可表示成
CFB=CWL+CBL+CSL (1)。
因此，當寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接點)之浮體102的電壓也受其影響。其樣態如圖10(b)所示。當寫入時字元線電壓VWL從0V上升至VProgWL時，浮體102的電壓VFB就從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2，並藉由與字元線的電容耦合而上升。其電壓變化量△VFB可表示成
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)。
在此，可表示成
β=CWL/(CWL+CBL+CSL) (3)，
且將β稱為耦合率。此種記憶單元中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線與浮體102的電容耦合而使浮體102接受振幅雜訊高達5V×β=4V。因此，存在著無法充分地獲得寫入時的浮體的“1”電位與“0”電位之電位差增益的問題點。
圖11顯示讀出動作，圖11之(a)顯示“1”寫入狀態，圖11之(b)顯示“0”寫入狀態。然而，實際上即使是因寫入“1”而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步偏向負偏壓，所以寫入時無法充分地加大“1”與“0”之電位差裕度(margin)。此動作裕度小的情形，為此DRAM記憶單元的大問題。
再者，也有使用兩個MOS電晶體於SOI(Silicon on Insulator：絕緣層上覆矽)層以形成一個記憶單元的記憶元件(參照例如非專利文獻2、3)。這些元件係以區分兩個MOS電晶體之浮體通道的成為源極或汲極之N+層接觸絕緣層的 方式形成，藉此兩個MOS電晶體之浮體通道係電性分離。一方的MOS電晶體成為用於信號電荷的積蓄，而另一方的MOS電晶體成為信號讀出的開關(switch)。信號電荷僅積蓄於一方的MOS電晶體。因此，積蓄有屬於信號電荷之電洞群之分離的浮體通道的電壓會如前述的方式，因對各個MOS電晶體的閘極電極施加之脈衝電壓而與以式(2)所示同樣地大幅地變化。因此，有無法使寫入時的“1”與“0”之電位差裕度充分加大的問題(參照例如非專利文獻12，圖8)。而且，要高密度地形成這些記憶單元係為課題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：US2008/0137394 A1
專利文獻3：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻12：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在使用有SGT的記憶裝置中刪除電容而成之一個電晶體型的DRAM(增益單元)中，字元線與浮動狀態之SGT的本體的電容耦合大，而有當資料讀出時或寫入時使字元線的電位振盪時，就會成為雜訊而直接傳送到SGT本體的問題點。結果，會引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達到刪除電容而成之一個電晶體型的DRAM(增益單元)的實用化。另外，在要解決上述問題之同時，也必須以高密度且低成本的方式形成記憶單元。
為了解決上述課題，本發明之具有記憶元件之半導體裝置的製造方法，前述記憶元件係控制對第一閘極導體層、第二閘極導體層、第三閘極導體層、第一雜質層、第二雜質層及第三雜質層施加的電壓，以進行資料寫入動作、資料讀出動作及資料抹除動作者，前述製造方法係包含：
於基板上沿相對於前述基板為垂直之方向形成第一半導體層、第一絕緣層、第一閘極材料層、第二絕緣層及第二閘極材料層的步驟；
於前述第二閘極材料層上形成於俯視觀看時沿第一方向為相互分離且鄰接的第一材料層與第二材料層的步驟；
形成包圍前述第一材料層與前述第二材料層的側面且連續的第三材料層的步驟；
形成包覆前述第三材料層的側面且連續的第四材料層的步驟；
將前述第四材料層作為遮罩，蝕刻前述第一材料層、前述第二材料層、前述第三材料層、前述第二閘極材料層、前述第二絕緣層、前述第一閘極材料層及前述第一絕緣層，以形成於俯視觀看時沿第一方向延伸的第一孔的步驟；
於前述第一孔內形成第一閘極絕緣層，且藉由前述第一閘極絕緣層形成相互分離的第二孔與第三孔的步驟；
去除位於前述第二孔與前述第三孔之底部的前述第一閘極絕緣層的步驟；
使半導體原子堆積或晶體成長於前述第二孔與前述第三孔的內部，以形成第一半導體柱與第二半導體柱的步驟；
前述第一閘極材料層被前述第一閘極絕緣層分割而成為前述第一閘極導體層與前述第二閘極導體層，且相同地將前述第二閘極材料層作為前述第三閘極導體層，或是去除前述第一閘極材料層、前述第二閘極材料層，且對已去除的部 分進行埋入而形成前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層的步驟；及
於前述第一半導體柱上形成前述第二雜質層，並且於前述第二半導體柱上形成前述第三雜質層的步驟；
前述第一半導體層為前述第一雜質層(第一發明)。
第二發明係於上述的第一發明，其中，在排列於前述第一方向的前述第一材料層與前述第二材料層的中心線上的前述第一材料層與前述第二材料層的外周線間距離，小於在與前述第一方向正交的第二方向上通過前述第一材料層之中心之線上的前述第三材料層的厚度的二倍，
以形成相互分離的前述第二孔與前述第三孔的方式形成前述第一閘極絕緣層(第二發明)。
第三發明係於上述的第一發明，其中，在俯視觀看時，與在前述第一方向上之通過前述第二孔與前述第三孔之中心的中心線交叉的前述第二孔與前述第三孔之外周線間的長度，係形成為小於與前述第一方向正交而通過前述第一材料層之中心之線上的前述第一閘極絕緣層之厚度的二倍(第三發明)。
第四發明係於上述的第一發明，其中，前述第三閘極導體層藉由前述第一孔而分離以形成第五閘極導體層與第六閘極導體層(第四發明)。
第五發明係於上述的第一發明，其中，與前述第一雜質層相連的配線為源極線，與前述第二雜質層相連的配線為位元線，若與前述第一或第二閘極導體層相連的配線及與前述第三閘極導體層相連的配線之一方與板線相連，則另一方與字元線相連，
藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，進行 前述資料抹除動作、前述資料讀出動作及前述資料寫入動作(第五發明)。
第六發明係於上述的第一發明，包含：
形成於俯視觀看時與沿前述第一方向延伸的前述第一孔平行，且藉由與前述第一孔相同的步驟所形成的第四孔的步驟；
以與形成前述第一閘極絕緣層、前述第一半導體柱及前述第二半導體柱相同的步驟，於前述第四孔內形成第二閘極絕緣層、藉由前述第二閘極絕緣層所分離的第三半導體柱及第四半導體柱的步驟；及
於前述第三半導體柱上形成第四雜質層，且於前述第四半導體柱上形成第五雜質層的步驟；
於俯視觀看時，前述第一孔與前述第四孔係以於前述第二方向分離的方式形成(第六發明)。
第七發明係於上述的第六發明，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第一閘極導體層及前述第二閘極導體層之其中一方或雙方係以分割為兩個且沿前述第一方向延伸的方式形成(第七發明)。
第八發明係於上述的第六發明，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第一閘極導體層及前述第二閘極導體層之中有一方在第一或第二半導體柱列與第三或第四半導體柱列之間連續，且沿前述第一方向延伸(第八發明)。
第九發明係於上述的第六發明，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第三閘極導體層係以分割為兩個且沿前述第一方向延伸的方式形成(第九發明)。
第十發明係於上述的第一發明，包含：
在形成前述第一半導體柱與前述第二半導體柱之後，去除前述第四材料層的步驟；
形成包圍前述第一半導體柱與前述第二半導體柱之頂部之外周部的遮罩材料層的步驟；及
將前述遮罩材料層作為遮罩，蝕刻前述第二閘極材料層以形成前述第三閘極導體層的步驟(第十發明)。
第十一發明係包含：
將前述遮罩材料層作為遮罩，蝕刻前述第二閘極材料層、前述第一絕緣層及前述第一閘極材料層，以形成前述第一閘極導體層、前述第二閘極導體層及分割成兩個的前述第三閘極導體層的步驟(第十一發明)。
第十二發明係於上述的第一發明，包含：
於前述第一孔內形成前述第一閘極絕緣層，且藉由前述第一閘極絕緣層形成相互分離的前述第二孔與前述第三孔的步驟之後，於整體形成第一保護膜的步驟；
以蝕刻的方式去除位於前述第二孔與前述第三孔之底部的前述第一保護膜與前述第一閘極絕緣層的步驟；及
去除所殘留的前述第一保護膜的步驟(第十二發明)。
第十三發明係於上述的第一發明，包含：將前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜質層形成為，能夠藉由控制對前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜 質層施加的電壓，而進行將藉由衝擊游離化現象或閘極誘發汲極漏電流而形成於前述第一半導體柱和前述第二半導體柱之一方或雙方之內部的前述第一半導體柱及前述第二半導體柱的屬於多數載子之電洞群或電子群予以保持的資料寫入動作，及能夠藉由控制對前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜質層施加的電壓，而從前述第一半導體柱和前述第二半導體柱之一方或雙方的內部，將前述第一半導體柱及前述第二半導體柱之屬於多數載子之前述電洞群或前述電子群予以去除(第十三發明)。
1:基板
2:Si柱
3a,3b,21,41a,41b,41c:N+層
4,36:極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
5c:第三閘極導體層
6:絕緣層
7:通道區域
9:動態快閃記憶單元
11:電洞群
12a:反轉層
13:夾止點
20:P層Si柱基板
22,22a,22b,22c,24,26,26aa,26ba,26bb,26ca,26Aa,26Ba,26Bb,26Ca,45:SiO2層
23,23a,23b,23c,23aa,23ba,23bb,23ca,25,25aa,25ab,25ba,25bb,25ca,25B,25Aa,25Ba,25Bb,25Ca:聚Si層
27a,27b,27c,27d:絕緣材料層
30,30b:SiN層
31a,31b,31c,31d,31aa,31ba,31bb,31ca:遮罩材料層
35a,35b,35aa,35ab,35ba,35bb:孔
36a,36b:閘極絕緣層
37,37a,37b,37c,37d:保護層
40a,40b,40c,40d:P層Si柱
46a,46b,46c,46d:接觸孔
47a,47b:金屬配線層
50aa,50ba,50bb:絕緣層
BL,BL1,BL2:位元線
SL:源極線
PL1,PL2,PL3,PL21,PL22:板線
WL,WL1,WL2,WL3,WL4:字元線
圖1係顯示第一實施型態之動態快閃記憶單元之構造的圖。
圖2係用以說明第一實施型態之動態快閃記憶單元的抹除動作機制的圖。
圖3係用以說明第一實施型態之動態快閃記憶單元的寫入動作機制的圖。
圖4A係用以說明第一實施型態之動態快閃記憶單元的讀出動作機制的圖。
圖4B係用以說明第一實施型態之動態快閃記憶單元的讀出動作機制的圖。
圖5A係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5B係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5C係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5D係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5E係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5F係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5G係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5H係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5I係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5J係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖5K係用以說明第一實施型態之動態快閃記憶裝置之製造方法的圖。
圖6A係用以說明第二實施型態之動態快閃記憶裝置之製造方法的圖。
圖6B係用以說明第二實施型態之動態快閃記憶裝置之製造方法的圖。
圖7係用以說明第三實施型態之動態快閃記憶裝置之製造方法的圖。
圖8A係用以說明第四實施型態之動態快閃記憶裝置之製造方法的圖。
圖8B係用以說明第四實施型態之動態快閃記憶裝置之製造方法的圖。
圖9係用以說明以往例之不具有電容之DRAM記憶單元之寫入動作的圖。
圖10係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖11係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下也稱為「動態快閃記憶體」)的實施型態的構造及動作。
(第一實施型態)
使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。再者，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入動作機制，使 用圖4來說明資料讀出機制。使用圖5來說明將四個動態快閃記憶單元形成於基板上的製造方法。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造，圖1(a)為立體圖，圖1(b)為後述的第一及第二閘極導體層5a、5b的部分之水平剖視圖。如圖1(a)所示，於基板1上形成有具有P型或i型(本徵型)之導電型的矽柱2(以下將矽柱稱為「Si柱」)。形成有與Si柱2的底部相連的N+層3a及與Si柱2的頂部相連的N+層3b。N+層3a與N+層3b之一方為源極時另一方為汲極。N+層3a與N+層3b之間的Si柱2成為通道區域7。包圍此Si柱2而形成有閘極絕緣層4。此閘極絕緣層4分別連接或接近構成此源極、汲極的N+層3a、3b。形成有包圍此閘極絕緣層4的下側部分的第一閘極導體層5a及第二閘極導體層5b。如圖1(b)所示，第一閘極導體層5a與第二閘極導體層5b係包圍閘極絕緣層4並且分離而形成。而且，形成有包圍閘極絕緣層4之上側部分的第三閘極導體層5c。而且，第一閘極導體層5a與第三閘極導體層5c係藉由絕緣層6而分離，第二閘極導體層5b與第三閘極導體層5c係藉由絕緣層6而分離。藉此方式，形成由成為源極、汲極的N+層3a、3b、通道區域7、閘極絕緣層4、第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c所構成的動態快閃記憶單元9。接著，N+層3a係連接於源極線SL，N+層3b係連接於位元線BL，第一閘極導體層5a係連接於第一板線PL1，第二閘極導體層5b係連接於第二板線PL2，第三閘極導體層5c係連接於字元線WL。實際的動態快閃記憶裝置係複數個上述記憶單元於基板1上配置成二維狀。
此外，連接於字元線的第三閘極導體層5c也可與連接於板線PL1、PL2的第一閘極導體層5a、第二閘極導體層5b同樣地分割成兩個。
再者，基板1也可由SOI(Silicon On Insulator，絕緣層上矽)、單層 或複數層所構成的Si或其他的半導體材料所形成。再者，基板1也可為由N層或P層之Si柱的單層或複數層所構成的晶圓層。再者，在圖1(b)中，雖然第一閘極導體層5a與第二閘極導體層5b包圍閘極絕緣層4之圓周方向的長度(外周長度)相同，然而各自的外周長度也可不同。
使用圖2來說明抹除動作機制。N+層3a、3b之間的通道區域7從基板電性地分離而成為浮體。圖2(a)顯示在抹除動作前，在之前的週期因衝擊游離化所產生的電洞群11儲存於通道區域7的狀態。在此，藉由將第二PL線PL2的電壓設成比第一PL線PL1的電壓低，能夠將電洞群11積蓄於與PL線PL2相連的第二閘極導體層5b側的通道區域7。接著，如圖2(b)所示，於抹除動作時，將源極線SL的電壓設成負電壓VERA。在此，VERA例如為-3V。結果，與通道區域7之初始電位的值無關地，構成源極線SL連接的源極之N+層3a與通道區域7之PN接合呈順偏壓。結果，在之前的週期因衝擊游離化所產生的儲存於通道區域7的電洞群11被吸入源極部的N+層3a，通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb為PN接合的內建電壓，大約0.7V。因此，VERA=-3V時，通道區域7的電位為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。因此，當浮體的通道區域7的電位為負的電壓時，動態快閃記憶單元9的N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變高。藉此，如圖2(c)所示，此字元線WL所連接的上部閘極導體層5c的閾值電壓變高。此通道區域7的抹除狀態成為邏輯記憶資料“0”。於資料讀出中，藉由將施加於與板線PL相連的第一閘極導體層5a的電壓設成比邏輯記憶資料“1”時的閾值電壓高，並且比邏輯記憶資料“0”時的閾值電壓低，則即使如圖2(c)所示於邏輯記憶資料“0”讀出使字元線WL的電壓提高，也可獲得不流動電流的特性。例如，也可對位元線BL、源極線SL之間賦予電壓差以進行抹除動作。 此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL1、PL2的電壓條件為用以進行抹除動作的一例，也可為可進行抹除動作的其他動作條件。
圖3顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，對源極線SL所連接的N+層3a輸入例如0V，對位元線BL所連接的N+層3b輸入例如3V，對板線PL1所連接的第一閘極導體層5a輸入例如2V，對板線PL2所連接的第二閘極導體層5b輸入例如0V。對字元線WL所連接的第三極導體層5c輸入例如5V。結果，如圖3(a)所示，於板線PL1所連接的第一閘極導體層5a之內側形成反轉層12a，而使以第一閘極導體層5a包圍的通道區域7，亦即第一N通道MOS電晶體區域在飽和區域作動。結果，於板線P1L所連接的第一閘極導體層5a之內側的反轉層12a存在夾止點(pinch off point)13。另一方面，使以字元線WL所連接的第三閘極導體層5c所包圍的通道區域7，亦即第二N通道MOS電晶體在線性區域作動。結果，在字元線WL所連接的第三閘極導體層5c的內側以不存在夾止點的方式全面形成反轉層12b。於此字元線WL所連接的第三閘極導體層5c的內側全面形成的反轉層12b係作為具有第一閘極導體層5a之第一N通道MOS電晶體區域之實質上的汲極來作動。結果，在具有串聯連接的第一閘極導體層5a的第一N通道MOS電晶體區域、與具有第三閘極導體層5c之第二N通道MOS電晶體區域之間的通道區域7的交界區域(第一交界區域)電場最大，在此區域會產生衝擊游離化(impact ionization)現象。電子會從此源極線SL所連接的N+層3a朝向位元線所連接的N+層3b流動。經加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子-電洞對。所產生的電子的大半會往位元線BL所連接的N+層3b流動。再者，也可於“1”寫入中，利用閘極誘發汲極漏(GIDL：Gate Induced Drain Leakage)電流而產生電子-電洞對(參照專利文獻11)，並以所產生的電洞群充滿浮 體FB內。
如圖3(b)所示，所產生的電洞群11為通道區域7的多數載子，會將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，所以通道區域7會被充電至源極線SL所連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變低。藉此，如以圖3(c)所示，字元線WL所連接的第二通道區域7b之N通道MOS電晶體的閾值電壓變低。將此通道區域7之寫入狀態分配為邏輯記憶資料“1”。
此外，於寫入動作時，也可利用在N+層3a與通道區域7的交界區域或在N+層3b與通道區域7的交界區域之以衝擊游離化現象或GIDL電流來產生電子-電洞對，而以所產生的電洞群11對通道區域7充電。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL1、PL2的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A、圖4B來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作，以及與此動作有關係的記憶單元構造。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖4(a)所示，當通道區域7被充電至內建電壓Vb(大約0.7V)時，N通道MOS電晶體的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖4A(b)所示，進行寫入動作之前選擇的記憶區塊預先處於抹除狀態“0”時，通道區域7的浮動電壓VFB為VERA+Vb。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL製成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用相對於此字元線WL之兩個閾值電壓的高低差而以感測放大器進行讀出。
使用圖4B(a)至圖4B(d)來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作時的三個第一閘極導體層5a、第二閘極導體層5b、第三閘極導體層5c之閘極電容的大小關係以及與此大小關係有關係的動作。較佳為將字元線WL連接的第三閘極導體層5c的閘極電容設計成比板線PL1、PL2連接的第一閘極導體層5a的電容與第二閘極導體層5b的電容合計的閘極電容還小。如圖4B(a)所示，將板線PL1、PL2連接的第一閘極導體層5a、第二閘極導體層5b之垂直方向的長度設成比字元線WL連接的第二閘極導體層5b之垂直方向的長度設成比字元線WL連接的第三閘極導體層5c之垂直方向的長度更長，將字元線WL連接的第三閘極導體層5c的閘極電容設成比板線PL1、PL2連接的第一閘極導體層5a、第二閘極導體層5b之電容合計的閘極電容更小。圖4B(b)顯示圖4B(a)之動態快閃記憶體之一個單元的等效電路。再者，圖4B(c)顯示動態快閃記憶體的耦合電容關係。在此，CWL為第三閘極導體層5c的電容，CPL為第一閘極導體層5a的電容CPL1與第二閘極導體層5b之容量CPL2合計後的閘極電容，CBL為構成汲極的N+層3b與第二通道區域7b之間的PN接合的電容，CSL為構成源極的N+層3a與第一通道區域7a之間的PN接合的電容。如圖4B(d)所示，當字元線WL的電壓振盪時，其動作就成為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△VFB成為
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (4)
在此，VReadWL為字元線WL之讀出時的振盪電位。從式(4)可清楚明白，與通道區域7之整體的電容CPL+CWL+CBL+CSL相比較，若將CWL的貢獻率設得小，則△VFB就變小。CBL+CSL為PN接合的電容，若要設得大，就要將Si柱2的直徑設得大。再者，藉由將連接於板線PL1、PL2連接的第一閘極導體層5a、第二閘極導 體層5b之軸向的長度設成比字元線WL連接的上部閘極導體層5c之軸向的長度更長，不會降低於俯視觀看時的記憶單元的積體度，而能夠將△VFB設得更小。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL1、PL2的電壓條件為用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件，此讀出動作也可使用雙極性(bipolar)動作來進行。
此外，將連接於字元線的第三閘極導體層5c分割成兩個時，也可對這兩個閘極導體層施加同步或非同步的電壓來驅動。
圖5A至圖5H顯示將四個第一實施型態的動態快閃記憶單元形成於基板20上的記憶裝置的製造方法。圖5(a)係俯視圖，圖5(b)係沿圖5(a)之X-X’線的垂直剖視圖。圖5(c)係沿圖5(a)Y1-Y1’線的垂直剖視圖。此外，在實際的記憶裝置係有四個以上的動態快閃記憶單元配置成矩陣狀。
如圖5A所示，於P層基板20(申請專利範圍之「基板」的一例)上，從下起形成N+層21(申請專利範圍之「第一半導體層」的一例)、SiO2層22(申請專利範圍之「第一絕緣層」的一例)、含有施體(donor)或受體(acceptor)雜質的聚Si層23(申請專利範圍之「第一閘極導體層」的一例)(以下也將含有高濃度的施體或受體雜質的聚Si層稱為聚Si層)、SiO2層24(申請專利範圍之「第二絕緣層」的一例)、含有施體或受體雜質的聚Si層25(申請專利範圍之「第二閘極導體層」的一例)、SiO2層26。然後，於SiO2層26上形成於俯視觀看時圓形的絕緣材料層27a(申請專利範圍之「第一材料層」的一例)、27b(申請專利範圍之「第二材料層」的一例)、27c、27d。
接著，如圖5B所示，對整體堆積氮化Si層(以下將氮化Si層稱為SiN層)(未圖示)，其後藉由RIE(Reactive Ion Etching：反應性離子蝕刻)法將SiN層蝕 劑，以形成包圍第一材料層27a、27b的側面且相連的SiN層30a(申請專利範圍之「第三材料層」的一例)、與包圍第一材料層27c、27d的側面且相連的SiN層30b。例如一旦有孤立的第一材料層27a，則SiN層30b於俯視觀看時係以相等寬度L1形成。若將第一材料層27a、27b的外周線與X-X’線交叉的交點之間的長度L2設成比L1的兩倍還小，則可形成包圍第一材料層27a、27b的側面且相連的SiN層30a。然後，若要將第一材料層27a、27c的外周線與Y-Y’線交叉的交點之間的長度L3設成比L1的兩倍還大，則能夠以將SiN層30a與SiN層30b相互分離的方式來形成。
接著，如圖5C所示，堆積絕緣層(未圖示)，之後以使其上表面位置成為第一材料層27a至27d的上表面位置的方式藉由CMP(Chemical Mechanical Polishing：化學機械研磨)法進行研磨，以形成遮罩材料層31a、31b(兩個遮罩材料層31a、31b合為申請專利範圍之「第四材料層」的一例)、31c。遮罩材料層31a、31b、31c藉由SiN層30a、30b而分離。
接著，如圖5D所示，將遮罩材料層31a、31b、31c設為遮罩，以蝕刻去除第一材料層27a、27b、27c、27d與SiN層30a、30b。
接著，如圖5E所示，將遮罩材料層31a、31b、31c設為遮罩，蝕刻SiO2層26、聚Si層25、SiO2層24、聚Si層23、SiO2層22之後，形成SiO2層22a、22b、22c、聚Si層23a、23b、23c、SiO2層24a、24b、24c、聚Si層25a、25b、25c、SiO2層26a、26b、26c。藉此方式，於俯視觀看時，形成沿X-X’線方向相連的孔35a(申請專利範圍之「第一孔」的一例)、25b。
接著，如圖5F所示，對整體被覆閘極絕緣層36。然後，對整體被覆保護層37。閘極絕緣層36、保護層37係例如以ALD(Atomic Layer Deposition：原子層沉積)法來形成。若為ALD法，由於能夠以原子層單位來控制並堆積材料 原子，所以能夠於孔35a、35b內均勻地被覆閘極絕緣層36、保護層37。因此，藉由將被覆閘極絕緣層36的膜厚L4設成大於孔35a之於Y-Y’線方向中最短距離L5的一半，可形成於俯視觀看時相互分離的孔35aas(申請專利範圍之「第二孔」的一例)、35ab(申請專利範圍之「第三孔」的一例)、35ba、35bb。
接著，如圖5G所示，藉由RIE方法來去除孔35aa至35bb底部的保護層37、閘極絕緣層36。藉此方式，可於孔35aa至35bb的側面形成閘極絕緣層36a、36b。此RIE蝕刻係以使孔35aa至35bb中的閘極絕緣層36a(申請專利範圍之「第一閘極絕緣層」的一例)、36b的側面殘留保護層37a、37b、37c、37d的方式進行蝕刻。
接著，如圖5H所示，去除保護層37a至37d之後，填埋孔35aa至35bb而形成P層Si柱40a(申請專利範圍之「第一半導體柱」的一例)、40b(申請專利範圍之「第二半導體柱」的一例)、40c、40d。P層Si柱40a、40b、40c、40d的形成係藉由磊晶(epitaxial)晶體成長法、自孔35aa至35bb的上部的晶體成長法、分子束成長法、ALD(Atomic Layer Deposition：原子層沉積)法等來進行。此外，也可以不形成保護層37、37a至37d，而利用RIE蝕刻來蝕刻35aa至35bb之底部的閘極絕緣層36以形成閘極絕緣層36a、36b。
接著，如圖5I所示，使用光刻(lithography)法與RIE法形成於俯視觀看時包圍閘極絕緣層36a且相互分離並沿X-X’線方向延伸的聚Si層25aa、25ba。同樣地，形成於俯視觀看時包圍閘極絕緣層36b且相互分離並沿X-X’線方向延伸的聚Si層25bb、25ca。聚Si層25aa、25ba、25bb、25ca係蝕刻遮罩材料層31aa、31ba、31bb、31ca而形成。同時，以遮罩材料層31aa、31ba、31bb、31ca作為蝕刻遮罩而蝕刻SiO2層26a、26b、26c以形成SiO2層26aa、26ba、26bb、26ca。此外， 也可在其後蝕刻而去除SiO2層25aa、25ba、25bb、25ca之後，再度形成新的閘極導體層。
接著，如圖5J所示，於P層Si柱40a至40d的頂部形成N+層41a(申請專利範圍之「第二雜質層」的一例)、41b(申請專利範圍之「第三雜質層」的一例)、41c、41d(未圖示)。然後，以覆蓋整體的方式形成SiO2層45。然後，於N+層41a至41d上的SiO2層45形成接觸孔46a、46b、46c、46d。然後，經由接觸孔46a、46c而形成連接於N+層41a、41c且沿Y-Y’線方向延伸的金屬配線層47a。同樣地，經由接觸孔46b、46d而形成連接於N+層41b、41d且沿Y-Y’線方向延伸的金屬配線層47b。N+層21連接於源極線SL，金屬配線層47a、47b連接於位元線BL1、BL2。此外，N+層41a至41d也可利用蝕刻P層Si柱40a至40d的頂部並且於蝕刻處使用磊晶成長法來形成。或是，也可藉由離子注入法等其他的方法來形成。再者，於P層Si柱40a至40d的底部之N+層21的上表面位置因圖5H所示的形成P層Si柱40a至40d後的熱履歷而成為上方。
將圖5J中的沿Z1-Z1’線、Z2-Z2’線的剖面俯視圖顯示於圖5K(d)、圖5K(e)。圖5K(d)為沿Z1-Z1’線的剖面俯視圖。圖5K(e)為沿Z2-Z2’線的剖面俯視圖。如圖5K(d)所示，形成有包圍閘極絕緣層36a、36b且沿X1-X1’線方向延伸的聚Si層23a、23b、23c。然後，如圖5K(e)所示，包覆閘極絕緣層36a且相互分離的聚Si層25aa、25ba、與包覆閘極絕緣層36b且相互分離的聚Si層25bb、25ca係以沿X1-X1’線方向延伸的方式形成。然後，聚Si層23a係連接於第一板線PL1，聚Si層23b係連接於第二板線PL2，聚Si層23c係連接於第三板線PL3。然後，如圖5K(e)所示，聚Si層25aa連接於第一字元線WL1，聚Si層25ba連接於第二字元線WL2，聚Si層25bb連接於第三字元線WL3，聚Si層25ca連接於第四字元線WL4。 此外，藉由使聚Si層25aa、25ba以同步的方式作動，能夠進行與圖1的第三閘極導體層5c相同的動作。再者，使聚Si層25aa、25ba之一方作為第三閘極導體層5c來發揮功能，能夠使另一方作為相對於鄰接字線電壓變動的靜電屏蔽層(shield layer)來發揮功能。藉此方式，可於P層基板20上形成四個動態快閃記憶單元。
此外，閘極絕緣層36a、36b也可由具有作為閘極絕緣層功能的單層或複數層所構成的材料層來形成。同樣地，聚Si層23a、23b、23c、25a、25b、25c也可由具有作為閘極絕緣層功能的單層或複數層所構成的導體材料層來形成。
再者，也可利用使用有SOI基板或P層、N層的井(well)基板等來替代P層基板20。
再者，在圖5A中形成有於俯視觀看時圓形的絕緣材料層27a、27b、27c、27d。絕緣材料層27a、27b、27c、27d也可於俯視觀看時為橢圓或矩形狀的形狀。再者，絕緣材料層27a、27b、27c、27d也可由其他的單層或複數的材料層所構成。
再者，於圖5A中的SiO2層26也可例如將聚Si層25氧化來形成。或是，也可不使用SiO2層26。再者，也可於形成絕緣材料層27a至27d中，於最下部形成與SiO2層26對應的絕緣層。
本實施型態具有以下所述的特徵。
(特徵1)
圖1所示的本發明的第一實施型態，係連接於板線PL1的第一閘極導體層5a與連接於板線PL2的第二閘極導體層5b係包圍第一閘極絕緣層4且分離而形成。藉由將施加於板線PL2的電壓設成比施加於板線PL1的電壓低，電洞群會蓄積於 連接於板線PL2之第二閘極導體層5b的通道區域7a。藉此方式，與以一個閘極電極包圍整個通道區域7a的構造相比較，能夠蓄積更多的電洞群。再者，於讀出動作中，藉由施加於第二閘極導體層5b的電壓而能夠控制通道區域7a的浮體電壓。從而，於讀出動作中，能夠維持更穩定的回授偏壓效應(back bias effect)。藉由以上方式，可實現具有更寬廣的動作裕度的動態快閃記憶單元。
(特徵2)
如圖5B所示，藉由具有孤立的第一材料層27a、27b時的CVD法與RIE法，能夠將包圍第一材料層27a、27b的SiN層30a形成為於俯視觀看時相等寬度L1。利用上述方式，使第一材料層的27a、27b的外周線與X-X’線相交的交叉點之間的長度L2小於L1的兩倍，而形成包圍第一材料層的27a、27b的側面且相連的SiN層30a。同樣地形成SiN層30b。然後，使第一材料層的27a、27b的外周線與Y-Y’線相交的交叉點之間的長度L3大於L1的兩倍，並使SiN層30a與SiN層30b形成為相互分離。然後，以蝕刻的方式去除第一材料層的27a、27b、SiN層30a、30b，並於將遮罩材料層31a至31c作為蝕刻遮罩所開出的孔35a、35b內形成閘極絕緣層37a、37b、與圖1中的Si柱2，亦即P層Si柱40a至40d。藉此方式實現於X-X’線方向上的動態快閃記憶單元的高密度化。
(特徵3)
依據本實施型態的製造方法，如圖5K所示，於P層Si柱40a、40b之間形成閘極絕緣層36a，而且於P層Si柱40c、40d之間形成閘極絕緣層36b。藉此方式，不須使用光刻步驟及RIE蝕刻步驟即能夠形成相互分離而沿X1-X1’線方向延伸的與第一至第三板線(PL1至PL3)連接的聚Si層23a、23b、23c。藉此，可達成步驟的簡略化。
(第二實施型態)
圖6A係顯示第二實施型態之將四個動態快閃記憶單元形成於基板20上而成的記憶裝置的製造方法。於圖6A中，(a)為俯視圖。(b)為沿(a)之X1-X1’線的垂直剖視圖。(c)為沿(a)之Y1-Y1’線的垂直剖視圖。再者，於圖6B顯示沿著圖6A之(b)中的Z1-Z1’線、Z2-Z2’線的剖面俯視圖。於圖6B中，(d)為沿Z1-Z1’線的剖面俯視圖，(e)為沿Z2-Z2’線的剖面俯視圖。此外，實際的記憶裝置係比四個更多的動態快閃記憶單元配置成矩陣狀。
進行與圖5A至圖5I相同的步驟。第一實施型態係如圖5H、圖5I所示，聚Si層25a至25c的蝕刻係進行至SiO2層24a至24c上為止而形成聚Si層25aa、25ba、25bb、25ca。相對於此，本實施型態係如圖6A所示，將此蝕刻進行至SiO2層24a至24c、聚Si層23a至23c，而形成相互分離的SiO2層24aa、24ba、24bb、24ca與聚Si層23aa、23ba、23bb、23ca。然後，進行圖5J所示的步驟以於P層Si柱基板20上形成動態快閃記憶單元。
藉此，如圖6B(d)所示，形成於俯視觀看時包圍閘極絕緣層36a並沿X1-X1’線方向延伸且分離的聚Si層23aa、23ba。同樣地，形成包圍閘極絕緣層36b並沿X1-X1’線方向延伸且分離的聚Si層23bb、23ca。並且，聚Si層23ba、23bb與相互分離的第二板線PL21、PL22相連。圖6B(e)與圖5K(e)相同。
此外，也可於形成聚Si層23aa、23ba、23bb、23ca、25aa、25ba、25bb、25ca之後，以蝕刻的方式去除聚Si層23aa、23ba、23bb、23ca、25aa、25ba、25bb、25ca之後再度形成新的閘極導體層。
再者，於圖1中，第一閘極導體層5a係連接於板線PL1，第二閘極導體層5b係連接於板線PL2，第三閘極導體層5c係連接於字元線WL。相對於此， 也可於垂直方向，將連接於板線PL1的第一閘極導體層5a與連接於板線PL2的第二閘極導體層5b設於上側，而將連接於字元線WL的第三極導體層5c設於下側。即使是藉此方式也可完成動態快閃記憶單元。此情形於圖5中也相同。
再者，於圖1中，連接於字元線WL的第三極導體層5c也可與連接於第一板線PL1的第一閘極導體層5a及連接於第二板線PL2的第二閘極導體層5b同樣地分割為兩個。即使是藉此方式也可完成動態快閃記憶單元。此情形於圖5中也相同。
本實施型態具有以下記載的特徵。
如圖6B(d)所示，聚Si層23ba、23bb與相互分離的第二板線PL21、PL22相連。藉此方式，可相互獨立地藉由施加於第二板線PL21的電壓來控制P層Si柱40a、40b的浮體電壓，藉由施加於第二板線PL22的電壓來控制P層Si柱40c、40d的浮體電壓。藉此方式，例如在以穩定的方式保持P層Si柱40c、40d的電洞群的狀態下，對聚Si層23aa、23ba施加偏壓電壓而能夠進行去除在P層Si柱40a、40b的電洞群。
(第三實施型態)
圖7係顯示第三實施型態之將四個動態快閃記憶單元形成於P層Si基板20上而成的記憶裝置的製造方法。圖7(a)為與圖5K(d)對應的俯視圖，圖7(b)為與圖5K(e)對應的俯視圖。
第一實施型態如圖5K(e)所示，形成有相互分離的聚Si層25aa、25ba、25bb、25ca。相對於此，本實施型態如圖7(b)所示，不進行分離聚Si層25ba、25bb而形成聚Si層25B。圖7(a)與圖5K(d)相同。其他的步驟與圖5A至圖5J所示的方式相同。
本實施型態具有以下記載的特徵。
預先對連接於字元線WL5的聚Si層25B施加例如接地電壓。藉此方式，可使聚Si層25B能夠具有作為聚Si層25aa、25ca之間的靜電屏遮層的功能。藉此方式，能夠進行穩定的動態快閃記憶單元的動作。
(第四實施型態)
圖8A、圖8B係顯示第四實施型態之將四個動態快閃記憶單元形成於基板20上而成的記憶裝置的製造方法。於圖8(a)為俯視圖。圖8(b)為沿(a)之X1-X1’線的垂直剖視圖。圖8(c)為沿(a)之Y1-Y1’線的垂直剖視圖。此外，實際的記憶裝置係有四個以上的動態快閃記憶單元配置成矩陣狀。
進行圖5A至圖5H所示的步驟。然後，去除遮罩材料層31a、31b、31c。然後，以包覆整體的方式堆積絕緣層(未圖示)。然後，如圖8A所示，藉由RIE法蝕刻整體以於閘極絕緣層36a、36b的側面形成絕緣層50aa、50ba、50bb、50ca。
接著，如圖8B所示，將絕緣層50aa、50ba、50bb、50ca作為遮罩而蝕刻SiO2層26a、26b、26c、聚Si層25a、25b、25c，形成SiO2層26Aa、26Ba、26Bb、26Ca、聚Si層25Aa、25Ba、25Bb、25Ca。然後，進行圖5J所示的步驟。藉此方式，可於P層基板20上形成四個動態快閃記憶單元。
此外，若為可成為SiO2層26a、26b、26c、聚Si層25a、25b、25c的蝕刻遮罩的材料層，則絕緣層50aa、50ba、50bb、50ca成也可使用有機、無機等其他的材料層。
再者，如圖6A所示，也可將絕緣層50aa、50ba、50bb、50ca作為遮罩而蝕刻SiO2層24a、24b、24c、聚Si層23a、23b、23c。
本實施型態具有以下記載的特徵。
作為蝕刻遮罩的絕緣層50aa、50ba、50bb、50ca可不須使用光刻步驟而以相對於P層Si柱40a至40d自我匹配的方式來形成。藉此方式可謀求步驟的簡略化與高精度化。
(其他的實施型態)
此外，圖5A至圖5K所示的第一實施型態雖然形成有P層Si柱40a至40d，然而也可由Si或Si以外的半導體材料來形成。此情形於本發明之其他實施型態中也同樣。
再者，於圖1所示的第一實施型態中的N+層3a、3b也可由含有施體雜質的Si或Si以外的半導體材料來形成。再者，也可為兩者由不同的半導體材料來形成。再者，上述的形成方法也可利用磊晶成長法或其他的方法來形成N+層。此情形於本發明之其他實施型態中也同樣。
再者，圖SJ所示的聚Si層23a至23c、25aa至25ca也可取代成以組合單層或複數個導體材料層之方式來使用。此情形於本發明之其他實施型態中也同樣。
於圖5H中也可去除聚Si層23a、23b、23c與聚Si層25a、25b、25c之一方或雙方而改以埋入閘極導體層。或是於圖5I中也可於形成聚Si層23a、23b、23c、聚Si層25aa、25ba、25bb、25ca之後再埋入閘極導體層。此情形於本發明之其他實施型態中也同樣。
圖5F所示的保護層37只要是於藉由RIE法進行的蝕刻中具有作為保護閘極絕緣層36的保護膜的功能的層即可。同樣地，SiN層30a、30b若為進行蝕刻遮罩之功能者，則也可為其他的材料層。此情形於本發明之其他實施型態中也同樣。
再者，圖1中的Si柱2之於俯視觀看時的形狀為圓形狀。相對於此，Si柱2之於俯視觀看時的形狀也可為橢圓、沿單向長長地延伸的形狀等。如此一來，將於俯視觀看時形狀不同的Si柱進行混合能夠形成動態快閃記憶單元。此情形於本發明之其他實施型態中也同樣。
再者，於圖5A至圖5K的說明中，P層Si柱40a至40d的垂直剖面形狀為矩形。相對於此，P層Si柱40a至40d的垂直剖面也可為梯形形狀。此情形於本發明之其他實施型態中也同樣。
再者，也可使用連接於與圖5A至圖5K中的P層Si柱40a至40d的底部相連的N+層21例如W層等導體層。此情形於本發明之其他實施型態中也同樣。
再者，於圖5A至圖5K係例示將P層Si柱40a至40d配置成於俯視觀看時正方晶格狀的例子，然而也可配置成菱形晶格狀、鋸齒狀。此情形於本發明之其他實施型態中也同樣。
再者，為了降低電阻，也可於圖5A在N+層21之中設置埋入導體層。也可於其後的步驟，例如形成P層Si柱40a至40d之後，在N+層21之中設置埋入導體層。此埋入導體層可與源極線SL相連。再者，N+層21也可形成為於俯視觀看時於P層Si柱40a、40c之間相連，也可於P層Si柱40b、40d之間相連。此情形下，P層Si柱40a、40c與P層Si柱40b、40d的N+層例如藉由STD(Shallow Trench Isolation：淺溝槽絕緣)、井構造而電性分離。此情形下，較佳為與所分離的N+層鄰接而設有W層等低電阻導體層。此情形於本發明之其他實施型態中也同樣。
再者，也可於圖5中，P層Si柱40a至40d與N+層21之間及P層Si柱40a至40d與N+層41a至41d之間設置比N+層21、41a至41d更低雜質濃度的N層的LDD(Light Doped Drain：輕摻雜汲極)區域，或於垂直方向設置與聚Si層23a至 23c、25aa至25ca端重疊或是分離的P層。此情形於本發明之其他實施型態中也同樣。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。此外，上述的各實施型態係用以說明本發明之一實施例，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之具有記憶元件之半導體裝置的製造方法，能夠獲得具有高密度且高性能的動態快閃記憶體的半導體裝置。
20:P層Si柱基板
21,41a,41b,41c:N+層
22a,22b,22c,24a,24b,24c,26aa,26ba,26bb,26ca,45:SiO2層
23a,23b,23c,25aa,25ba,25bb,25ca:聚Si層
31aa,31ba,31bb,31ca:遮罩材料層
36a,36b:閘極絕緣層
40a,40b,40c:P層Si柱
46a,46b,46c,46d:接觸孔
47a,47b:金屬配線層
BL1,BL2:位元線
SL:源極線

Claims (13)

  1. 一種具有記憶元件之半導體裝置的製造方法，前述記憶元件係控制對第一閘極導體層、第二閘極導體層、第三閘極導體層、第一雜質層、第二雜質層及第三雜質層施加的電壓，以進行資料寫入動作、資料讀出動作及資料抹除動作者，前述製造方法係包含：
    於基板上沿相對於前述基板為垂直之方向形成第一半導體層、第一絕緣層、第一閘極材料層、第二絕緣層及第二閘極材料層的步驟；
    於前述第二閘極材料層上形成於俯視觀看時沿第一方向為相互分離且鄰接的第一材料層與第二材料層的步驟；
    形成包圍前述第一材料層與前述第二材料層的側面且連續的第三材料層的步驟；
    形成包覆前述第三材料層的側面且連續的第四材料層的步驟；
    將前述第四材料層作為遮罩，蝕刻前述第一材料層、前述第二材料層、前述第三材料層、前述第二閘極材料層、前述第二絕緣層、前述第一閘極材料層及前述第一絕緣層，以形成於俯視觀看時沿第一方向延伸的第一孔的步驟；
    於前述第一孔內形成第一閘極絕緣層，且藉由前述第一閘極絕緣層形成相互分離的第二孔與第三孔的步驟；
    去除位於前述第二孔與前述第三孔之底部的前述第一閘極絕緣層的步驟；
    使半導體原子堆積或晶體成長於前述第二孔與前述第三孔的內部，以形成第一半導體柱與第二半導體柱的步驟；
    前述第一閘極材料層被前述第一閘極絕緣層分割而成為前述第一閘極導體層與前述第二閘極導體層，且相同地將前述第二閘極材料層作為前述第三閘極 導體層，或是去除前述第一閘極材料層、前述第二閘極材料層，且對已去除的部分進行埋入而形成前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層的步驟；及
    於前述第一半導體柱上形成前述第二雜質層，並且於前述第二半導體柱上形成前述第三雜質層的步驟；
    前述第一半導體層為前述第一雜質層。
  2. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，其中，在排列於前述第一方向的前述第一材料層與前述第二材料層的中心線上的前述第一材料層與前述第二材料層的外周線間距離，小於在與前述第一方向正交的第二方向上通過前述第一材料層之中心之線上的前述第三材料層的厚度的二倍，
    以形成相互分離的前述第二孔與前述第三孔的方式形成前述第一閘極絕緣層。
  3. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，其中，在俯視觀看時，與在前述第一方向上之通過前述第二孔與前述第三孔之中心的中心線交叉的前述第二孔與前述第三孔之外周線間的長度，係形成為小於與前述第一方向正交而通過前述第一材料層之中心之線上的前述第一閘極絕緣層之厚度的二倍。
  4. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，其中，前述第三閘極導體層藉由前述第一孔而分離以形成第五閘極導體層與第六閘極導體層。
  5. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，其中，與前述第一雜質層相連的配線為源極線，與前述第二雜質層相連的配線為位元線，若與前述第一或第二閘極導體層相連的配線及與前述第三閘極導體層相連的配線之一方與板線相連，則另一方與字元線相連，
    藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，進行前述資料抹除動作、前述資料讀出動作及前述資料寫入動作。
  6. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，包含：
    形成於俯視觀看時與沿前述第一方向延伸的前述第一孔平行，且藉由與前述第一孔相同的步驟所形成的第四孔的步驟；
    以與形成前述第一閘極絕緣層、前述第一半導體柱及前述第二半導體柱相同的步驟，於前述第四孔內形成第二閘極絕緣層、藉由前述第二閘極絕緣層所分離的第三半導體柱及第四半導體柱的步驟；及
    於前述第三半導體柱上形成第四雜質層，且於前述第四半導體柱上形成第五雜質層的步驟；
    於俯視觀看時，前述第一孔與前述第四孔係以於前述第二方向分離的方式形成。
  7. 如請求項6所述之具有記憶元件之半導體裝置的製造方法，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第一閘極導體層及前述第二閘極導體層之其中一方或雙方係以分割為兩個且沿前述第一方向延伸的方式形成。
  8. 如請求項6所述之具有記憶元件之半導體裝置的製造方法，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第一閘極導體層及前述第二閘極導體層之中有一方在第一或第二半導體柱列與第三或第四半導體柱列之間連續，且沿前述第一方向延伸。
  9. 如請求項6所述之具有記憶元件之半導體裝置的製造方法，其中，於俯視觀看時，位於第一或第二半導體柱列與第三或第四半導體柱列之間的前述第三閘極導體層係以分割為兩個且沿前述第一方向延伸的方式形成。
  10. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，包含：
    在形成前述第一半導體柱與前述第二半導體柱之後，去除前述第四材料層的步驟；
    形成包圍前述第一半導體柱與前述第二半導體柱之頂部之外周部的遮罩材料層的步驟；及
    將前述遮罩材料層作為遮罩，蝕刻前述第二閘極材料層以形成前述第三閘極導體層的步驟。
  11. 如請求項10所述之具有記憶元件之半導體裝置的製造方法，包含：
    將前述遮罩材料層作為遮罩，蝕刻前述第二閘極材料層、前述第一絕緣層及前述第一閘極材料層，以形成前述第一閘極導體層、前述第二閘極導體層及分割成兩個的前述第三閘極導體層的步驟。
  12. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，包含：
    於前述第一孔內形成前述第一閘極絕緣層，且藉由前述第一閘極絕緣層形成相互分離的前述第二孔與前述第三孔的步驟之後，於整體形成第一保護膜的步驟；
    以蝕刻的方式去除位於前述第二孔與前述第三孔之底部的前述第一保護膜與前述第一閘極絕緣層的步驟；及
    去除所殘留的前述第一保護膜的步驟。
  13. 如請求項1所述之具有記憶元件之半導體裝置的製造方法，包含：將前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜質層形成為，能夠藉由控制對前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜質層施加的電壓，而進行將藉由衝擊游離化現象或閘極誘發汲極漏電流而形成於前述第一半導體柱和前述第二半導體柱之一方或雙方之內部的前述第一半導體柱及前述第二半導體柱的屬於多數載子之電洞群或電子群予以保持的資料寫入動作，及能夠藉由控制對前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、前述第二雜質層及前述第三雜質層施加的電壓，而從前述第一半導體柱和前述第二半導體柱之一方或雙方的內部，將前述第一半導體柱及前述第二半導體柱之屬於多數載子之前述電洞群或前述電子群予以去除。
TW111129905A 2021-08-10 2022-08-09 具有記憶元件之半導體裝置的製造方法 TWI823513B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/029514 WO2023017561A1 (ja) 2021-08-10 2021-08-10 メモリ素子を有する半導体装置の製造方法
WOPCT/JP2021/029514 2021-08-10

Publications (2)

Publication Number Publication Date
TW202322362A true TW202322362A (zh) 2023-06-01
TWI823513B TWI823513B (zh) 2023-11-21

Family

ID=85178035

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111129905A TWI823513B (zh) 2021-08-10 2022-08-09 具有記憶元件之半導體裝置的製造方法

Country Status (3)

Country Link
US (1) US20230046352A1 (zh)
TW (1) TWI823513B (zh)
WO (1) WO2023017561A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4919767B2 (ja) * 2006-11-10 2012-04-18 株式会社東芝 半導体記憶装置
JP5078338B2 (ja) * 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10763273B2 (en) * 2018-08-23 2020-09-01 Macronix International Co., Ltd. Vertical GAA flash memory including two-transistor memory cells
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021048155A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20230046352A1 (en) 2023-02-16
WO2023017561A1 (ja) 2023-02-16
TWI823513B (zh) 2023-11-21

Similar Documents

Publication Publication Date Title
JP7335661B2 (ja) 半導体素子を用いたメモリ装置の製造方法
TWI793974B (zh) 使用柱狀半導體元件的記憶裝置
TWI806509B (zh) 使用柱狀半導體元件的記憶裝置
TWI808752B (zh) 使用柱狀半導體元件的記憶裝置
TWI807553B (zh) 包含半導體元件之記憶裝置的製造方法
TWI794046B (zh) 半導體元件記憶裝置
WO2023281728A1 (ja) 半導体素子を用いたメモリ装置
WO2022219694A1 (ja) 半導体素子を用いたメモリ装置
WO2022168158A1 (ja) 半導体メモリ装置
TWI823513B (zh) 具有記憶元件之半導體裝置的製造方法
TWI806510B (zh) 具有記憶元件的半導體裝置
WO2022239102A1 (ja) 半導体素子を用いたメモリ装置
TWI838745B (zh) 使用半導體元件的記憶裝置
WO2022269890A1 (ja) 半導体素子を用いたメモリ装置の製造方法
WO2022208587A1 (ja) 半導体素子を用いたメモリ装置と、その製造方法
TWI823289B (zh) 具有記憶元件的半導體裝置
WO2022180733A1 (ja) 柱状半導体素子を用いたメモリ装置の製造方法
WO2022157929A1 (ja) 半導体素子を用いたメモリ装置の製造方法
WO2022239192A1 (ja) 半導体素子を用いたメモリ装置
WO2023073765A1 (ja) 半導体メモリ装置の製造方法
US20220392900A1 (en) Memory device using semiconductor element and method for manufacturing the same
TW202236638A (zh) 使用半導體元件的記憶裝置
JPWO2022215157A5 (zh)