WO2023017561A1 - メモリ素子を有する半導体装置の製造方法 - Google Patents

メモリ素子を有する半導体装置の製造方法 Download PDF

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Abstract

Ｐ層基板２０上に、層状にＰｏｌｙ層２３と、Ｐｏｌｙ層２６と、を含む複数材料層を形成する。そして、この複数材料層にＸ－Ｘ'線方向に平行して繋がった空孔を形成する。この空孔により、Ｐｏｌｙ層２３、Ｐｏｌｙ層２６共に、それぞれが平面視において、Ｙ－Ｙ'線方向において分離される。そして、空孔内にゲート絶縁層３６ａ、３６ｂと、Ｐ層Ｓｉ柱４０ａ～４０ｄを形成する。Ｐ層Ｓｉ柱４０ａ～４０ｄはゲート絶縁層３６ａ、３６ｂにより分離される。第１の導体層がプレート線ＰＬゲート導体層、第２の導体層が、ワード線ＷＬゲート導体層、Ｐ層Ｓｉ柱４０ａ～４０ｄはチャネル、Ｐ層Ｓｉ柱４０ａ～４０ｄの上下に形成するＮ+層２１、４１ａ～４１ｄがソース線ＳＬ導体層に繋がったダイナミック フラッシュ メモリを形成する。

Description

メモリ素子を有する半導体装置の製造方法
　本発明は、メモリ素子を有する半導体装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子を有する半導体装置の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
　図９に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１１に、動作上の問題点を、図１１に、読出し動作を示す（非特許文献６～１０を参照）。
　図９にＤＲＡＭメモリセルの書込み動作を示す。図９（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースN+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層ＳＩ柱のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図９（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図９（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図１０（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層ＳＩ柱のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図１０（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図１０（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図９（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図１０を用いて説明する。図１０（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１０（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１１に読出し動作を示す。図１１（ａ）は、“１”書込み状態を、図１１（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したメモリ素子がある（例えば、特許文献４、５を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。このため、信号電荷である正孔群が蓄積されている分離されたフローテイングボディ チャネルの電圧は、前述のように、それぞれのＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（２）式で示されたと同様に、大きく変化する。これにより、書込みの際の“１”と“０”との電位差マージンを十分に大きく出来ない問題があった。
そして、これらのメモリセルを高密度に形成することが課題であった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Lin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルを高密度で、且つ低コストで形成する必要がある。
　上記の課題を解決するために、本発明に係る半導体装置の製造方法は、
　第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第１の不純物層と、第２の不純物層と、第３の不純物層と、に印加する電圧を制御して、第１の半導体柱と、第２の半導体柱の一方又は両方の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記第１の半導体柱及び前記第２の半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体柱及び前記第２の半導体柱と一方又は両方の内部から前記第１の半導体柱及び前記第２の半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作と、を行うメモリ素子を有する半導体装置の製造方法であって、
　基板上に、前記基板に対して垂直方向に、第１の半導体層と、第１の絶縁層と第１のゲート材料層と、第２の絶縁層と、第２のゲート材料層と、を形成する工程と、
　前記第３の絶縁層上に、平面視において、第１の方向に隣接する第１の材料層と、第２の材料層と、を形成する工程と、
　前記第１の材料層と、前記第２の材料層との側面を囲み、且つ繋がった第３材料層を形成する工程と、
　前記第３の材料層の側面を覆い、且つ繋がった第４の材料層を形成する工程と、
　前記第４の材料層をマスクにして、前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第３の絶縁層と、前記第２のゲート材料層と、前記第２の絶縁層と、前記第１のゲート材料層と、前記第１の絶縁層と、をエッチングして、平面視において第１の方向に伸延する第１の空孔を形成する工程と、
　前記第１の空孔内に、第１のゲート絶縁層を形成し、前記第１のゲート絶縁層により、互いに離れた第２の空孔と、第３の空孔と、を形成する工程と、
　前記第２の空孔と、前記第３の空孔との底部にある前記第１のゲート絶縁層、を除去する工程と、
　前記第２の空孔と、前記第３の空孔と、の内部に半導体原子を堆積、または結晶成長させて前記第１の半導体柱と前記第２の半導体柱を形成する工程と、
　前記第１のゲート材料層が、前記第１のゲート絶縁層により分割され、前記第１のゲート導体層と、前記第２のゲート導体層とになり、同じく前記第２のゲート材料層を前記第３のゲート導体層とするか、又は前記第１のゲート材料層、前記第２のゲート材料層を除去して、除去した部分に、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層を埋め込んで形成する工程と、
　前記第１の半導体柱上に前記第２の不純物層を、そして、前記第２の半導体柱上に前記第３の不純物層を形成する工程、を有し、
　前記第１の半導体層が前記第１の不純物層である、
ことを特徴とする（第１発明）。
　第２発明は、上記の第１発明において、前記第１の方向に並んだ前記第１の材料層と前記第２の材料層の中心線上での、前記第１の材料層と前記第２の材料層の外周線間距離が、前記第１の方向に直交した第２の方向において、前記第１の材料層の中心を通る線上の前記第３の材料層の厚さの２倍より小さくして、
　互いに離れた前記第２の空孔と、前記第３の空孔を形成するように前記第１のゲート絶縁層を形成することを特徴とする（第２発明）。
　第３発明は、上記の第１発明において、平面視における、前記第１の方向における、前記第１の空孔と、前記第２の空孔の中心を通る中心線と交わる、前記第１の空孔と前記第２の空孔の外周線間の長さが、前記第１の方向に直交して前記第１の材料層の中心を通る線上の前記第１のゲート絶縁層の厚さの２倍より小さくなるように形成することを特徴とする（第３発明）。
　第４発明は、上記の第１発明において、前記第３のゲート導体層が、前記第１の空孔により分離して、第５のゲート導体層と、第６のゲート導体層を形成することを特徴とする（第４発明）。
　第５発明は、上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１乃至第２のゲート導体層に繋がる配線が、プレート線であり、
　前記第３のゲート導体層に繋がる配線がワード線であり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線に印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
　ことを特徴とする（第５発明）。
　第６発明は、上記の第１発明において、平面視において、前記第１の方向に伸延した前記第１の空孔に平行であり、且つ前記第１の空孔と同じ工程により形成した第４の空孔を形成する工程と、
　前記第４の空孔内に、前記第１のゲート絶縁層と、前記第１の半導体柱と、前記第２の半導体柱と、を形成するのと同じ工程で、第２のゲート絶縁層と、前記第２のゲート絶縁層により分離された第３の半導体柱と、第４の半導体柱と、を形成する工程と、
　前記第３の半導体柱上に第４の不純物層を、前記第４の半導体柱上に第５の不純物層と、を形成する工程と、を有し、
　平面視において、前記第１の空孔と、前記第４の空孔と、が前記第２の方向において離れて形成される、
　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
　第７発明は、上記の第６発明において、平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第１のゲート導体層と、前記第２のゲート導体層の何れか又は両方が、２つに分割して、前記第１の方向に伸延して形成される、
　ことを特徴とする（第７発明）。
　第８発明は、上記の第６発明において、平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第１のゲート導体層と、前記第２のゲート導体層とのどちらかが、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間で繋がり、且つ前記第１の方向に伸延している、
　ことを特徴とする（第８発明）。
　第９発明は、上記の第６発明において、平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第３のゲート導体層が、２つに分割して、前記第１の方向に伸延して形成されることを特徴とする（第９発明）。
　第１０発明は、上記の第１発明において、前記第１の半導体柱と、前記第２の半導体柱と、を形成した後に、前記第４の絶縁層を除去する工程と、
　前記第１の半導体柱と前記第２の半導体柱の頂部の外周部を囲んだマスク材料層を形成する工程と、
　前記マスク材料層をマスクにして、前記第２のゲート材料層をエッチングする工程と、
　を有することを特徴とする（第１０発明）。
　第１１発明は、上記の第１０発明において、前記マスク材料層をマスクにして、前記第２の絶縁層と、前記第１のゲート材料層とを形成する工程を有することを特徴とする（第１１発明）。
　第１２発明は、上記第１発明において、前記第１の空孔内に、前記第１のゲート絶縁層を形成し、前記第１のゲート絶縁層により、互いに離れた前記第２の空孔と、前記第３の空孔を形成する工程の後、全体に第１の保護膜を形成する工程と、
　前記第２の空孔と、前記第３の空孔の底部にある前記第１の保護膜と、前記第１のゲート絶縁層と、をエッチングして除去する工程と、
　残存した前記第１の保護膜を除去する工程と、
　を有することを特徴とする（第１２発明）。
第１実施形態に係るダイナミック フラッシュメモリセルの構造を示す図である。 第１実施形態に係るダイナミック フラッシュメモリセルの消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第１実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第２実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第３実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第４実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 第４実施形態に係るダイナミック フラッシュ メモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリ装置と呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ読出しメカニズムを説明する。図５を用いて、４個のダイナミック フラッシュ メモリセルを基板上に形成する製造方法を示す。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示しており、（ａ）は斜視図、（ｂ）は後述の第１及び第２のゲート導体層５ａ、５ｂの部分の水平断面図である。図１（ａ）に示すように、基板１上に、Ｐ型又はｉ型（真性型）の導電型を有するシリコン柱２（以下、シリコン柱を「Ｓｉ柱」と称する。）がある。Ｓｉ柱２の底部に繋がるＮ+層３ａと、Ｓｉ柱２の頂部に繋がるＮ+層３ｂとが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｎ+層３ａとＮ+層３ｂの間のＳｉ柱２がチャネル領域７となる。このＳｉ柱２を囲んでゲート絶縁層４が形成されている。このゲート絶縁層４は、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。このゲート絶縁層４の下方部を囲み、第１のゲート導体層５ａと、第２のゲート導体層５ｂがある。図１（ｂ）に示すように、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、ゲート絶縁層４を囲んで、分離して形成されている。そして、ゲート絶縁層４の上方部を囲む第３のゲート導体層５ｃが形成されている。そして、第１のゲート導体層５ａと第３のゲート導体層５ｃ、そして、第２のゲート導体層５ｂと第３のゲート導体層５ｃは、絶縁層６により分離されている。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、ゲート絶縁層４、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３ゲート導体層５ｃからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬに、Ｎ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａは第１のプレート線ＰＬ１に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２に、第３のゲート導体層５ｃはワード線ＷＬに、それぞれ接続している。実際のダイナミック フラッシュ メモリ装置では、基板１上に、複数個の上述のメモリセルが、２次元状に配置されている。
　なお、ワード線に接続している第３のゲート導体層５ｃは、プレート線ＰＬ１、ＰＬ２に接続した第１のゲート導体層５ａ、第２のゲート導体層５ｂと同様に、２つに分割してもよい。
　また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層Ｓｉ柱の単層、又は複数層よりなるウエル層であってもよい。また、図１（ｂ）では第１のゲート導体層５ａと第２のゲート導体層５ｂがゲート絶縁層４を囲む円周方向の長さ（外周長）は同じであるが、それぞれの外周長が異なってもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。ここでは、第２のＰＬ線ＰＬ２の電圧を、第１のＰＬ線ＰＬ１の電圧より低くすることにより、正孔群１１をＰＬ線ＰＬ２に繋がる第２のゲート導体層５ｂ側のチャネル領域７に蓄える。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された上部ゲート導体層５ｃのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬ１に接続された第１のゲート導体層５ａに例えば２V、ＰＬ２の接続された第２のゲート導体層５ｂに、例えば０Ｖを入力し、ワード線ＷＬの接続された第３のゲート導体層５ｃに、例えば５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬ１の接続された第１のゲート導体層５ａの内側には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルMOSトランジスタ領域は飽和領域で動作させる。この結果、プレート線ＰＬ１に接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルMOSトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第３のゲート導体層５ｃの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、第３のゲート導体層５ｃを有する第２のＮチャネルMOSトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルMOSトランジスタ領域と、第３のゲート導体層５ｃを有する第２のＮチャネルMOSトランジスタ領域との間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルMOSトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルMOSトランジスタ領域と第２のＮチャネルMOSトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、Ｎ+層３ａとチャネル領域７との境界領域、または、Ｎ+層３ｂとチャネル領域７との境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、３つの第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量は、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａの容量と、第２のゲート導体層５ｂの容量とを合わせたゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの垂直方向の長さより長くして、ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量を、プレート線ＰＬ１、ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂの容量を合わせたゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第３のゲート導体層５ｃの容量であり、CPLは第１のゲート導体層５ａの容量ＣPL1と第２のゲート導体層５ｂの容量ＣPL2とを合わせた容量であり、ＣBLはドレインとなるN+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるN+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。また、プレート線ＰＬ１，ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する上部ゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１，ＰＬ２に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　なお、ワード線に接続している第３のゲート導体層５ｃを２つに分割した場合は、これら２つのゲート導体層を、同期または非同期の電圧を印加して駆動してもよい。
　図５Ａ～図５Ｋに、第１実施形態のダイナミック フラッシュ メモリセル４個を基板２０上に形成したメモリ装置の製造方法を示す。（ａ）は、平面図である。（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図である。（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図５Ａに示すように、Ｐ層基板２０（特許請求の範囲の「基板」の一例である）上に、下からＮ+層２１（特許請求の範囲の「第１の半導体層」の一例である）、ＳｉＯ2層２２（特許請求の範囲の「第１の絶縁層」の一例である）、ドナーまたはアクセプタ不純物を含んだポリＳｉ層２３（特許請求の範囲の「第１のゲート材料層」の一例である）（以下、ドナー又はアクセプタ不純物を高濃度で含むポリＳｉ層をＰｏｌｙ層と称する）、ＳｉＯ2層２４（特許請求の範囲の「第２の絶縁層」の一例である）、ドナーまたはアクセプタ不純物を含んだＰｏｌｙ層２５（特許請求の範囲の「第２のゲート材料層」の一例である）、ＳｉＯ2層２６を形成する。そして、ＳｉＯ2層２６上に、平面視において円形の絶縁材料層２７ａ（特許請求の範囲の「第１の材料層」の一例である）、２７ｂ（特許請求の範囲の「第２の材料層」の一例である）、２７ｃ、２７ｄを形成する。
　次に、図５Ｂに示すように、全体に窒化Ｓｉ層（以下、窒化Ｓｉ層をＳｉＮ層と称する）（図示せず）を堆積し、その後にＲＩＥ（Reactive Ion Etching）法によりＳｉＮ層をエッチングして、第１の材料層２７ａ、２７ｂの側面を囲み、且つ繋がったＳｉＮ層３０ａ（特許請求の範囲の「第３の材料層」の一例である）と、第１の材料層２７ｃ、２７ｄの側面を囲み、且つ繋がったＳｉＮ層３０ｂを形成する。例えば、孤立した第１の材料層２７ａがあるとＳｉＮ層３０ｂは、平面視において等幅Ｌ１で形成される。第１の材料層２７ａ、２７ｂの外周線がＸ－Ｘ’線と交わる交点間の長さＬ２をＬ１の２倍より小さくすれば、第１の材料層２７ａ、２７ｂの側面を囲み、且つ繋がったＳｉＮ層３０ａが形成される。そして、第１の材料層２７ａ、２７ｃの外周線がＹ－Ｙ’線と交わる交点間の長さＬ３をＬ１の２倍より大きくすれば、ＳｉＮ層３０ａとＳｉＮ層３０ｂとを互いに離して形成することができる。
　次に、図５Ｃに示すように、絶縁層（図示せず）を堆積して、その後にその上面位置が、第１の材料層２７ａ～２７ｄの上面位置になるようにＣＭＰ(Chemical Mechanical Polishing)法により研磨して、マスク材料層３１ａ、３１ｂ（マスク材料層３１ａ、３１ｂの２つを合わせて特許請求の範囲の「第４の材料層」の一例である）、３１ｃを形成する。マスク材料層３１ａ、３１ｂ、３１ｃは、ＳｉＮ層３０ａ、３０ｂによって分離されている。
　次に、図５Ｄに示すように、マスク材料層３１ａ、３１ｂ、３１ｃをマスクにして、第１の材料層２７ａ、２７ｂ、２７ｃ、２７ｄと、ＳｉＮ層３０ａ、３０ｂをエッチングして、除去する。
　次に、図５Ｅに示すように、マスク材料層３１ａ、３１ｂ、３１ｃをマスクにして、ＳｉＯ2層２６、Ｐｏｌｙ層２５、ＳｉＯ2層２４、Ｐｏｌｙ層２３、ＳｉＯ2層２２をエッチングして、ＳｉＯ2層２２ａ、２２ｂ、２２ｃ、Ｐｏｌｙ層２３ａ、２３ｂ、２３ｃ、ＳｉＯ2層２４ａ、２４ｂ、２４ｃ、Ｐｏｌｙ層２５ａ、２５ｂ、２５ｃ、ＳｉＯ2層２６ａ、２６ａ、２６ｃを形成する。これにより、平面視において、Ｘ－Ｘ’線方向に繋がった空孔３５ａ（特許請求の範囲の「第１の空孔」の一例である）、３５ｂが形成される。
　次に、図５Ｆに示すように、全体にゲート絶縁層３６を被覆する。そして、全体に保護層３７を被覆する。ゲート絶縁層３６、保護層３７は例えばＡＬＤ（Atomic Layer Deposition）法で形成する。ＡＬＤ法では、材料原子を原子層単位で制御して堆積できるので、空孔３５ａ、３５ｂ内に均一に、ゲート絶縁層３６、保護層３７を被覆できる。このため、ゲート絶縁層３６の被覆する膜厚Ｌ４を空孔３５ａのＹ－Ｙ’線方向における最短距離Ｌ５の半分より大きくすることにより、平面視において、互いに分離した空孔３５ａａ（特許請求の範囲の「第２の空孔」の一例である）、３５ａｂ（特許請求の範囲の「第３の空孔」の一例である）、３５ｂａ、３５ｂｂが形成される。
　次に、図５Gに示すように、ＲＩＥ方法により、空孔３５ａａ～３５ｂｂ底部の保護層３７、ゲート絶縁層３６を除去する。これにより、空孔３５ａａ～３５ｂｂの側面にゲート絶縁層３６ａ、３６ｂが形成される。このＲＩＥエッチングでは、空孔３５ａａ～３５ｂｂ内のゲート絶縁層３６ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、３６ｂの側面に保護層３７ａ、３７ｂ、３７ｃ、３７ｄが残るようにエッチングする。
　次に、図５Ｈに示すように、保護層３７ａ～３７ｄを除去した後に、空孔３５ａａ～３５ｂｂ内を埋めて、Ｐ層Ｓｉ柱４０ａ（特許請求の範囲の「第１の半導体柱」の一例である）、４０ｂ（特許請求の範囲の「第２の半導体柱」の一例である）、４０ｃ、４０ｄを形成する。Ｐ層Ｓｉ柱４０ａ、４０ｂ、４０ｃ、４０ｄの形成は、エピタキシャル結晶成長法、空孔３５ａａ～３５ｂｂの上部からの結晶成長させる方法、分子線成長法、ＡＬＤ（Atomic Layer Deposition）法などにより行う。なお、保護層３７，３７ａ～３７ｄを形成しないで、ＲＩＥエッチングで、空孔３５ａａ～３５ｂｂ底部のゲート絶縁層３６をエッチングして、ゲート絶縁層３６ａ、３６ｂを形成してもよい。
　次に、図５Ｉに示すように、リソグラフィ法とＲＩＥ法とを用いて、平面視において、ゲート絶縁層３６ａを囲み、且つ互いに分離して、Ｘ－Ｘ’線方向に伸延したＰｏｌｙ層２５ａａ、２５ｂａを形成する。同じく、平面視において、ゲート絶縁層３６ｂを囲み、且つ互いに分離して、Ｘ－Ｘ’線方向に伸延したＰｏｌｙ層２５ｂｂ、２５ｃａを形成する。Ｐｏｌｙ層２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａは、マスク材料層３１ａａ、３１ｂａ、３１ｂｂ、３１ｃａをエッチングマスクにして形成される。同時に、ＳｉＯ2層２６ａ、２６ｂ、２６ｃがマスク材料層３１ａａ、３１ｂａ、３１ｂｂ、３１ｃａをエッチングマスクにしてエッチングされて、ＳｉＯ2層２６ａａ、２６ｂａ、２６ｂｂ、２６ｃａが形成される。なお、この後に、Ｐｏｌｙ層２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａをエッチングして、除去して、再度新しいゲート導体層を形成してもよい。
　次に、図５Ｊに示すように、Ｐ層Ｓｉ柱４０ａ～４０ｄの頂部にＮ+層４１ａ（特許請求の範囲の「第２の不純物層」の一例である）、４１ｂ（特許請求の範囲の「第３の不純物層」の一例である）、４１ｃ、４１ｄ（図示せず）を形成する。そして、全体を覆ってＳｉＯ2層４５を形成する。そして、Ｎ+層４１ａ～４１ｄ上のＳｉＯ2層４５にコンタクトホール４６ａ、４６ｂ、４６ｃ、４６ｄを形成する。そして、コンタクトホール４６ａ、４６ｃを介して、Ｎ+層４１ａ、４１ｃに接続し、且つＹ－Ｙ’線方向に伸延する金属配線層４７ａを形成する。同じく、コンタクトホール４６ｂ、４６ｄを介して、Ｎ+層４１ｂ、４１ｄに接続し、且つＹ－Ｙ’線方向に伸延する金属配線層４７ｂを形成する。Ｎ+層２１はソース線ＳＬに接続し、金属配線層４７ａ、４７ｂはビット線ＢＬ１，ＢＬ２に接続している。なお、Ｎ+層４１ａ～４１ｄはＰ層Ｓｉ柱４０ａ～４０ｄの頂部をエッチングして、そこにエピタキシャル結晶成長法を用いて形成してもよい。または、イオン注入法などの他の方法により形成してもよい。
　図５Ｊの（ｂ）におけるＺ１－Ｚ１’線、Ｚ２－Ｚ２’線に沿った断面平面図を図５Ｋ（ｄ）、（ｅ）に示す。（ｄ）はＺ１－Ｚ１’線に沿って断面平面図である。（ｅ）はＺ２－Ｚ２’線に沿った断面平面図である。（ｄ）に示すように、ゲート絶縁層３６ａ、３６ｂを囲んで、Ｘ１－Ｘ１’線方向に伸延するＰｏｌｙ層２３ａ、２３ｂ、２３ｃが形成されている。そして、（ｅ）に示すように、ゲート絶縁層３６ａを覆い、互いに分離したＰｏｌｙ層２５ａａ、２５ｂａと、ゲート絶縁層３６ｂを覆い、互いに分離したＰｏｌｙ層２５ｂｂ、２５ｃａと、がＸ１－Ｘ１’線方向に伸延して形成されている。そして、Ｐｏｌｙ層２３ａは第１のプレート線ＰＬ１に、Ｐｏｌｙ層２３ｂは第２のプレート線ＰＬ２に、Ｐｏｌｙ層２３ｃは第３のプレート線ＰＬ３に、それぞれ接続している。そして、（ｅ）に示すように、Ｐｏｌｙ層２５ａａは第１のワード線ＷＬ１に、Ｐｏｌｙ層２５ｂａは第２のワード線ＷＬ２に、Ｐｏｌｙ層２５ｂｂは第３のワード線ＷＬ３に、Ｐｏｌｙ層２５ｃａは第４のワード線ＷＬ４に接続している。なお、Ｐｏｌｙ層２５ａａ、２５ｂａを同期して動作させることにより、図１の第３ゲート導体層５ｃと同じ動作を行うことができる。また、Ｐｏｌｙ層２５ａａ、２５ｂａの一方を第３ゲート導体層５ｃの役割を持たせ、もう一方を隣接ワード線電圧変動に対する静電シールド層として働かせることができる。これにより、４個のダイナミック フラッシュ メモリセルがＰ層基板２０上に形成される。
　なお、ゲート絶縁層３６ａ、３６ｂは、ゲート絶縁層としての役割を持つ、単層または複数層よりなる材料層で形成してもよい。同じく、Ｐｏｌｙ層２３ａ、２３ｂ、２３ｃ、２５ａ、２５ｂ、２５ｃは、ゲート導体層の役割を持つ単層、または複数層よりなる導体材料層を用いてよい。
　また、Ｐ層基板２０に替えて、ＳＯＩ基板、またはＰ層、Ｎ層を用いたウエル基板などを用いてもよい。
　また、図５Ａでは、平面視において円形の絶縁材料層２７ａ、２７ｂ、２７ｃ、２７ｄを形成した。絶縁材料層２７ａ、２７ｂ、２７ｃ、２７ｄは、平面視において楕円、または矩形状の形状であってもよい。また、絶縁材料層２７ａ、２７ｂ、２７ｃ、２７ｄは、他の単層、又は複数の材料層より構成されていてもよい。
　また、図５ＡにおけるＳｉＯ2層２６は、例えば、Ｐｏｌｙ層２５を酸化して形成してもよい。または、ＳｉＯ2層２６は用いなくてもよい。また、絶縁材料層２７ａ～２７ａを形成する工程において、最下部に、ＳｉＯ2層２６に対応する絶縁層を形成しておいてもよい。
　本実施形態は、下記の特徴を有する。
（特徴１）
　図１に示した本発明の第１実施形態では、プレート線ＰＬ１に接続する第１のゲート導体層５ａと、プレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４を囲んで、分離して形成される。プレート線ＰＬ２に印加する電圧を、プレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、プレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフローティング ボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
（特徴２）
　図５Ｂに示すように、孤立した第１の材料層２７ａ、２７ｂがあるときの、ＣＶＤ法とＲＩＥ法により、それを囲むＳｉＮ層３０ａを、平面視において等幅Ｌ１に形成できる。これを利用して、第１の材料層２７ａ、２７ｂの外周線がＸ－Ｘ’線と交わる交点間の長さＬ２がＬ１の２倍より小さくして、第１の材料層２７ａ、２７ｂの側面を囲み、且つ繋がったＳｉＮ層３０ａを形成した。同様にＳｉＮ層３０ｂを形成した。そして、第１の材料層２７ａ、２７ｃの外周線がＹ－Ｙ’線と交わる交点間の長さＬ３をＬ１の２倍より大きくして、ＳｉＮ層３０ａとＳｉＮ層３０ｂとを互いに離して形成した。そして、第１の材料層２７ａ、２７ｂ、ＳｉＮ層３０ａ、３０ｂをエッチングして除去し、マスク材料層３１ａ～３１ｃをエッチングマスクにして開けた空孔３５ａ、３５ｂ内にゲート絶縁層３７ａ、３７ｂと、図１におけるＳｉ柱２であるＰ層Ｓｉ柱４０ａ～４０ｄと、を形成した。これにより、Ｘ－Ｘ’線方向において、ダイナミック フラッシュ メモリの高密度化が実現する。
（特徴３）
　本実施形態の製造方法によれば、図５Ｋで示したように、Ｐ層Ｓｉ柱４０ａ、４０ｂ間にゲート絶縁層３６ａが形成され、そして、Ｐ層Ｓｉ柱４０ｃ、４０ｄ間にゲート絶縁層３６ｂが形成される。これにより、互いに分離して、Ｘ１－Ｘ１’線方向に伸延した、第１乃至第３のプレート線（ＰＬ１～ＰＬ３）に接続するＰｏｌｙ層２３ａ、２３ｂ、２３ｃを、リソグラフィ工程、及びＲＩＥエッチング工程を用いることなく形成できる。これにより、工程の簡略化がなされる。
（第２実施形態）
　図６Ａに、第２実施形態のダイナミック フラッシュ メモリセルを４個、基板２０上に形成したメモリ装置の製造方法を示す。図６Ａにおいて、（ａ）は平面図である。（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図である。（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図である。そして、図６Ｂに、図６Ａの（ｂ）におけるＺ１－Ｚ１’線、Ｚ２－Ｚ２’線に沿った断面平面図を示す。図６Ｂにおいて、（ｄ）はＺ１－Ｚ１’線に沿った断面平面図、（ｅ）はＺ２－Ｚ２’線に沿った断面平面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図５Ａ～図５Ｉと同じ工程を行う。第１実施形態では、図５Ｈ、図５Ｉに示すようにＰｏｌｙ層２５ａ～２５ｃのエッチングはＳｉＯ2層２４ａ～２４ｃ上で止めて、Ｐｏｌｙ層２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａを形成した。これに対して、本実施形態では、図６Ａに示すように、このエッチングをＳｉＯ2層２４ａ～２４ｃ、Ｐｏｌｙ層２３ａ～２３ｃまで行い、互いに分離したＳｉＯ2層２４ａａ、２４ｂａ、２４ｂｂ、２４ｃａと、Ｐｏｌｙ層２３ａａ、２３ｂａ、２３ｂｂ、２３ｃａを形成する。そして、図５Ｊに示した工程を行って、Ｐ層Ｓｉ柱基板２０上にダイナミック フラッシュ メモリを形成する。
　これにより、図６Ｂの（ｄ）に示すように、平面視において、ゲート絶縁層３６ａを囲んで、Ｘ１－Ｘ１’線方向に伸延し、且つ分離したＰｏｌｙ層２３ａａ、２３ｂａが形成される。同じく、ゲート絶縁層３６ｂを囲んで、Ｘ１－Ｘ１’線方向に伸延し、且つ分離したＰｏｌｙ層２３ｂｂ、２３ｃａが形成される。そして、Ｐｏｌｙ層２３ｂａ、２３ｂｂは、互いに分離した第２のプレート線ＰＬ２１，ＰＬ２２に繋がる。図６Ｂの（ｅ）は、図５Ｋの（ｅ）と同じである。
　なお、Ｐｏｌｙ層２３ａａ、２３ｂａ、２３ｂｂ、２３ｃａ、２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａを形成した後に、Ｐｏｌｙ層２３ａａ、２３ｂａ、２３ｂｂ、２３ｃａ、２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａをエッチングして、除去して、再度新しいゲート導体層を形成してもよい。
　本実施形態は、下記の特徴を有する。
　図６Ｂの（ｄ）に示すように、Ｐｏｌｙ層２３ｂａ、２３ｂｂが、互いに分離した第２のプレート線ＰＬ２１，ＰＬ２２に繋がっている。これにより、Ｐ層Ｓｉ柱４０ａ、４０ｂのフローティングボディ電圧を第２のプレート線ＰＬ２１に加える電圧により、Ｐ層Ｓｉ柱４０ｃ、４０ｄのフローティングボディ電圧を第２のプレート線ＰＬ２２に加える電圧により、互いに独立に制御することができる。これにより、例えば、Ｐ層Ｓｉ柱４０ｃ、４０ｄにある正孔群を安定して保持した状態で、Ｐｏｌｙ層２３ａａ、２３ｂａにパルス電圧を印加して、Ｐ層Ｓｉ柱４０ａ、４０ｂにある正孔群を除去する消去動作を行うことができる。
（第３実施形態）
　図７に、第３実施形態の４個のダイナミック フラッシュ メモリセルをＰ層Ｓｉ柱基板２０上に形成したメモリ装置の製造方法を示す。（ａ）は、図５Ｋの（ｄ）に対応する平面図であり、（ｂ）は図５Ｋの（ｅ）に対応する平面図である。
　第１実施形態では、図５Ｋの（ｅ）に示すように、互いに分離したＰｏｌｙ層２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａを形成した。これに対して、本実施形態では図７の（ｂ）に示すように、Ｐｏｌｙ層２５ｂａ、２５ｂｂの分離を行わないで、Ｐｏｌｙ層２５Ｂを形成した。図７の（ａ）は図５Ｋの（ｄ）と同じである。他の工程は、図５Ａ～図５Ｊに示したものと同じである。
　本実施形態は、下記の特徴を有する。
　ワード線ＷＬ５に接続したＰｏｌｙ層２５Ｂに例えばアース電圧を印加しておく。これにより、Ｐｏｌｙ層２５Ｂが、Ｐｏｌｙ層２５ａａ、２５ｃａ間の静電シールド層としての役割を持たすことができる。これにより、安定したダイナミック フラッシュ メモリの動作を行うことができる。
（第４実施形態）
　図８Ａ、図８Ｂに、第１実施形態のダイナミック フラッシュ メモリセル４個を基板２０上に形成したメモリ装置の製造方法を示す。（ａ）は、平面図である。（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図である。（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図である。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが行列状に配置されている。
　図５Ａ～図５Ｈに示した工程を行う。そして、マスク材料層３１ａ、３１ｂ、３１ｃを除去する。そして、全体を覆って絶縁層（図示せず）を堆積する。そして、図８Ａに示すように、ＲＩＥ法により全体をエッチングして、ゲート絶縁層３６ａ、３６ｂの側面に絶縁層５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａを形成する。
　次に、図８Ｂに示すように、絶縁層５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａをマスクにして、ＳｉＯ2層２６ａ、２６ｂ、２６ｃ、Ｐｏｌｙ層２５ａ、２５ｂ、２５ｃをエッチングして、ＳｉＯ2層２６Ａａ、２６Ｂａ、２６Ｂｂ、２６Ｃａ、Ｐｏｌｙ層２５Ａａ、２５Ｂａ，２５Ｂｂ、２５Ｃａを形成する。そして、図５Ｊに示した工程を行う。これにより、Ｐ層基板２０上に４個のダイナミック フラッシュ メモリセルが形成される。
　なお、絶縁層５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａは、ＳｉＯ2層２６ａ、２６ｂ、２６ｃ、Ｐｏｌｙ層２５ａ、２５ｂ、２５ｃのエッチングマスクになる材料層であれば、有機、無機など他の材料層を用いてもよい。
　また、図６Ａに示したように、絶縁層５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａをマスクにして、ＳｉＯ2層２４ａ、２４ｂ、２４ｃ、Ｐｏｌｙ層２３ａ、２３ｂ、２３ｃをエッチングしてもよい。
　本実施形態は、下記の特徴を有する。
　エッチングマスクである絶縁層５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａは、ホトリソグラフィ工程を用いることなく、Ｐ層Ｓｉ柱４０ａ～４０ｄに対して自己整合で形成される。これにより工程の簡略化と高精度化が図れる。
（その他の実施形態）
　なお、図５Ａ～図５Ｋに示す第１実施形態では、Ｐ層Ｓｉ柱４０ａ～４０ｄを形成したが、ＳｉまたはＳｉ以外の半導体材料より形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１に示す第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、両者が異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｊに示すＰｏｌｙ層２３ａ～２３ｃ、２５ａａ～２５ｃａは、これらに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　図５Ｈにおいて、Ｐｏｌｙ層２３ａ、２３ｂ、２３ｃと、Ｐｏｌｙ層２５ａ、２５ｂ、２５ｃの一方又は両方を除去して、改めてゲート導体層を埋め込んでもよい。又は、図５Ｉにおいて、Ｐｏｌｙ層２３ａ、２３ｂ、２３ｃ、Ｐｏｌｙ層２５ａａ、２５ｂａ、２５ｂｂ、２５ｃａを形成した後に、改めてゲート導体層を埋め込んでもよい。このことは、本発明に係るその他の実施形態においても同様である。
　図５Ｆで示した保護膜３７は、ＲＩＥ法によるエッチングにおいて、ゲート絶縁層３６を保護する保護膜としての役割を持つ層であればよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、Ｓｉ柱２の平面視における形状は、円形状であった。それに対し、Ｓｉ柱２の平面視における形状は、楕円、一方向に長く伸びた形状などであってもよい。そして、平面視形状の異なるＳｉ柱を混在してダイナミック フラッシュ メモリセルを形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ａ～図５Ｋの説明においては、Ｐ層Ｓｉ柱４０ａ～４０ｄの垂直断面形状は矩形であった。これに対し、Ｐ層Ｓｉ柱４０ａ～４０ｄの垂直断面が台形状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ａ～図５Ｋにおける、Ｐ層Ｓｉ柱４０ａ～４０ｄの底部に繋がったＮ+層２１に接続して例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ａ～図５Ｋでは、Ｐ層Ｓｉ柱４０ａ～４０ｄを、平面視において、正方格子状に配置した例を示したが、斜方格子状に配置させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、電気抵抗を下げるために、図５Ａにおいて、Ｎ+層２１の中に埋め込み導体層を設けていてもよい。それ以後の工程、例えば、Ｐ層Ｓｉ柱４０ａ～４０ｄを形成した後に、Ｎ+層２１の中に埋め込み導体層を設けていてもよい。この埋め込み導体層は、ソース線ＳＬに繋げられる。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、メモリ素子を有する半導体装置の製造方法によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリを有する半導体装置が得られる。
　１　基板
　２　Ｓｉ柱
　３ａ、３ｂ、２１、４１ａ、４１ｂ　Ｎ+層
　４、３６　ゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　５ｃ　第３のゲート導体層
　６　絶縁層
　７　チャネル領域
　９　ダイナミック フラッシュ メモリセル
　１１　正孔群
　１２ａ　反転層
　１３　ピンチオフ点
　ＳＬ　ソース線
　ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ２１，ＰＬ２２　プレート線
　ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　２０　Ｐ層Ｓｉ柱基板
　２２、２４、２６、２６ａａ、２６ｂａ、２６ｂｂ、２６ｃａ、２６Ａａ、２６Ｂａ、２６Ｂｂ、２６Ｃａ、４５　ＳｉＯ2層
　２３、２３ａ、２３ｂ、２３ｃ、２３ａａ、２３ｂａ、２３ｂｂ、２３ｃａ、２５、２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂ、２５ｃａ、２５Ｂ、２５Ａａ、２５Ｂａ、２５Ｂｂ，２５Ｃａ　Ｐｏｌｙ層
　２７ａ、２７ｂ、２７ｃ、２７ｄ　絶縁材料層
　３０ａ、３０ｂ　ＳｉＮ層
　３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ａａ、３１ｂａ、３１ｂｂ、３１ｃａ　マスク材料層
　３５ａ、３５ｂ、３５ａａ、３５ａｂ、３５ｂａ、３５ｂｂ　空孔
　３７、３７ａ、３７ｂ、３７ｃ、３７ｄ　保護層
　４０ａ、４０ｂ、４０ｃ、４０ｄ　Ｐ層ＳＩ柱
　４０ａ、４０ｂ、４０ｃ、４０ｄ　コンタクトホール
　４７ａ、４７ｂ　金属配線層
　５０ａａ、５０ｂａ、５０ｂｂ、５０ｃａ　絶縁層

Claims (12)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第１の不純物層と、第２の不純物層と、第３の不純物層と、に印加する電圧を制御して、第１の半導体柱と、第２の半導体柱の一方又は両方の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記第１の半導体柱及び前記第２の半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層に印加する電圧を制御して、前記第１の半導体柱及び前記第２の半導体柱と一方又は両方の内部から前記第１の半導体柱及び前記第２の半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作と、を行うメモリ素子を有する半導体装置の製造方法であって、
    　基板上に、前記基板に対して垂直方向に、第１の半導体層と、第１の絶縁層と第１のゲート材料層と、第２の絶縁層と、第２のゲート材料層と、を形成する工程と、
    　前記第３の絶縁層上に、平面視において、第１の方向に隣接する第１の材料層と、第２の材料層と、を形成する工程と、
    　前記第１の材料層と、前記第２の材料層との側面を囲み、且つ繋がった第３材料層を形成する工程と、
    　前記第３の材料層の側面を覆い、且つ繋がった第４の材料層を形成する工程と、
    　前記第４の材料層をマスクにして、前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第３の絶縁層と、前記第２のゲート材料層と、前記第２の絶縁層と、前記第１のゲート材料層と、前記第１の絶縁層と、をエッチングして、平面視において第１の方向に伸延する第１の空孔を形成する工程と、
    　前記第１の空孔内に、第１のゲート絶縁層を形成し、前記第１のゲート絶縁層により、互いに離れた第２の空孔と、第３の空孔と、を形成する工程と、
    　前記第２の空孔と、前記第３の空孔との底部にある前記第１のゲート絶縁層、を除去する工程と、
    　前記第２の空孔と、前記第３の空孔と、の内部に半導体原子を堆積、または結晶成長させて前記第１の半導体柱と前記第２の半導体柱を形成する工程と、
    　前記第１のゲート材料層が、前記第１のゲート絶縁層により分割され、前記第１のゲート導体層と、前記第２のゲート導体層とになり、同じく前記第２のゲート材料層を前記第３のゲート導体層とするか、又は前記第１のゲート材料層、前記第２のゲート材料層を除去して、除去した部分に、前記第１のゲート導体層、前記第２のゲート導体層、前記第３のゲート導体層を埋め込んで形成する工程と、
    　前記第１の半導体柱上に前記第２の不純物層を、そして、前記第２の半導体柱上に前記第３の不純物層を形成する工程、を有し、
    　前記第１の半導体層が前記第１の不純物層である、
    ことを特徴とするメモリ素子を有する半導体装置の製造方法。
  2. 　前記第１の方向に並んだ前記第１の材料層と前記第２の材料層の中心線上での、前記第１の材料層と前記第２の材料層の外周線間距離が、前記第１の方向に直交した第２の方向において、前記第１の材料層の中心を通る線上の前記第３の材料層の厚さの２倍より小さくして、
    　互いに離れた前記第２の空孔と、前記第３の空孔を形成するように前記第１のゲート絶縁層を形成する、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
  3. 　平面視における、前記第１の方向における、前記第１の空孔と、前記第２の空孔の中心を通る中心線と交わる、前記第１の空孔と前記第２の空孔の外周線間の長さが、前記第１の方向に直交して前記第１の材料層の中心を通る線上の前記第１のゲート絶縁層の厚さの２倍より小さくなるように形成する、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
  4. 　前記第３のゲート導体層が、前記第１の空孔により分離して、第５のゲート導体層と、第６のゲート導体層を形成する、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
  5. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１乃至第２のゲート導体層に繋がる配線が、プレート線であり、
    　前記第３のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線に印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置。
  6. 　平面視において、前記第１の方向に伸延した前記第１の空孔に平行であり、且つ前記第１の空孔と同じ工程により形成した第４の空孔を形成する工程と、
    　前記第４の空孔内に、前記第１のゲート絶縁層と、前記第１の半導体柱と、前記第２の半導体柱と、を形成するのと同じ工程で、第２のゲート絶縁層と、前記第２のゲート絶縁層により分離された第３の半導体柱と、第４の半導体柱と、を形成する工程と、
    　前記第３の半導体柱上に第４の不純物層を、前記第４の半導体柱上に第５の不純物層と、を形成する工程と、を有し、
    　平面視において、前記第１の空孔と、前記第４の空孔と、が前記第２の方向において離れて形成される、
    　ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
  7. 　平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第１のゲート導体層と、前記第２のゲート導体層の何れか又は両方が、２つに分割して、前記第１の方向に伸延して形成される、
    　ことを特徴とする請求項６に記載のメモリ素子を有する半導体装置の製造方法。
  8. 　平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第１のゲート導体層と、前記第２のゲート導体層とのどちらかが、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間で繋がり、且つ前記第１の方向に伸延している、
    　ことを特徴とする請求項６に記載のメモリ素子を有する半導体装置の製造方法。
  9. 　平面視において、第１乃至第２の半導体柱列と、第３乃至第４の半導体柱列の間にある、前記第３のゲート導体層が、２つに分割して、前記第１の方向に伸延して形成される、
    　ことを特徴とする請求項６に記載のメモリ素子を有する半導体装置の製造方法。
  10. 　前記第１の半導体柱と、前記第２の半導体柱と、を形成した後に、前記第４の絶縁層を除去する工程と、
    　前記第１の半導体柱と前記第２の半導体柱の頂部の外周部を囲んだマスク材料層を形成する工程と、
    　前記マスク材料層をマスクにして、前記第２のゲート材料層をエッチングする工程と、
    　を有することを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
  11. 　前記マスク材料層をマスクにして、前記第２の絶縁層と、前記第１のゲート材料層とを形成する工程を有することを特徴とする請求項１０に記載のメモリ素子を有する半導体装置の製造方法。
  12. 　前記第１の空孔内に、前記第１のゲート絶縁層を形成し、前記第１のゲート絶縁層により、互いに離れた前記第２の空孔と、前記第３の空孔と、を形成する工程の後、全体に第１の保護膜を形成する工程と、
    　前記第２の空孔と、前記第３の空孔の底部にある前記第１の保護膜と、前記第１のゲート絶縁層とをエッチングして除去する工程と、
    　残存した前記第１の保護膜を除去する工程と、
    　を有することを特徴とする請求項１に記載のメモリ素子を有する半導体装置の製造方法。
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