JP2021048155A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置において、より簡便に導電層への置き換えを阻害する。【解決手段】半導体記憶装置は、基板と、その上方に互いに並行するように配置され、基板に沿う第１の方向に延びる複数の帯状部ＬＩと、複数の帯状部の間に配置され、複数の導電層ＷＬが第１の絶縁層ＩＬを介して積層される第１の積層体ＬＭａ、ＬＭｂと、第１の積層体内の領域に配置され、複数の第２の絶縁層ＮＬが第１の絶縁層を介して積層される第２の積層体と、第１の積層体内を第１の積層体の積層方向に延び、複数の導電層ＷＬの少なくとも一部の導電層との交差部にメモリセルＭＣを形成する第１のピラーＰＬと、第２の積層体の帯状部と対向する両側で積層方向に延び、第１の方向に配列される複数の第２のピラーＨＳＴと、を備える。各第２のピラーは、複数の導電層ＷＬの高さ位置に配置される板状部ＤＳＣを有し、隣接する第２のピラーは板状部により互いに連結されている。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリの製造工程では、例えば複数の絶縁層を導電層に置き換えて、導電層の積層体を形成する。例えば積層体の上下構造を接続するコンタクトを通すため、積層体の一部は、導電層に置き換えられることなく絶縁層のまま維持されることがある。このとき、より簡便に導電層への置き換えを阻害することが望まれる。

特開２０１９−１４９４４５号公報 米国特許出願公開第２０１９／００６７３１４号明細書

一つの実施形態は、より簡便に導電層への置き換えを阻害することができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、基板と、前記基板の上方に互いに並行するように配置され、前記基板に沿う第１の方向に延びる複数の帯状部と、前記複数の帯状部の間に配置され、複数の導電層が第１の絶縁層を介して積層される第１の積層体と、前記第１の積層体内の領域に配置され、複数の第２の絶縁層が前記第１の絶縁層を介して積層される第２の積層体と、前記第１の積層体内を前記第１の積層体の積層方向に延び、前記複数の導電層の少なくとも一部の導電層との交差部にメモリセルを形成する第１のピラーと、前記第２の積層体の前記帯状部と対向する両側で前記積層方向に延び、前記第１の方向に配列される複数の第２のピラーと、を備え、前記複数の第２のピラーは、それぞれが前記複数の導電層の高さ位置に配置される板状部を有し、隣接する前記第２のピラーは前記板状部により互いに連結されている。

図１は、実施形態にかかる半導体記憶装置の概略の構成例を示す断面図である。 図２は、実施形態にかかる半導体記憶装置の詳細の構成例を示す断面図である。 図３は、実施形態にかかる半導体記憶装置の横方向断面図である。 図４は、実施形態にかかる半導体記憶装置のピラーの拡大断面図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１１は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１９は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２０は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図２１は、実施形態の変形例１にかかる半導体記憶装置の横方向断面図である。 図２２は、実施形態の変形例２にかかる半導体記憶装置の詳細の構成例を示す断面図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。図１に示すように、半導体記憶装置１は、基板ＳＢ、周辺回路ＣＵＡ、及びメモリ部ＭＥＭを備える。

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。

周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。

複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、メモリセルが３次元に配置されたメモリ部ＭＥＭが構成される。

メモリ部ＭＥＭ内には、ワード線ＷＬを有さない貫通コンタクト領域ＯＸＢが配置される。貫通コンタクト領域ＯＸＢには、メモリ部ＭＥＭ下方の周辺回路ＣＵＡと、メモリ部ＭＥＭ上方の上層配線等とを接続するコンタクトＣ４が配置されている。

複数のワード線ＷＬの端部は階段状に構成される。個々のワード線ＷＬの端部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。

次に、図２〜図４を用いて、半導体記憶装置１の詳細の構成例について説明する。

図２は、実施形態にかかる半導体記憶装置１の詳細の構成例を示す断面図である。図２（ａ）は、半導体記憶装置１のメモリ部ＭＥＭにおけるＹ方向断面図である。図２（ｂ）は、半導体記憶装置１の貫通コンタクト領域ＯＸＢにおけるＹ方向断面図である。図２（ｃ）は、半導体記憶装置１のリプレース阻害部ＩＮｒにおけるＸ方向断面図である。図２においては、絶縁層５０下方の構成が省略されている。

図３は、実施形態にかかる半導体記憶装置１の横方向断面図である。図３は、貫通コンタクト領域ＯＸＢを含むメモリ部ＭＥＭを示しており、所定のワード線ＷＬの位置における基板ＳＢに沿う方向の断面図である。

図２（ａ）に示すように、絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬは例えばポリシリコン層等である。

ソース線ＳＬ上には、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭａが配置されている。積層体ＬＭａ上には、接合層Ｂｉを介して、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＩＬ及び接合層Ｂｉは、例えばＳｉＯ_２層等である。

なお、図２（ａ）の例では、第１の積層体としての積層体ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。

ソース線ＳＬ上には、また、複数のコンタクトＬＩが配置されている。コンタクトＬＩは、積層体ＬＭｂ上層の絶縁層５３、及び積層体ＬＭａ，ＬＭｂを貫通してソース線ＳＬに達する。このように、導電層２０を有するコンタクトＬＩが、ソース線ＳＬ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。また、コンタクトＬＩは、Ｘ方向に延びる帯状の構成を有しており、積層体ＬＭａ，ＬＭｂをＹ方向に分割する。

個々のコンタクトＬＩは、コンタクトＬＩの内壁を覆う絶縁層５２を有する。コンタクトＬＩの絶縁層５２の更に内側には導電層２０が充填されている。絶縁層５２は例えばＳｉＯ_２層等である。導電層２０は例えばポリシリコン層またはタングステン層等である。なお、積層体ＬＭａ，ＬＭｂはコンタクトＬＩに代わり、例えば全てがＳｉＯ_２層から構成された帯状の絶縁層によりＹ方向に分割されてもよい。

２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂには、複数の第１のピラーとしてのピラーＰＬが配置されている。個々のピラーＰＬは、積層体ＬＭａ，ＬＭｂ及び接合層Ｂｉを貫通し、ソース線ＳＬに達する。個々のピラーＰＬは、接合層Ｂｉ中に接合部Ｂｐを有する。

ピラーＰＬはそれぞれ、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ_２層等である。

積層体ＬＭｂ上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。個々のピラーＰＬのチャネル層ＣＮは、絶縁層５３，５４を貫通するプラグＣＨによりビット線等の上層配線と接続される。個々のコンタクトＬＩの導電層２０は、絶縁層５４を貫通するプラグＶ０により上層配線と接続される。

以上のような構成により、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加され、メモリセルＭＣに電荷が蓄積されること等によりメモリセルＭＣにデータが書き込まれる。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに書き込まれたデータが読み出される。

このように、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。

図２（ｂ）及び図３に示すように、貫通コンタクト領域ＯＸＢの近傍には、複数の柱状部ＨＲがグリッド状に配置される。個々の柱状部ＨＲは、積層体ＬＭａ，ＬＭｂ及び接合層Ｂｉを貫通し、ソース線ＳＬに達する。個々の柱状部ＨＲは、接合層Ｂｉ中に接合部Ｂｒを有する。それぞれの柱状部ＨＲにはＳｉＯ_２層等の絶縁層が充填されている。柱状部ＨＲは、後述する絶縁層ＮＬのワード線ＷＬへの置き換え工程において積層体ＬＭａ，ＬＭｂを支持する。

第２の積層体としての貫通コンタクト領域ＯＸＢは、積層体ＬＭａ，ＬＭｂのワード線ＷＬに相当する位置にワード線ＷＬを有さない。その代わりに、貫通コンタクト領域ＯＸＢのワード線ＷＬに相当する高さ位置には、ＳｉＮ層等である絶縁層ＮＬが配置されている。つまり、貫通コンタクト領域ＯＸＢは、絶縁層ＮＬと絶縁層ＩＬとが交互に複数積層された構成を有する。

貫通コンタクト領域ＯＸＢ内には、例えば複数のコンタクトＣ４が配置されている。コンタクトＣ４は、貫通コンタクト領域ＯＸＢ上方の絶縁層５３、及び貫通コンタクト領域ＯＸＢを貫通し、周辺回路ＣＵＡを構成する配線等に接続されている。コンタクトＣ４は、コンタクトＣ４の内壁を覆う絶縁層５５を有する。コンタクトＣ４の絶縁層５５の更に内側には導電層３０が充填されている。絶縁層５５は例えばＳｉＯ_２層等である。導電層３０は例えばタングステン層等である。導電層３０には、例えば絶縁層５４を貫通するプラグＶ０を介して上層配線等が接続される。

貫通コンタクト領域ＯＸＢのＹ方向の両側には、リプレース阻害部ＩＮｒが配置される。リプレース阻害部ＩＮｒは、Ｘ方向に配列される複数の第２のピラーとしてのピラーＨＳＴを含む。個々のピラーＨＳＴは、積層体ＬＭａ，ＬＭｂと貫通コンタクト領域ＯＸＢとの境界において積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに達する。個々のピラーＨＳＴは、接合層Ｂｉ中に接合部Ｂｔを有する。

ピラーＨＳＴはそれぞれ、ピラーＨＳＴの外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。ダミー層ＣＮｄはピラーＨＳＴの底部にも配置される。ダミー層ＭＥｄがピラーＨＳＴの底部に配置されてもよい。ダミー層ＭＥｄは、例えばメモリ層ＭＥと同様の材料から構成される。ダミー層ＣＮｄは、例えばチャネル層ＣＮと同様の材料から構成される。ダミー層ＣＲｄは、例えばコア層ＣＲと同様の材料から構成される。

各々の絶縁層ＩＬの高さ位置におけるピラーＨＳＴの径およびピッチは、例えば上述のピラーＰＬの径およびピッチと略等しい。

各々のワード線ＷＬの高さ位置におけるピラーＨＳＴの側面からは、複数の平板状の板状部ＤＳＣが突出している。板状部ＤＳＣは、上面視で、例えばピラーＨＳＴの側面と略同心円状に広がる円板状の部材の端部が、隣接するピラーＨＳＴ同士で重なり合ったような形状を有する。

これにより、隣接するピラーＨＳＴは、同じ高さ位置にある板状部ＤＳＣの端部で互いに連結されている。またこれにより、絶縁層ＩＬは、貫通コンタクト領域ＯＸＢ内及び貫通コンタクト領域ＯＸＢの両側の積層体ＬＭａ，ＬＭｂに亘り、隣接するピラーＨＳＴの間を通じて連続的に配置されている。

なお、隣接するピラーＨＳＴ同士が互いに連結されていれば、円板状の端部の重なり具合は図３の例によらず、図３の例よりも大きくとも小さくともよい。

板状部ＤＳＣは、ダミー層ＭＥｄを構成するＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層のうちの一部から構成される。具体的には、板状部ＤＳＣは、ダミー層ＭＥｄの最もピラーＨＳＴ側面寄りのＳｉＯ_２層から構成される。

図４は、実施形態にかかる半導体記憶装置１のピラーＰＬ，ＨＳＴの拡大断面図である。

図４（ａ）に示すように、ピラーＰＬは、メモリ層ＭＥとして、ピラーＰＬの外周部側から順に、ＳｉＯ_２層等であるブロック絶縁層ＢＫ、ＳｉＮ層等である電荷蓄積層ＣＴ、及びＳｉＯ_２層等であるトンネル絶縁層ＴＮを有する。

図４（ｂ）に示すように、ピラーＨＳＴは、ダミー層ＭＥｄとして、ピラーＨＳＴの外周部側から順に、ブロック絶縁層ＢＫと同じ材料から構成されるダミー層ＢＫｄ、電荷蓄積層ＣＴと同じ材料から構成されるダミー層ＣＴｄ、及びトンネル絶縁層ＴＮと同じ材料から構成されるダミー層ＴＮｄを有する。これらのダミー層ＭＥｄのうち、例えばダミー層ＢＫｄから板状部ＤＳＣが構成される。

以上の構成において、Ｘ方向に配列される複数のピラーＨＳＴ、及びピラーＨＳＴから突出し高さ方向に並ぶ板状部ＤＳＣにより、コンタクトＬＩが配置される領域から貫通コンタクト領域ＯＸＢが遮蔽された状態となる。板状部ＤＳＣで連結される複数のピラーＨＳＴは、後述する絶縁層ＮＬのワード線ＷＬへの置き換え工程において貫通コンタクト領域ＯＸＢでの置き換えを阻害する。

（半導体記憶装置の製造方法）
次に、図５〜図２０を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。

図５〜図２０は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる部位を示す。図５〜図２０の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当し、（ｃ）は図２（ｃ）の部位に相当する。

なお、図５（ａ）の時点において、基板ＳＢ上の周辺回路ＣＵＡは形成済みとする。周辺回路ＣＵＡは、絶縁層５０の表層付近にまで延びるコンタクト及び配線等を有して形成されている。図５〜図２０においては、これらの構成は省略されている。

図５（ａ）（ｂ）（ｃ）に示すように、絶縁層５０上にソース線ＳＬを形成した後、ソース線ＳＬ上に、絶縁層ＮＬと絶縁層ＩＬとが交互に複数積層された積層体ＬＭａｓを形成する。絶縁層ＮＬは、例えばＳｉＮ層等から構成され、後に導電材料と置き換えられてワード線ＷＬとなる犠牲層である。積層体ＬＭａｓ上には接合層Ｂｉを形成する。

なお、図５には示されないが、このタイミングで積層体ＬＭａｓの端部に階段状の構造が形成される。

図６（ａ）に示すように、積層体ＬＭａｓに、ピラーＰＬの下層構造に犠牲層が充填されたピラーＬＰＬｓを形成する。すなわち、積層体ＬＭａｓ及び接合層Ｂｉを貫通し、接合層Ｂｉにおいて拡径されたメモリホールを形成し、メモリホールの内側に、アモルファスシリコン層等の犠牲層を充填する。これにより、上端部に接合部Ｂｐｓを有するピラーＬＰＬｓが形成される。

図６（ｂ）（ｃ）に示すように、上記と並行して、積層体ＬＭａｓに、ピラーＨＳＴの下層構造に犠牲層が充填され、上端部に接合部Ｂｔｓを有するピラーＬＨＳＴｓを形成する。また、積層体ＬＭａｓに、柱状部ＨＲの下層構造に犠牲層が充填され、上端部に接合部Ｂｒｓを有する柱状部ＬＨＲｓを形成する。

図７（ａ）（ｂ）（ｃ）に示すように、接合層Ｂｉを介して積層体ＬＭａｓ上に絶縁層ＮＬと絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂｓを形成する。

なお、図７には示されないが、このタイミングで積層体ＬＭｂｓの端部に階段状の構造が形成される。

図８（ａ）に示すように、ピラーＰＬの上下層構造に犠牲層が充填されたピラーＰＬｓを形成する。すなわち、積層体ＬＭｂｓを貫通し、ピラーＬＰＬｓの接合部Ｂｐｓと接続するメモリホールを形成し、メモリホールの内側にアモルファスシリコン層等の犠牲層を充填する。これにより、中央付近に接合部Ｂｐｓを有するピラーＰＬｓが形成される。

図８（ｂ）（ｃ）に示すように、上記と並行して、ピラーＨＳＴの上下層構造に犠牲層が充填され、中央付近に接合部Ｂｔｓを有するピラーＨＳＴｓを形成する。また、柱状部ＨＲの上下構造に犠牲層が充填され、中央付近に接合部Ｂｒｓを有する柱状部ＨＲｓを形成する。

図９（ａ）（ｂ）（ｃ）に示すように、ピラーＰＬｓ，ＨＳＴｓを含む積層体ＬＭｂｓ上にレジストパターン等のマスクパターン６０を形成する。これにより、柱状部ＨＲｓ上のみが開口した状態となる。

図９（ｂ）に示すように、マスクパターン６０の開口部から、コリン水溶液（ＴＭＹ）等により柱状部ＨＲｓの犠牲層を除去する。これにより、中央付近の接合部Ｂｒｈを介して上下が連通されるホールＨＲｈが形成される。

図１０（ｂ）に示すように、マスクパターン６０の開口部からＳｉＯ_２層等の絶縁層でホールＨＲｈ内を充填し、柱状部ＨＲを形成する。

図１１（ａ）（ｂ）（ｃ）に示すように、ピラーＰＬｓ及び柱状部ＨＲを含む積層体ＬＭｂｓ上にＳｉＮパターン等のマスクパターン７０を形成する。これにより、ピラーＨＳＴｓ上のみが開口した状態となる。

図１１（ｂ）（ｃ）に示すように、マスクパターン７０の開口部から、コリン水溶液等によりピラーＨＳＴｓの犠牲層を除去する。これにより、中央付近の接合部Ｂｔｈを介して上下が連通されるホールＨＳＴｈが形成される。

図１２（ｂ）（ｃ）に示すように、マスクパターン７０の開口部から、熱リン酸（Ｈ_３ＰＯ_４）等により、ホールＨＳＴｈの内壁に露出した各層の絶縁層ＮＬを後退させる。各層の絶縁層ＮＬは、ホールＨＳＴｈの内壁に対して略同心円状に後退していく。所定時間の処理で、Ｘ方向に隣接するホールＨＳＴｈ間の絶縁層ＮＬが全て除去された状態となる。

図１２（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭｂｓ上のマスクパターン７０も略同時に除去される。

図１３（ａ）に示すように、コリン水溶液等によりピラーＰＬｓの犠牲層を除去する。これにより、中央付近の接合部Ｂｐｈを介して上層のメモリホールＵＭＨと下層のメモリホールＬＭＨとが連通される。

図１４（ａ）に示すように、ピラーＰＬを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、メモリホールＬＭＨ，ＵＭＨ及び接合部Ｂｐｈの内壁側から順に、ＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ_２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールＬＭＨの底部にも形成する。これにより、中央部に接合部Ｂｐを有するピラーＰＬが形成される。

図１４（ｂ）（ｃ）に示すように、上記と並行して、ピラーＨＳＴを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、ホールＨＳＴｈ及び接合部Ｂｔｈの内壁側から順に、ＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層等のダミー層ＭＥｄ、アモルファスシリコン層またはポリシリコン層等のダミー層ＣＮｄ、及びＳｉＯ_２層等のダミー層ＣＲｄを形成する。ダミー層ＣＮｄはホールＨＳＴｈの底部にも形成する。ダミー層ＭＥｄもホールＨＳＴｈの底部に形成してもよい。

ここで、ピラーＰＬ，ＨＳＴの埋め込みには、ステップカバレッジの良い条件が用いられる。このため、ホールＨＳＴｈ内へのダミー層ＭＥｄの埋め込み時、熱リン酸によって絶縁層ＮＬを後退させた空隙にもダミー層ＭＥｄの一部が充填される。つまり、空隙内の上層側の絶縁層ＩＬ下面と、下層側の絶縁層ＩＬ上面とに、ダミー層ＭＥｄ最外周のＳｉＯ_２層が形成されていく。上下面のＳｉＯ_２層は更に成長していき、空隙全体がＳｉＯ_２層で充填される。

以上により、各層の絶縁層ＮＬの高さ位置に突出する板状部ＤＳＣを有するピラーＨＳＴが形成される。

図１５（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭｂｓ上に絶縁層５３を形成する。

図１５（ａ）（ｂ）に示すように、絶縁層５３、積層体ＬＭｂｓ、接合層Ｂｉ、及び積層体ＬＭａｓを貫通し、ソース線ＳＬに到達するスリットＳＴを形成する。

図１６（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、熱リン酸等により積層体ＬＭａｓ，ＬＭｂｓ中の絶縁層ＮＬを除去する。これにより、各絶縁層ＩＬ間にギャップが形成された積層体ＬＭａｇ，ＬＭｂｇが形成される。

このとき、積層体ＬＭａｇ，ＬＭｂｇを積層方向に延び、ソース線ＳＬに達する柱状部ＨＲが、複数のギャップを有する積層体ＬＭａｇ，ＬＭｂｇを支持する。また、板状部ＤＳＣで互いに連結される複数のピラーＨＳＴも、積層体ＬＭａｇ，ＬＭｂｇの支柱として機能させてもよい。

図１６（ｂ）に示すように、Ｘ方向に配列されるピラーＨＳＴで挟まれた領域は、ピラーＨＳＴ及びピラーＨＳＴの側面から突出する板状部ＤＳＣにより、Ｙ方向からの熱リン酸の進入が阻まれる。そして、熱リン酸がＸ方向から回り込むよりも早く処理を終了させる。これにより、絶縁層ＮＬが除去されることなく残った貫通コンタクト領域ＯＸＢが形成される。

図１７（ａ）（ｂ）（ｃ）に示すように、積層体ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇ中のギャップに導電材料を充填する。これにより、各絶縁層ＩＬ間にワード線ＷＬが形成された積層体ＬＭａ，ＬＭｂが形成される。

図１６及び図１７のように、絶縁層ＮＬ等の犠牲層をワード線ＷＬに置き換える処理をリプレースと呼ぶことがある。

図１８（ａ）（ｂ）に示すように、スリットＳＴの内壁に絶縁層５２を形成する。絶縁層５２の更に内側に導電層２０を充填する。これにより、ソース線ＳＬと接続されたコンタクトＬＩが形成される。

図１９（ｂ）に示すように、絶縁層５３及び貫通コンタクト領域ＯＸＢを貫通し、周辺回路ＣＵＡの配線等に到達するホールＣ４ｈを形成する。

図２０（ｂ）に示すように、ホールＣ４ｈの内壁に絶縁層５５を形成する。絶縁層５５の更に内側に導電層３０を充填する。これにより、周辺回路ＣＵＡの配線等と接続されたコンタクトＣ４が形成される。

なお、図２０には示されないが、このタイミングで、積層体ＬＭａ，ＬＭｂ端部の階段状構造の各段に、ワード線ＷＬと接続されるコンタクトＣＣ（図１参照）が形成される。

その後、絶縁層５３上に絶縁層５４を形成する。絶縁層５４，５３を貫通してピラーＰＬのチャネル層ＣＮに接続するプラグＣＨを形成する。絶縁層５４を貫通してコンタクトＬＩ，Ｃ４に接続するプラグＶ０を形成する。更に、これらの上層配線を形成する。

以上により、実施形態の半導体記憶装置１が製造される。

３次元不揮発性メモリ等の半導体記憶装置の製造工程においては、複数の絶縁層が異なる絶縁層を介して積層される積層体を加工してピラー等を形成した後に、複数の絶縁層をワード線に置き換える工程が行われる。このとき、積層体の上方構造と下方構造とを接続するコンタクトを通すため、積層体の一部の領域に絶縁層を残す場合がある。そのためには、一部領域においてリプレースを阻害する構成が設けられる。

リプレースを阻害する構成として、例えば、リプレース用のスリットを形成する際にこれと平行するスリットを積層体内に形成し、内壁にＳｉＯ_２層等を形成してリプレース阻害用のスリットとすることがある。しかしながら、内壁にＳｉＯ_２層等を有さないリプレース用のスリットと、内壁にＳｉＯ_２層等を有するリプレース阻害用のスリットとを並行して形成しなければならず、これらのスリットの寸法変換差が大きくなってしまうという難点が生じる場合がある。

実施形態の半導体記憶装置１によれば、リプレースを阻害する構成として、ピラーＰＬと並行して形成されるピラーＨＳＴを備える。これにより、スリットＳＴの寸法変換差を小さく抑えつつ、貫通コンタクト領域ＯＸＢのリプレースを阻害することができる。

実施形態の半導体記憶装置１によれば、ピラーＨＳＴが備える板状部ＤＳＣは、ピラーＰＬのメモリ層ＭＥを埋め込む工程と並行して埋め込まれる。これにより、ステップカバレッジの良い条件にて板状部ＤＳＣを埋め込むことができ、貫通コンタクト領域ＯＸＢにおけるリプレースをより確実に阻害することができる。

実施形態の半導体記憶装置１によれば、ピラーＨＳＴは板状部ＤＳＣにおいて互いに連結された構成を有する。これにより、柱状部ＨＲに加えて、ピラーＨＳＴにおいてもリプレース時の積層体ＬＭａｇ，ＬＭｂｇを支持する効果が得られる。

なお、上述の実施形態においては、各々の絶縁層ＩＬの高さ位置におけるピラーＨＳＴの径およびピッチが、ピラーＰＬの径およびピッチと略等しいこととした。そのうえで、板状部ＤＳＣをピラーＨＳＴから突出させ、隣接するピラーＨＳＴ同士が板状部ＤＳＣにより連結されることとした。しかし、各々の絶縁層ＩＬの高さ位置におけるピラーＨＳＴの径を大きくし、その分、ピラーＨＳＴからの板状部ＤＳＣの突出量を減らしてもよい。または、隣接するピラーＨＳＴ間のピッチを小さくし、その分、ピラーＨＳＴからの板状部ＤＳＣの突出量を増加させてもよい。同様に、ピラーＨＳＴのピッチはピラーＰＬのピッチと等しくなくともよい。

（変形例１）
次に、図２１を用いて、実施形態の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置は、リプレース阻害部ＩＮｒａが貫通コンタクト領域ＯＸＢの周囲を取り囲んでいる点が、上述の実施形態とは異なる。

図２１に示すように、リプレース阻害部ＩＮｒａを構成するピラーＨＳＴは、Ｘ方向だけでなくＹ方向にも配列され、板状部ＤＳＣで互いに連結されるピラーＨＳＴが、貫通コンタクト領域ＯＸＢを取り囲んでいる。

変形例１の半導体記憶装置によれば、リプレース阻害部ＩＮｒａは貫通コンタクト領域ＯＸＢを取り囲む。これにより、Ｘ方向からの熱リン酸の回り込みを抑制し、より確実に貫通コンタクト領域ＯＸＢにおけるリプレースを阻害することができる。

変形例１の半導体記憶装置によれば、Ｙ方向に配列されたピラーＨＳＴによりＸ方向からの熱リン酸の回り込みが抑制される。これにより、貫通コンタクト領域ＯＸＢにおいて、熱リン酸を遠方まで迂回させるためのＸ方向への余剰なピラーＨＳＴの配列を省略して、Ｘ方向のピラーＨＳＴの配列を短くすることができる。よって、リプレース阻害部ＩＮｒａで囲われた領域を小さくすることができる。

変形例１の半導体記憶装置によれば、リプレース阻害部ＩＮｒａは複数のピラーＨＳＴにより構成される。これにより、ピラーＨＳＴの配置を様々に変化させ、リプレース阻害部ＩＮｒａを所望の形状とすることができる。

（変形例２）
次に、図２２を用いて、実施形態の変形例２の半導体記憶装置について説明する。変形例２の半導体記憶装置は、リプレースを阻害する構成として、柱状部ＨＲと並行して形成される柱状部ＲＳＴを備える点が、上述の実施形態とは異なる。

図２２に示すように、変形例２の半導体記憶装置は、第２のピラーとしての柱状部ＲＳＴを備える。複数の柱状部ＲＳＴは、貫通コンタクト領域ＯＸＢのＹ方向の両側に、Ｘ方向に配列される。これにより、リプレース阻害部が構成される。柱状部ＲＳＴがＹ方向にも配列されることで、貫通コンタクト領域ＯＸＢを取り囲むリプレース阻害部を構成してもよい。

個々の柱状部ＲＳＴは、積層体ＬＭａ，ＬＭｂと貫通コンタクト領域ＯＸＢとの境界において積層体ＬＭａ，ＬＭｂの積層方向に貫通し、ソース線ＳＬに達する。個々の柱状部ＲＳＴは、接合層Ｂｉ中に接合部Ｂｒｒを有する。柱状部ＲＳＴ内には、ＳｉＯ_２層等の柱状部ＨＲと同じ材料の絶縁層が充填されている。

各々の絶縁層ＩＬの高さ位置における柱状部ＲＳＴの径およびピッチは、例えば柱状部ＨＲの径およびピッチと略等しい。ただし、隣接する柱状部ＲＳＴ同士が後述の板状部ＤＳＣｒで互いに連結されていれば、柱状部ＲＳＴの径は柱状部ＨＲの径と等しくなくともよい。同様に、柱状部ＲＳＴのピッチは柱状部ＨＲのピッチと等しくなくともよい。

各々のワード線ＷＬの高さ位置における柱状部ＲＳＴの側面からは、複数の平板状の板状部ＤＳＣｒが突出している。板状部ＤＳＣｒは、柱状部ＲＳＴを充填する絶縁層の一部から構成され、上面視で、例えば柱状部ＲＳＴの側面と略同心円状に広がる円板状の部材の端部が、隣接する柱状部ＲＳＴ同士で重なり合ったような形状を有する。

これにより、隣接する柱状部ＲＳＴ同士は、柱状部ＲＳＴの同じ高さ位置にある板状部ＤＳＣｒの端部同士で連結されている。またこれにより、絶縁層ＩＬは、貫通コンタクト領域ＯＸＢ内及び貫通コンタクト領域ＯＸＢの両側の積層体ＬＭａ，ＬＭｂに亘り、隣接する柱状部ＲＳＴの間を通じて連続的に配置されている。

このような柱状部ＲＳＴは、柱状部ＨＲと並行して形成される。すなわち、柱状部ＨＲを形成するためのホールＨＲｈと並行して形成したホールの絶縁層ＮＬ部分を拡径し、板状部ＤＳＣｒを有する柱状部ＲＳＴを形成する。

なお、上述の実施形態および変形例１，２では、半導体記憶装置が２段（２Ｔｉｅｒ）に構成された積層体ＬＭａ，ＬＭｂを備えることとしたがこれに限られない。半導体記憶装置は積層体を１段のみ備えていてもよく、また、３段以上の積層体を備えていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、Ｃ４，ＬＩ…コンタクト、ＨＲ，ＲＳＴ…柱状部、ＨＳＴ，ＰＬ…ピラー、ＩＬ…絶縁層、ＩＮｒ，ＩＮｒａ…リプレース阻害部、ＬＭａ，ＬＭｂ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＯＸＢ…貫通コンタクト領域、ＳＢ…基板、ＷＬ…ワード線。

Claims (5)

1. 基板と、
   前記基板の上方に互いに並行するように配置され、前記基板に沿う第１の方向に延びる複数の帯状部と、
   前記複数の帯状部の間に配置され、複数の導電層が第１の絶縁層を介して積層される第１の積層体と、
   前記第１の積層体内の領域に配置され、複数の第２の絶縁層が前記第１の絶縁層を介して積層される第２の積層体と、
   前記第１の積層体内を前記第１の積層体の積層方向に延び、前記複数の導電層の少なくとも一部の導電層との交差部にメモリセルを形成する第１のピラーと、
   前記第２の積層体の前記帯状部と対向する両側で前記積層方向に延び、前記第１の方向に配列される複数の第２のピラーと、を備え、
   前記複数の第２のピラーは、それぞれが前記複数の導電層の高さ位置に配置される板状部を有し、
   隣接する前記第２のピラーは前記板状部により互いに連結されている、
   半導体記憶装置。
2. 前記第２の積層体内の領域には、前記積層方向に延びるコンタクトが配置されている、
   請求項１に記載の半導体記憶装置。
3. 前記第２のピラーは、前記第１の方向と交わる第２の方向にも配列され、
   前記第２の積層体は、前記第２のピラーにより囲まれている、
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記第１のピラーは、前記第１のピラーの外周に配置されたメモリ層を有し、
   前記板状部は前記メモリ層の少なくとも一部と同じ材料から構成される、
   請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記第１の絶縁層は、前記第２の積層体内の領域および前記第２の積層体の前記両側における前記第１の積層体の領域に亘り、隣接する前記第２のピラーの間を通じて連続的に形成されている、
   請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。

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