TWI616985B - Semiconductor device - Google Patents
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Abstract
實施形態之半導體裝置包含第1及第2構造體、階差、第1及第2支柱、以及第1及第2接觸部。第1構造體包含第1電極層及第1絕緣體。第1構造體具有第1階面。第2構造體係於第1構造體上，設置在除第1階面上以外之部分。第2構造體包含第2電極層及第2絕緣體。第2構造體具有第2階面。階差設置於第1階面與第2階面之間。第1支柱經由第1階面而到達至基板。第2支柱經由第2階面而到達至基板。第2支柱經由階差而與第1支柱相鄰。第1接觸部經由第1階面而與第1電極層電性連接。第1接觸部處於階差與第1支柱之間。階差處於第1接觸部與第2支柱之間。
Description
[相關申請案]
本申請案享有以美國臨時專利申請案62/217,469號(申請日：2015年9月11日)及美國專利申請案15/070,785號(申請日：2016年3月15日)作為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
提出有一種三維構造之記憶體元件，該記憶體元件係於積層有複數個電極層之積層體形成記憶孔，且於該記憶孔內以沿積層體之積層方向延伸之方式設置電荷累積膜及半導體膜而成。記憶體元件具有於汲極側選擇電晶體與源極側電晶體之間串聯地連接之複數個記憶胞。積層體之電極層為汲極側選擇電晶體、源極側電晶體、及記憶胞之閘極電極。於配置記憶胞而成之記憶胞陣列之外側，有將積層體加工成階梯狀而成之階梯構造部。記憶體周邊電路經由階梯構造部而與汲極側選擇電晶體、源極側電晶體、及記憶胞電性連接。為了記憶體元件之高密度化，業界期望階梯構造部之微細化。
本發明之實施形態提供一種能夠實現階梯構造之微細化之半導體裝置。
實施形態之半導體裝置包含基板、第1構造體、第2構造體、階
差、絕緣層、第1支柱、第2支柱、第1接觸部、及第2接觸部。第1構造體設置於基板上。第1構造體包含第1電極層及第1絕緣體。第1構造體於第1絕緣體之表面具有第1階面。第2構造體於第1構造體上，設置於除第1階面上以外之部分。第2構造體包含第2電極層及第2絕緣體。第2構造體於第2絕緣體之表面具有第2階面。階差設置於第1階面與第2階面之間。絕緣層設置於第1階面及第2階面上。第1支柱設置於絕緣層及第1構造體內。第1支柱經由第1階面而到達至基板。第2支柱設置於絕緣層、第2構造體、及第1構造體內。第2支柱經由第2階面而到達至基板。第2支柱經由階差而與第1支柱相鄰。第1接觸部設置於絕緣層及第1絕緣體內。第1接觸部經由第1階面而與第1電極層電性連接。第2接觸部設置於絕緣層及第2絕緣體內。第2接觸部經由第2階面而與第2電極層電性連接。第1接觸部處於階差與第1支柱之間。階差處於第1接觸部與第2支柱之間。
1‧‧‧記憶胞陣列
2‧‧‧階梯構造部
7‧‧‧框
10‧‧‧基板
18‧‧‧框
20‧‧‧半導體主體
30‧‧‧記憶體膜
31‧‧‧覆蓋絕緣膜
32‧‧‧電荷累積膜
33‧‧‧隧道絕緣膜
34‧‧‧區塊絕緣膜
35‧‧‧阻擋膜
40‧‧‧絕緣體
40-0‧‧‧最下層絕緣體
40-1‧‧‧絕緣體
40-2‧‧‧絕緣體
40-3‧‧‧絕緣體
50‧‧‧芯層
80‧‧‧上層配線
100‧‧‧積層體
110‧‧‧構造體
110-1‧‧‧第1構造體
110-2‧‧‧第2構造體
110-3‧‧‧第3構造體
111‧‧‧階面
111-1‧‧‧第1階面
111-2‧‧‧第2階面
111-3‧‧‧第3階面
112‧‧‧階差
112-1‧‧‧第1階差
112-2‧‧‧第2階差
115‧‧‧第1絕緣層
116‧‧‧第2絕緣層
117‧‧‧第3絕緣層
118‧‧‧支柱
118-1‧‧‧第1支柱
118-2‧‧‧第2支柱
118-3‧‧‧第3支柱
119‧‧‧空間
120‧‧‧矽氧化物膜
121‧‧‧矽氮化物膜
123‧‧‧接觸部
123-1‧‧‧第1接觸部
123-2‧‧‧第2接觸部
123-3‧‧‧第3接觸部
130-1‧‧‧第1行
130-2‧‧‧第2行
131‧‧‧橢圓之長軸
132‧‧‧橢圓之短軸
133‧‧‧支柱之對角線
134‧‧‧邊
150‧‧‧半導體裝置
151‧‧‧半導體裝置
152‧‧‧半導體裝置
153‧‧‧半導體裝置
154‧‧‧半導體裝置
155‧‧‧半導體裝置
156‧‧‧半導體裝置
157‧‧‧半導體裝置
158‧‧‧半導體裝置
159‧‧‧半導體裝置
160‧‧‧半導體裝置
BL‧‧‧位元線
Cb‧‧‧接觸部
CC‧‧‧接觸孔
CC1‧‧‧第1接觸孔
CC2‧‧‧第2接觸孔
CC3‧‧‧第3接觸孔
CL‧‧‧柱狀部
dP‧‧‧距離
HR‧‧‧孔
HR1‧‧‧第1孔
HR2‧‧‧第2孔
HR3‧‧‧第3孔
Lx‧‧‧長度
MC‧‧‧記憶胞
MH‧‧‧記憶孔
SL‧‧‧源極層
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
ST‧‧‧分離部
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
WL‧‧‧字元線
WL0‧‧‧電極層
WL1‧‧‧電極層
X‧‧‧方向(第1方向)
Y‧‧‧方向(第2方向)
Z‧‧‧方向(第3方向、積層方向)
圖1係表示第1實施形態之半導體裝置之平面佈局之模式俯視圖。
圖2係第1實施形態之半導體裝置之記憶胞陣列之模式立體圖。
圖3係第1實施形態之半導體裝置之記憶胞陣列及階梯構造部之模式俯視圖。
圖4係沿著圖3中之4-4線之模式剖視圖。
圖5係沿著圖3中之5-5線之模式剖視圖。
圖6係第1實施形態之半導體裝置之柱狀部之模式剖視圖。
圖7係將圖4中之框7內放大表示之模式剖視圖。
圖8及圖9係表示替換步驟之模式剖視圖。
圖10係第1實施形態之半導體裝置之支柱之模式剖視圖。
圖11係第1實施形態之半導體裝置及比較例之半導體裝置之階梯
構造部的模式俯視圖。
圖12係第1實施形態之半導體裝置及第1實施形態之第1變化例之階梯構造部的模式俯視圖。
圖13係第1實施形態之第2變化例之階梯構造部之模式俯視圖。
圖14係第1實施形態之第3變化例之階梯構造部之模式俯視圖。
圖15係第1實施形態之第4變化例之階梯構造部之模式俯視圖。
圖16係第2實施形態之半導體裝置之記憶胞陣列及階梯構造部之模式俯視圖。
圖17係沿著圖16中之17-17線之模式剖視圖。
圖18係將圖17中之框18內放大表示之模式剖視圖。
圖19係第2實施形態之半導體裝置及第2實施形態之第1變化例之階梯構造部的模式俯視圖。
圖20係第2實施形態之第2變化例之階梯構造部之模式俯視圖。
圖21係第2實施形態之第3變化例之階梯構造部之模式俯視圖。
圖22係第2實施形態之第4變化例之階梯構造部之模式俯視圖。
以下，參照圖式，對實施形態進行說明。再者，於各圖式中，對相同要素標註相同符號。實施形態之半導體裝置為具有記憶胞陣列之半導體記憶裝置。
圖1係表示第1實施形態之半導體裝置之平面佈局之模式俯視圖。
第1實施形態之半導體裝置具有記憶胞陣列1及階梯構造部2。記憶胞陣列1及階梯構造部2設置於基板上。階梯構造部2設置於記憶胞陣列1之外側。於圖1中，將相對於基板之主面平行之方向且相互正交之2個方向設為X方向(第1方向)及Y方向(第2方向)，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(第3方向、積層方向)。
圖2係第1實施形態之半導體裝置之記憶胞陣列1之模式立體圖。圖3係第1實施形態之半導體裝置之記憶胞陣列1及階梯構造部2之模式俯視圖。圖4係沿著圖3中之4-4線之模式剖視圖。圖5係沿著圖3中之5-5線之模式剖視圖。
如圖3~圖5所示，記憶胞陣列1具有積層體100、複數個柱狀部CL、及複數個分離部ST。積層體100包含汲極側選擇閘極SGD、複數條字元線WL、及源極側選擇閘極SGS。
源極側選擇閘極(下部閘極層)SGS設置於基板10上。基板10例如為半導體基板。半導體基板例如包含矽。複數條字元線WL設置於源極側選擇閘極SGS上。汲極側選擇閘極(上部閘極層)SGD設置於複數條字元線WL上。汲極側選擇閘極SGD、複數條字元線WL、及源極側選擇閘極SGS為電極層。電極層之積層數為任意。
電極層(SGD、WL、SGS)隔開而積層。於電極層(SGD、WL、SGS)之間，配置有絕緣體40。絕緣體40既可為矽氧化物膜等絕緣物，亦可為氣隙。
汲極側選擇電晶體STD將選擇閘極SGD之至少1個設為閘極電極。源極側選擇電晶體STS將選擇閘極SGS之至少1個設為閘極電極。於汲極側選擇電晶體STD與源極側選擇電晶體STS之間，串聯地連接有複數個記憶胞MC。記憶胞MC將字元線WL之1條設為閘極電極。
分離部ST設置於積層體100內。分離部ST於積層體100內沿積層方向(Z方向)及X方向延伸。分離部ST將積層體100於Y方向上分離為複數個。由分離部ST分離之區域被稱為“區塊”。
於分離部ST內，配置有源極層SL。源極層SL與積層體絕緣，例如，沿Z方向及X方向呈板狀擴展。於源極層SL之上方，配置有上層配線80。上層配線80沿Y方向延伸。上層配線80與沿著Y方向排列之複數個源極層SL電性連接。
柱狀部CL設置於由分離部ST分離之積層體100內。柱狀部CL沿積層方向(Z方向)延伸。柱狀部CL例如形成為圓柱狀、或橢圓柱狀。柱狀部CL於記憶胞陣列1內，例如，配置為錯位格子狀、或正方格子狀。汲極側選擇電晶體STD、複數個記憶胞MC、及源極側選擇電晶體STS配置於柱狀部CL。
於柱狀部CL之上端部之上方，配置有複數條位元線BL。複數條位元線BL沿Y方向延伸。柱狀部CL之上端部經由接觸部Cb而與位元線BL之1條電性連接。1條位元線與自各區塊逐一選擇之柱狀部CL電性連接。
圖6係第1實施形態之半導體裝置之柱狀部CL之模式剖視圖。圖6與相對於圖2中之Y-Z面平行之剖面對應。圖6中將柱狀部CL之中間部分抽出而表示。於圖6中表示出記憶胞MC。
柱狀部CL設置於記憶孔(開孔)MH內。記憶孔MH設置於積層體100內。柱狀部CL包含記憶體膜30、半導體主體20、及芯層50。
記憶體膜30設置於記憶孔MH之內壁上。記憶體膜30之形狀例如為筒狀。記憶體膜30包含覆蓋絕緣膜31、電荷累積膜32、及隧道絕緣膜33。
覆蓋絕緣膜31設置於記憶孔MH之內壁上。覆蓋絕緣膜31例如包含矽氧化物、或矽氧化物與鋁氧化物。覆蓋絕緣膜31係於形成字元線WL時，例如，保護電荷累積膜32免受蝕刻。
電荷累積膜32設置於覆蓋絕緣膜31上。電荷累積膜32例如包含矽氮化物。電荷累積膜32除了包含矽氮化物以外，亦可包含鉿氧化物。電荷累積膜32具有捕獲電荷之捕獲位點，而將電荷捕獲。記憶胞MC之閾值根據有無捕獲之電荷、及捕獲到之電荷之量而變化。藉此，記憶胞MC保持資訊。
隧道絕緣膜33設置於電荷累積膜32上。隧道絕緣膜33例如包含
矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜33為電荷累積膜32與半導體主體20之間之電位障壁。隧道絕緣膜33於自半導體主體20向電荷累積膜32注入電荷時(寫入動作)、以及使電荷自電荷累積膜32向半導體主體20擴散時(刪除動作)，供電荷穿隧。
在字元線WL與絕緣體40之間、及字元線WL與記憶體膜30之間，設置有區塊絕緣膜34、及阻擋膜35。
區塊絕緣膜34設置於絕緣體40及覆蓋絕緣膜31上。區塊絕緣膜34例如包含矽氧化物、或矽氧化物與鋁氧化物。區塊絕緣膜34於刪除動作時，抑制電荷自字元線WL向電荷累積膜32之後穿隧。
阻擋膜35設置於區塊絕緣膜34上。阻擋膜35例如包含鈦與氮化鈦。
字元線WL設置於阻擋膜35上。字元線WL例如包含鎢。
區塊絕緣膜34、阻擋膜35、及字元線包圍柱狀部CL之周圍。
於記憶體膜30上，設置有半導體主體20。半導體主體20例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。矽之導電型例如為P型。半導體主體20之形狀例如為具有底之筒狀。半導體主體20例如與基板10電性連接。
於半導體主體20上，設置有芯層50。芯層50為絕緣性5。芯層50例如包含矽氧化物。芯層50之形狀例如為柱狀。
記憶孔MH由記憶體膜30、半導體主體20、及芯層50埋入。
如圖4所示，積層體100包含階梯構造部2。積層體100於階梯構造部2中，包含複數個構造體110。階梯構造部2係藉由將構造體110呈階梯狀積層而獲得。構造體110包含電極層SGS、或WL、或SGD及絕緣體40。於階梯構造部2中，將構造體110之上表面露出之部分稱為“階面111”。於階梯構造部2中，將構造體110之側面露出之部分稱為“階差112”。
圖7係將圖4中之框7內放大表示之模式剖視圖。於圖7中，表示出2個構造體110。於圖7中，為了方便起見，稱為第1構造體110-1及第2構造體110-2。
如圖7所示，第1構造體110-1例如隔著最下層絕緣體40-0而設置於基板10上。第1構造體110-1包含電極層SGS及絕緣體40-1。絕緣體40-1設置於電極層SGS上。第1構造體110-1於絕緣體40-1之表面具有第1階面111-1。
第2構造體110-2於第1構造體110-1上，設置於除第1階面111-1上以外之部分。第2構造體110-2包含電極層WL0及絕緣體40-2。絕緣體40-2設置於電極層WL0上。第2構造體110-2於絕緣體40-2之表面具有第2階面111-2。在第1階面111-1與第2階面111-2之間，存在第1階差112-1。
於第1階面111-1及第2階面111-2上，設置有第1絕緣層115。第1絕緣層115例如包含矽氧化物。
如圖4所示，第1絕緣層115例如將階梯構造部2所產生之凹部埋入。藉此，半導體裝置之表面遍及記憶胞陣列1及階梯構造部2而平坦化。於積層體100之上表面及第1絕緣層115上，設置有第2絕緣層116。於第2絕緣層116上，設置有第3絕緣層117。第2絕緣層116例如包含矽氧化物。第3絕緣層117例如亦包含矽氧化物。
於階梯構造部2中之第2絕緣層116、第1絕緣層115、及積層體100內，設置有複數個孔HR。孔HR經由階面111而到達至例如基板10。孔HR例如設置於構造體110之每一個。於第1實施形態中，孔HR在分離部ST與分離部ST之間，沿著分離部ST配置成2行。於孔HR內，設置有支柱118。支柱118沿著X方向呈直線狀排列。於實施形態中，包含2個沿著X方向呈直線狀排列之支柱118之行。X方向為階面111呈階梯狀排列之方向。
例如，如圖7所示，第1孔HR1經由第1階面111-1及第1構造體110-1而到達至基板10。第1支柱118-1設置於第1孔HR1內。第2孔HR2經由第2階面111-2、第2構造體110-2、及第1構造體110-1而到達至基板10。第2支柱118-2設置於第2孔HR2內。第2支柱118-2經由第1階差112-1與第1支柱118-1相鄰。第1階差112-1係存在於第1階面111-1與第2階面111-2之間之階差。
支柱118(118-1、118-2)係於形成電極層(SGD、WL、SGS)之步驟中支撐絕緣體40之支柱。電極層(SGD、WL、SGS)係藉由將設置於絕緣體40與絕緣體40之間之置換構件替換為導電物而形成。將替換步驟示於圖8及圖9。
圖8及圖9係表示替換步驟之模式剖視圖。圖8與圖4所示之剖面對應。圖9與圖5所示之剖面對應。
如圖8及圖9所示，於替換步驟中，將分離部ST形成於第3絕緣層117、第2絕緣層116、第1絕緣層115、及積層體100內。於形成分離部ST之後，將設置於絕緣體40與絕緣體40之間之置換構件經由分離部ST而去除。藉由將置換構件去除，而於所積層之上下之絕緣體40與絕緣體40之間產生空間119。於產生空間119期間，絕緣體40於記憶胞陣列1中由柱狀部CL支撐，於階梯構造部2中由支柱118支撐。例如，於圖7所示之構造中，第1支柱118-1支撐包含於第1構造體110-1之絕緣體40-1。第2支柱118-2支撐包含於第2構造體110-2之絕緣體40-2。
圖10係第1實施形態之半導體裝置之支柱118之模式剖視圖。圖10與相對於圖2中之Y-Z面平行之剖面對應。圖10中將支柱118之中間部分抽出而表示。
如圖10所示，支柱118例如為絕緣性。支柱118例如包含矽氧化物膜120及矽氮化物膜121。矽氧化物膜120例如設置於孔HR之內壁上。矽氧化物120之形狀例如為具有底之筒狀。矽氮化物膜121設置於矽氧
化物膜120上。矽氮化物膜121之形狀例如為柱狀。於替換步驟時，例如，矽氧化物膜120成為相對於蝕刻之障壁。
如圖3、圖4及圖5所示，於階梯構造部2中之第4絕緣層117、第3絕緣層116、第2絕緣層115、及第1絕緣層112內，設置有接觸孔CC。接觸孔CC例如設置於構造體110之每一個。於接觸孔CC內，設置有接觸部123。接觸部123為導電層。接觸部123經由階面111而與電極層SGS、或WL、或SGD電性連接。
例如，如圖7所示，第1接觸孔CC1經由第1階面111-1而設置於第1構造體110-1之電極層SGS。第1接觸部123-1經由第1階面111-1而與電極層SGS電性連接。第1接觸部123-1經由未圖示之配線而與記憶體周邊電路電性連接。記憶體周邊電路設置於基板10上。
第2接觸孔CC2經由第2階面111-2而設置於第2構造體110-2之電極層WL0。第2接觸部123-2經由第2階面111-2而與電極層WL0電性連接。第2接觸部123-2亦經由未圖示之配線而與記憶體周邊電路電性連接。
於第1實施形態中，第1接觸部123-1處於第1階差112-1與第1支柱118-1之間。第1階差112-1處於第1接觸部123-1與第2支柱118-2之間。第1支柱118-1與第2支柱118-2沿著第1階面111-1及第2階面111-2排列之方向，經由第1階差部112-1及第1接觸部123-1而相鄰。
圖11係階梯構造部2之模式俯視圖。於圖11中，表示出第1實施形態之半導體裝置150與比較例之半導體裝置151。
如圖11所示，第1實施形態之半導體裝置150包含於階面111以“階差112、支柱118、接觸部123、及階差112”之順序排列之構造圖案。構造圖案於階梯構造部2中，沿著階面111排列之方向(X方向)重複。
例如，如圖11所示之半導體裝置151般，於沿著X方向相鄰之階
面111間排列之支柱118與支柱118之間，設置有階差112。於該情形時，支柱118與支柱118之間之距離dP例如設為加工極限值以上。其原因在於，複數個支柱118係以相同之製程加工。因此，於半導體裝置151中，會對階面111之例如沿著X方向之長度Lx追加距離dP(dP=(dP/2)×2)。
相對於此，第1實施形態之半導體裝置150中，於在沿著X方向相鄰之階面111間排列之支柱118與支柱118之間，設置階差112及接觸部123。因此，不對階面111之例如沿著X方向之長度Lx追加距離dP。因此，與半導體裝置151相比，能夠縮短階面111之例如沿著X方向之長度Lx。因此，根據第1實施形態，能夠使階梯構造部2微細化。
圖12係階梯構造部2之模式俯視圖。於圖12中，表示出第1實施形態之半導體裝置150與第1實施形態之第1變化例之半導體裝置152。
如圖12所示，第1實施形態之半導體裝置150包含第1行130-1及第2行130-2。第1行130-1及第2行130-2包含複數個支柱118。第1行130-1及第2行130-2沿著階面111排列之方向(X方向)延伸。相鄰之階面111之複數個支柱118(於該例中為相鄰之2個階面111之4個支柱)於俯視時呈矩形狀配置。矩形狀之配置圖案於階梯構造部2中，沿著X方向重複。接觸部123設置於矩形中。
相對於此，第1實施形態之第1變化例之半導體裝置152中，複數個支柱118之俯視之配置與第1實施形態不同。
半導體裝置152中，複數個支柱118於俯視時呈平行四邊形狀配置。平行四邊形狀之配置圖案於階梯構造部2中，沿著X方向重複。接觸部123設置於平行四邊形中。
如此，複數個支柱118亦可配置成平行四邊形狀。於半導體裝置152中，距離dP產生於將位於平行四邊形之對角之支柱118彼此相連之線上。因此，與半導體裝置150同樣地，不會對階面111之例如沿著X
方向之長度Lx追加距離dP。因此，於半導體裝置152中，亦能夠使階梯構造部2微細化。
圖13係階梯構造部2之模式俯視圖。於圖13中，表示出第1實施形態之第2變化例之半導體裝置153。
如圖13所示，第2變化例之半導體裝置153中，接觸部123之平面形狀與第1實施形態之半導體裝置150不同。半導體裝置153之接觸部123之平面形狀為橢圓。
於第2變化例中，橢圓之長軸131沿著Y方向延伸。若將接觸部123之平面形狀設為橢圓，則與圓、例如真圓相比，能夠增大接觸部123與電極層(SGD、WL、SGS)之接觸面積。因此，能夠使電極層(SGD、WL、SGS)與接觸部123之接觸電阻降低。若使階面111微細化，則接觸部123亦會縮小，從而接觸面積變小。然而，根據半導體裝置153，即便於使階面111微細化之情形時，亦能夠抑制接觸面積之縮小。因此，根據第2變化例，能夠抑制電極層(SGD、WL、SGS)與接觸部123之接觸電阻之增加。
圖14係階梯構造部2之模式俯視圖。於圖14中，表示出第1實施形態之第3變化例之半導體裝置154。
如圖14所示，第3變化例之半導體裝置154中，接觸部123之平面形狀與第1變化例之半導體裝置152不同。半導體裝置154之接觸部123之平面形狀為橢圓。於第3變化例中，橢圓之長軸131沿著Y方向延伸。
如第3變化例之半導體裝置154般，亦可將第1變化例之半導體裝置152之接觸部123之平面形狀設為橢圓。
圖15係階梯構造部2之模式俯視圖。於圖15中，表示出第1實施形態之第4變化例之半導體裝置155。
如圖15所示，第4變化例之半導體裝置155中，橢圓狀之接觸部
123之長軸方向自Y方向傾斜之情況與第3變化例之半導體裝置154不同。於第4變化例中，橢圓之短軸132沿著支柱118之對角線133。藉此，橢圓之長軸方向自Y方向傾斜。於階面111中，處於對角之支柱118彼此之間之空間狹窄。因此，若使橢圓之短軸132沿著對角線133延長，則與短軸132不沿著對角線133之情形相比，能夠設置更大之橢圓狀之接觸部123。
如第4變化例之半導體裝置155般，橢圓狀之接觸部123之長軸方向亦可自Y方向傾斜。
圖16係第2實施形態之半導體裝置之記憶胞陣列1及階梯構造部2之模式俯視圖。圖17係沿著圖16中之17-17線之模式剖視圖。
如圖16及圖17所示，第2實施形態中，設置支柱118之位置與第1實施形態不同。於第2實施形態中，支柱118落在階差112而設置。支柱118經由相鄰之2個階面111而到達至例如基板10。支柱118之平面形狀例如為橢圓狀。
圖18係將圖17中之框18內放大表示之模式剖視圖。於圖18中，表示出3個構造體110。於圖18中，為了方便起見，稱為第1構造體110-1、第2構造體110-2、及第3構造體110-3。
如圖18所示，第1構造體110-1例如隔著最下層絕緣體40-0而設置於基板10上。第1構造體110-1包含電極層SGS及絕緣體40-1。絕緣體40-1設置於電極層SGS上。第1構造體110-1於絕緣體40-1之表面具有第1階面111-1。
第2構造體110-2於第1構造體110-1上，設置於除第1階面111-1上以外之部分。第2構造體110-2包含電極層WL0及絕緣體40-2。絕緣體40-2設置於電極層WL0上。第2構造體110-2於絕緣體40-2之表面具有第2階面111-2。在第1階面111-1與第2階面111-2之間，存在第1階差112-1。
第3構造體110-3於第2構造體110-2上，設置於除第2階面111-2上以外之部分。第3構造體110-3包含電極層WL1及絕緣體40-3。絕緣體40-3設置於電極層WL1上。第3構造體110-3於絕緣體40-3之表面具有第3階面111-3。在第2階面111-2與第3階面111-3之間，存在第2階差112-2。
於第1階面111-1、第2階面111-2、及第3階面111-3上，設置有第1絕緣層115。
於圖18所示之部分，第2孔HR2設置於第1絕緣層115、第1構造體110-1、及第2構造體110-2內。第2孔HR2經由第1階面111-1、第1階差112-1、及第2階面111-2而到達至基板10。第2支柱118-2設置於第2孔HR2內。第3孔HR3設置於第1絕緣層115、第1構造體110-1、第2構造體110-2、及第3構造體110-3內。第3孔HR3經由第2階面111-2、第2階差112-2、及第3階面111-3而到達至基板10。第3支柱118-3設置於第3孔HR3內。
於圖18所示之部分，第1接觸孔CC1設置於第1絕緣層115及絕緣體40-1內。第1接觸孔CC1經由第1階面111-1而到達至電極層SGS。第1接觸部123-1設置於第1接觸孔CC1內。第1接觸部123-1經由第1階面111-1而與電極層SGS電性連接。第2接觸孔CC2設置於第1絕緣層115及絕緣體40-2內。第2接觸孔CC2經由第2階面111-2而到達至電極層WL0。第2接觸部123-2設置於第2接觸孔CC2內。第2接觸部123-2經由第2階面111-2而與電極層WL0電性連接。第2接觸孔CC2設置於第1絕緣層115及絕緣體40-2內。第3接觸孔CC3經由第3階面111-3而到達至電極層WL1。第3接觸部123-3設置於第3接觸孔CC3內。第3接觸部123-3經由第3階面111-3而與電極層WL1電性連接。
如第2實施形態般，亦可將支柱118落在階差112而設置，支柱118亦可經由相鄰之2個階面111而到達至例如基板10。於第2實施形態
中，亦與第1實施形態同樣地，能夠使階梯構造部2微細化。
圖19係階梯構造部2之模式俯視圖。於圖19中，表示出第2實施形態之半導體裝置156與第2實施形態之第1變化例之半導體裝置157。
如圖19所示，第2實施形態之半導體裝置156中，複數個支柱118於俯視時呈矩形狀配置。矩形狀之配置圖案於階梯構造部2中，沿著X方向重複。接觸部123設置於矩形中。
相對於此，第2實施形態之第1變化例之半導體裝置157中，複數個支柱118於俯視時呈平行四邊形狀配置。平行四邊形狀之配置圖案於階梯構造部2中，沿著X方向重複。接觸部123設置於平行四邊形中。
如半導體裝置157般，複數個支柱118亦可配置成平行四邊形狀。於半導體裝置157中，亦能夠使階梯構造部2微細化。
圖20係階梯構造部2之模式俯視圖。於圖20中，表示出第2實施形態之第2變化例之半導體裝置158。
如圖20所示，第2變化例之半導體裝置158係將接觸部123之平面形狀設為橢圓之例。於第2變化例中，橢圓之長軸131沿著Y方向延伸。
如半導體裝置158般，於第2實施形態中，接觸部123之平面形狀亦可為橢圓。根據第2實施形態之第2變化例，能夠使階梯構造部2微細化。進而，能夠抑制電極層(SGD、WL、SGS)與接觸部123之接觸電阻之增加。
圖21係階梯構造部2之模式俯視圖。於圖21中，表示出第2實施形態之第3變化例之半導體裝置159。
如圖21所示，第3變化例之半導體裝置159係將第1變化例之半導體裝置157之接觸部123之平面形狀設為橢圓之例。於第3變化例中，橢圓之長軸131沿著Y方向延伸。
如半導體裝置159般，於第2實施形態之第1變化例中，接觸部123之平面形狀亦可設為橢圓。
圖22係階梯構造部2之模式俯視圖。於圖22中，表示出第2實施形態之第4變化例之半導體裝置160。
如圖22所示，第2實施形態之第4變化例之半導體裝置160中，橢圓狀之接觸部123之長軸方向自Y方向傾斜之情況與第3變化例之半導體裝置159不同。於第4變化例中，複數個支柱118於俯視時呈平行四邊形配置。例如，於第4變化例中，橢圓之長軸131與將第1行130-1之支柱118及第2行130-2之支柱118連結之邊134平行地配置。邊134例如跨越階差112。
如此，半導體裝置160中，橢圓之長軸131亦可自Y方向傾斜。
以上，根據實施形態，能夠使階梯構造部2微細化。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
Claims (20)
- 一種半導體裝置，其包括：基板；第1構造體，其設置於上述基板上，上述第1構造體包含第1電極層及第1絕緣體，上述第1構造體於上述第1絕緣體之表面具有第1階面；第2構造體，其於上述第1構造體上，設置於除上述第1階面上以外之部分，上述第2構造體包含第2電極層及第2絕緣體，上述第2構造體於上述第2絕緣體之表面具有第2階面；階差，其設置於上述第1階面與上述第2階面之間；絕緣層，其設置於上述第1階面及上述第2階面上；第1支柱，其設置於上述絕緣層及上述第1構造體內，上述第1支柱經由上述第1階面而到達至上述基板；第2支柱，其設置於上述絕緣層、上述第2構造體、及上述第1構造體內，上述第2支柱經由上述第2階面而到達至上述基板，上述第2支柱經由上述階差而與上述第1支柱相鄰；第1接觸部，其設置於上述絕緣層及上述第1絕緣體內，上述第1接觸部經由上述第1階面而與上述第1電極層電性連接；及第2接觸部，其設置於上述絕緣層及上述第2絕緣體內，上述第2接觸部經由上述第2階面而與上述第2電極層電性連接；且上述第1接觸部處於上述階差與上述第1支柱之間，上述階差處於上述第1接觸部與上述第2支柱之間。
- 如請求項1之半導體裝置，其進而包括：第3支柱，其設置於上述絕緣層及上述第1構造體內，上述第3支柱經由上述第1階面而到達至上述基板；及 第4支柱，其設置於上述絕緣層、上述第2構造體、及上述第1構造體內，上述第4支柱經由上述第2階面而到達至上述基板。
- 如請求項2之半導體裝置，其進而包括：第1行，其包含上述第1支柱與上述第2支柱；及第2行，其包含上述第3支柱與上述第4支柱；且上述第1行及上述第2行係沿著上述第1階面與上述第2階面排列之方向延伸。
- 如請求項3之半導體裝置，其中上述第1接觸部及上述第2接觸部處於上述第1行與上述第2行之間。
- 如請求項2之半導體裝置，其中上述第1支柱、上述第2支柱、上述第3支柱、及上述第4支柱於俯視時呈矩形狀配置。
- 如請求項2之半導體裝置，其中上述第1支柱、上述第2支柱、上述第3支柱、及上述第4支柱於俯視時呈平行四邊形狀配置。
- 如請求項1之半導體裝置，其中上述第1接觸部及上述第2接觸部之平面形狀為橢圓。
- 如請求項1之半導體裝置，其進而包括：孔，其設置於上述第1構造體、及上述第2構造體內，上述孔到達至上述半導體基板；第1記憶胞，其設置於上述孔內；及第2記憶胞，其設置於上述孔內，且上述第2記憶胞與上述第1記憶胞電性連接。
- 如請求項8之半導體裝置，其進而包括：半導體主體，其設置於上述孔內；及記憶體膜，其於上述孔內，設置於上述半導體主體與第3電極層及第4電極層之間，且上述記憶體膜包含電荷累積膜。
- 如請求項9之半導體裝置，其中上述第3電極層為上述第1記憶胞 之閘極電極，上述第4電極層為上述第2記憶胞之閘極電極，上述第1電極層與上述第3電極層、上述第2電極層與上述第4電極層各為相同之層。
- 一種半導體裝置，其包括：基板；第1構造體，其設置於上述基板上，上述第1構造體包含第1電極層及第1絕緣體，上述第1構造體於上述第1絕緣體之表面具有第1階面；第2構造體，其於上述第1構造體上，設置於除上述第1階面上以外之部分，上述第2構造體包含第2電極層及第2絕緣體，上述第2構造體於上述第2絕緣體之表面具有第2階面；第3構造體，其於上述第2構造體上，設置於除上述第2階面上以外之部分，上述第3構造體包含第3電極層及第3絕緣體，上述第3構造體於上述第3絕緣體之表面具有第3階面；第1階差，其設置於上述第1階面與上述第2階面之間；第2階差，其設置於上述第2階面與上述第3階面之間；絕緣層，其設置於上述第1階面、上述第2階面、及上述第3階面上；第1支柱，其設置於上述絕緣層、上述第1構造體、及上述第2構造體內，上述第1支柱經由上述第1階面、上述第2階面、及上述第1階差而到達至上述基板；第2支柱，其設置於上述絕緣層、上述第1構造體、上述第2構造體、及上述第3構造體內，上述第2支柱經由上述第2階面、上述第3階面、及上述第2階差而到達至上述基板；第1接觸部，其設置於上述絕緣層及上述第1絕緣體內，上述 第1接觸部經由上述第1階面而與上述第1電極層電性連接；第2接觸部，其設置於上述絕緣層及上述第2絕緣體內，上述第2接觸部經由上述第2階面而與上述第2電極層電性連接；及第3接觸部，其設置於上述絕緣層及上述第3絕緣體內，上述第3接觸部經由上述第3階面而與上述第3電極層電性連接。
- 如請求項11之半導體裝置，其進而包括：第3支柱，其設置於上述絕緣層、上述第1構造體、及上述第2構造體內，上述第3支柱經由上述第1階面、上述第2階面、及上述第1階差而到達至上述基板；及第4支柱，其設置於上述絕緣層、上述第1構造體、上述第2構造體、及上述第3構造體內，上述第4支柱經由上述第2階面、上述第3階面、及上述第2階差而到達至上述基板。
- 如請求項12之半導體裝置，其進而包括：第1行，其包含上述第1支柱與上述第2支柱；及第2行，其包含上述第3支柱與上述第4支柱；且上述第1行及上述第2行係沿著上述第1階面、上述第2階面、及上述第3階面排列之方向延伸。
- 如請求項13之半導體裝置，其中上述第1接觸部、上述第2接觸部、及上述第3接觸部處於上述第1行與上述第2行之間。
- 如請求項12之半導體裝置，其中上述第1支柱、上述第2支柱、上述第3支柱、及上述第4支柱於俯視時呈矩形狀配置。
- 如請求項12之半導體裝置，其中上述第1支柱、上述第2支柱、上述第3支柱、及上述第4支柱於俯視時呈平行四邊形狀配置。
- 如請求項11之半導體裝置，其中上述第1接觸部及上述第2接觸部之平面形狀為橢圓。
- 如請求項11之半導體裝置，其進而包括： 孔，其設置於上述第1構造體、上述第2構造體、及上述第3構造體內，且上述孔到達至上述半導體基板；第1記憶胞，其設置於上述孔內；第2記憶胞，其設置於上述孔內，且上述第2記憶胞與上述第1記憶胞電性連接；及第3記憶胞，其設置於上述孔內，且上述第3記憶胞與上述第2記憶胞電性連接。
- 如請求項18之半導體裝置，其進而包括：半導體主體，其設置於上述孔內；及記憶體膜，其於上述孔內，設置於上述半導體主體與上述第1電極層、上述第2電極層、及上述第3電極層之間，且上述記憶體膜包含電荷累積膜。
- 如請求項18之半導體裝置，其中上述第1電極層為上述第1記憶胞之閘極電極，上述第2電極層為上述第2記憶胞之閘極電極，上述第3電極層為上述第3記憶胞之閘極電極。
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