TWI722488B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI722488B
TWI722488B TW108125023A TW108125023A TWI722488B TW I722488 B TWI722488 B TW I722488B TW 108125023 A TW108125023 A TW 108125023A TW 108125023 A TW108125023 A TW 108125023A TW I722488 B TWI722488 B TW I722488B
Authority
TW
Taiwan
Prior art keywords
memory device
semiconductor memory
columnar
columnar portions
stacked
Prior art date
Application number
TW108125023A
Other languages
English (en)
Other versions
TW202036863A (zh
Inventor
伊藤祥代
古林賢
吉村浩志
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202036863A publication Critical patent/TW202036863A/zh
Application granted granted Critical
Publication of TWI722488B publication Critical patent/TWI722488B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一實施例之一半導體記憶裝置包含：一堆疊式主體，其具有一階梯部分，其中複數個金屬層經由一絕緣層堆疊，且該複數個金屬層之端部依一階梯式方式形成；複數個柱狀部分，其等配置於該階梯部分之階中且穿透該階梯部分；及一帶部，其提供在該階梯部分之一最下階之該金屬層之一前端部分附近，該帶部在一第一方向上沿該前端部分延伸且劃分該堆疊式主體與該堆疊式主體之一周邊區域，其中配置於該最下階中之該等柱狀部分之一覆蓋範圍大於配置於僅在朝向記憶胞配置在其處之一區域之一第二方向上鄰近該最下階之一上階中之該等柱狀部分之一覆蓋範圍。

Description

半導體記憶裝置
本文描述之實施例大體上係關於半導體記憶裝置。
在一三維非揮發性記憶體中，記憶胞關於複數個堆疊式接線層三維地配置。在此一組態中，如何維持堆疊式結構之強度係一個問題。
實施例實現一種能夠維持堆疊式結構之強度之半導體記憶裝置。
根據一實施例之一半導體記憶裝置包含：一堆疊式主體，其具有一階梯部分，其中複數個金屬層經由一絕緣層堆疊，且該複數個金屬層之端部依一階梯式方式形成；複數個支柱，其在該堆疊式主體之一堆疊方向上延伸以使該堆疊式主體自該堆疊式主體之一最上金屬層穿透至一最下金屬層，及在與配置在該堆疊式主體之一中心附近之至少金屬層之各自相交點處形成該複數個金屬層之複數個記憶胞；複數個柱狀部分，其配置於該階梯部分之階中且穿透該階梯部分；及一帶部，其提供在該階梯部分之一最下階之該金屬層之一前端部分附近，該帶部在一第一方向上沿該前端部分延伸且劃分該堆疊式主體與該堆疊式主體之一周邊區域，其中配 置於該最下階中之該等柱狀部分之一覆蓋範圍大於配置於一上階中之柱狀部分之一覆蓋範圍，該上階僅在朝向配置記憶胞之一區域之一第二方向上鄰近該最下階。
AR:胞陣列部分
BK:區塊絕緣層
CH:通道層
CL:柱狀部分
CLa:柱狀部分
CLb:柱狀部分
CLc:柱狀部分
CLd:柱狀部分
CR:核心部分
CS:電荷儲存層
CT:接點
CV:絕緣層
Esg:端部
Esga:端部
Est:端部
Esta:端部
Ex:端部
Exa:端部
Ey:端部
Eya:端部
HL:孔
Ht:高度位置
IL:絕緣層
LM:堆疊式主體
LMs:堆疊式主體
MC:記憶胞
ME:記憶層
PL:支柱
Sc:總面積和
SGb:最下階
SGt:最上階
SGxa:階
SGxb:階
SGya:階
SGyb:階
SGyc:階
SR:階梯部分
St:面積
STx:狹縫
STy:狹縫
TN:穿隧絕緣層
TRy:溝渠
UL:基底結構
WR:接線層
WR:接線層
WRb:接線層
WRt:接線層
圖1A及圖1B係繪示根據一實施例之一半導體記憶裝置之一組態實例之視圖；圖2A及圖2B係繪示設置於根據實施例之半導體記憶裝置中之一柱狀部分之一配置實例之一平面圖及一透視圖；圖3A及圖3B係繪示根據實施例之製造半導體記憶裝置之一處理程序之一實例之流圖；圖4A及圖4B係繪示根據實施例之製造半導體記憶裝置之一處理程序之一實例之流圖；圖5A及圖5B係繪示根據實施例之製造半導體記憶裝置之一處理程序之一實例之流圖；圖6A及圖6B係繪示根據實施例之製造半導體記憶裝置之一處理程序之一實例之流圖；圖7A及圖7B係繪示根據實施例之製造半導體記憶裝置之一處理程序之一實例之流圖；圖8A及圖8B係繪示設置於根據實施例之一第一修改之一半導體記憶裝置中之一柱狀部分之一配置實例之平面圖；圖9係繪示設置於根據實施例之一第二修改之一半導體記憶裝置中之一柱狀部分之一配置實例之一平面圖； 圖10係繪示設置於根據實施例之一第三修改之一半導體記憶裝置中之一柱狀部分之一配置實例之一平面圖；圖11係模擬在根據一實例之一組態之層之間具有一間隙之一堆疊式主體中之一絕緣層之一彎曲風險之一圖形；及圖12係模擬自根據一實例之組態之柱狀部分開始之堆疊式主體之一開裂風險之一圖形。
相關申請案的交叉參考
本申請案係基於且主張2019年2月5日申請之日本專利申請案第2019-18875號之優先權利；該案之全部內容以引用方式併入本文中。
在下文中，將參考圖式詳細描述本發明。注意，本發明不限於以下實施例。此外，以下實施例中之構成元件包含由熟習此項技術者容易地設想出之元件或實質上相同之元件。
[實施例]
將參考圖1A至圖10描述根據一實施例及修改之半導體記憶裝置。
(半導體記憶裝置之組態實例)
圖1A係繪示根據一實施例之一半導體記憶裝置1之一組態實例之一圖。圖1A係沿一X方向之半導體記憶裝置1之一橫截面圖，且圖1B係半導體記憶裝置1之一平面圖。注意，在圖1B中，省略一堆疊式主體LM上方之一絕緣層CV。在說明書中，上下方向係基於稍後描述之一階梯部分SR之一形狀來定義。更特定言之，向上方向係其中階梯部分SR之一台階部分面向之一方向，即，向上方向係其中階梯部分SR之各階中之一 層間絕緣層IL之一曝露表面面向之一方向。
如圖1A及圖1B中繪示，半導體記憶裝置1包含堆疊式主體LM，其中複數個絕緣層IL與複數個接線層WR交替地堆疊在一基底結構UL上。基底結構UL可係經由一絕緣層配置在堆疊式主體LM上之一基板(諸如一矽基板)或具有進一步插入於絕緣層與一基板之間之一源線或類似者之一結構。絕緣層IL係(例如)SiO2層或類似者且用作一層間絕緣層。接線層WR係(例如)一金屬層，諸如一W層或一Mo層。在圖1A中，一接線層WRb係最下接線層WR，且一接線層WRt係最上接線層WR。注意，接線層WR之堆疊式層之數目可係任何數目，例如，約100。
堆疊式主體LM藉由在X方向上延伸之狹縫STx劃分為複數個部分。狹縫STx係自接線層WRt至接線層WRb穿透堆疊式主體LM之一溝渠，且狹縫STx填充有(例如)一絕緣層。一導電層可使用一絕緣層作為一襯墊填充於狹縫STx中，且狹縫STx可用作一源線接點或類似者。
堆疊式主體LM藉由在一Y方向上延伸之在X方向上靠近堆疊式主體LM之一前端部分之一狹縫Sty(帶部)自堆疊式主體LM之一周邊區域切除。狹縫STy係穿透覆蓋整個堆疊式主體LM之絕緣層CV且達到基底結構UL之一溝渠，且狹縫STy填充有(例如)一絕緣層。堆疊式主體LM之周邊區域係在X方向上自堆疊式主體LM之前端部分附近一直到達一鋸縫之一區域。狹縫STy配置於在X方向上自堆疊式主體LM之前端部分朝向鋸縫在5μm內(更有利地，在1μm內)之一位置處。
注意，狹縫STx之一端部可連接至狹縫STy之一側表面而無關於圖1B中之實例。
堆疊式主體LM包含一胞陣列部分AR，其中複數個記憶胞 MC係三維配置的。記憶胞MC形成於一支柱PL之一側表面中及各接線層WR之一高度位置處，支柱PL自接線層WRt至接線層WRb穿透堆疊式主體LM且達到基底結構UL。
在俯視圖中，支柱PL具有(例如)接近一正圓之一形狀，且支柱PL依一交錯圖案或一正方形晶格圖案配置於胞陣列部分AR中。支柱PL具有一柱狀核心部分CR及覆蓋核心部分CR之一側表面及一底表面之一通道層CH。此外，支柱PL包含覆蓋通道層CH之一側表面之一記憶層ME。記憶層ME具有(自通道層CH之側表面之一側開始按順序)一穿隧絕緣層TN、一電荷儲存層CS及一區塊絕緣層BK。核心部分CR、穿隧絕緣層TN及區塊絕緣層BK係(例如)SiO2層或類似者。通道層CH係(例如)一非晶矽層或一多晶矽層。電荷儲存層CS係(例如)一SiN層或類似者。記憶胞MC在各接線層WR之高度位置處由通道層CH及記憶層ME形成。
此處，在上述接線層WR當中，在相同高度位置處連接至記憶胞MC之接線層WR用作一字線。當經預先確定電壓施加於字線時，執行關於記憶胞MC之資料寫入及讀取。此外，包含最下接線層WRb之一或多個下接線層WR及包含最上接線層WRt之一或多個上接線層WR可用作一選擇閘極線。當屬於一經預先確定支柱PL且連接至選擇閘極線之一選擇閘極接通或斷開時，使屬於支柱PL之記憶胞MC進入一經選擇或非所選擇狀態。
注意，可使包含最下接線層WRb之下接線層WR用作字線而無需用作選擇閘極線，且一非金屬層(諸如一多晶矽層)可單獨地被提供在堆疊式主體LM下方且用作一選擇閘極線。此選擇閘極線作為非金屬層不包含於堆疊式主體LM中。因此，上述接線層WRb及WRt作為構成堆疊 式主體LM之金屬層對應於接線層WR之最下層及最上層。
堆疊式主體LM包含一階梯部分SR，其中絕緣層IL及接線層WR之端部依一階梯式方式在X方向上形成於一外周邊部分中。
階梯部分SR包含一最下階SGb，其具有比堆疊式主體LM之前端部分中之其他階更寬之一台階部分。此外，階梯部分SR包含階SGxa及SGxb，其等在X方向上朝向胞陣列部分AR一次升高兩個接線層WR。即，最下階SGb之台階部分配置於在Y方向上延伸之狹縫STy與在X方向上之階SGxa及SGxb之間之一位置處。階SGxa及SGxb不具有像最下階SGb那樣之一寬台階部分。此外，階梯部分SR包含階SGya、SGyb及SGyc，其等關於階SGb、SGxa及SGxb在一Y方向側上一次升高一個接線層WR。圖1A之橫截面圖藉由虛線繪示階SGya、SGyb及SGyc。注意，階SGya亦關於最下階SGb定位在一X方向側上且具有比其他階相對更寬之一台階部分，類似於最下階SGb。其他階SGyb及SGyc不具有像最下階SGb那樣之一寬台階部分。最下階SGb屬於上述接線層WRb，且接線層WRt形成一最上階SGt。
用於連接接線層WR及上層接線之一接點CT配置於階梯部分SR之階SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt之各者中。各接點CT連接至階SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt之各者中之最上接線層WR。接點CT係(例如)一W層或類似者。
支撐堆疊式主體LM之複數個柱狀部分CL配置於階梯部分SR之階SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt之各者中。在俯視圖中，各柱狀部分CL具有(例如)接近一正圓之一形狀，且柱狀部分CL之大小(例如)大約與支柱PL之大小相同。柱狀部分CL自等於或高於接線 層WRt之一上表面之一高度位置Ht之一高度穿透絕緣層CV及階梯部分SR且達到基底結構UL。柱狀部分CL藉由(例如)類似於支柱PL之一構件組態。即，柱狀部分CL包含(自一中心部分開始按順序)一SiO2層、一非晶矽層或一多晶矽層、一SiO2層、一SiN層、一SiO2層及類似者。然而，柱狀部分CL可能不藉由類似於支柱PL之一構件組態，且在此案例中，柱狀部分CL可藉由(例如)一SiO2層或一SiN層之一單一層或複數個層組態。
(柱部分之配置實例)
然後，提供於半導體記憶裝置1中之柱狀部分CL之一配置實例將參考圖2A及圖2B進行描述。圖2A及圖2B係繪示根據實施例之提供於半導體記憶裝置1中之柱狀部分CL之一配置實例之一平面圖及一透視圖。圖2A及圖2B繪示最上接線層WRt之上表面之高度位置Ht(參見圖1A)處之平面圖。
圖2A中之左側繪示最下階SGb及在X方向及Y方向兩者上鄰近最下階SGb之階SGya上方之接線層WRt之上表面之高度位置Ht處之一平面圖。如圖2A中之左側上繪示，複數個柱狀部分CL依一交錯圖案配置於最下階SGb中。交錯圖案係(例如)一陣列，其中一條線之柱狀部分CL按經預先確定之一間距配置在X方向上，且下一條線之柱狀部分CL按經預先確定之間距之半部關於一條線之柱狀部分CL配置，且此等配置交替地重複。換言之，複數個柱狀部分CL依一六邊形晶格形狀配置，其中柱狀部分CL配置在六邊形之各自拐角處，且柱狀部分CL亦定位在六邊形之中心部分處。此外，換言之，可稱複數個柱狀部分CL依一三角形晶格形狀配置。
配置於上文描述之最下階SGb中之柱狀部分CL之一覆蓋範 圍係(例如)30.4%。舉例而言，柱狀部分CL之覆蓋範圍如下計算。首先，在接線層WRt之上表面之高度位置Ht處獲得由配置於最下階SGb中之柱狀部分CL佔據之一總面積和Sc。此外，獲得最下階SGb之台階部分之一面積St(注意，最下階SGb之台階部分在俯視圖中具有一L形狀)。更具體言之，如圖2A中之右側上繪示，在此案例中，台階部分之面積St係由最下階SGb所屬之最下接線層WRb之一階梯部分之一端部(階梯部分SR之前端部分)Esg劃分出之一區域之一面積，接線層WRb之兩個端部Est藉由狹縫STx劃分，且複數個端部Ex及Ey在作為比接線層WRb高且覆蓋最下接線層WRb之一個層之接線層WR之X方向及Y方向上。接著，柱狀部分CL之面積之總和Sc與台階部分之面積St之一比(以百分比表達)係柱狀部分CL之覆蓋範圍。
圖2B中之左側繪示在X方向(胞陣列部分AR之方向)上鄰近最下階SGb之階SGxa及在Y方向上鄰近階SGxa之階SGyb上方之接線層WRt之上表面之高度位置Ht處之一平面圖。如圖2B中之左側上繪示，複數個柱狀部分CL依一交錯圖案配置於階SGxa中。注意，柱狀部分CL不能圍繞同樣配置在階SGxa中之接點CT配置。
出於此原因，配置於階SGxa中之柱狀部分CL之覆蓋範圍係(例如)28.3%。配置於階SGxa中之柱狀部分CL之覆蓋範圍類似於上文描述般計算。即，在接線層WRt之上表面之高度位置Ht處獲得由配置於階SGxa中之柱狀部分CL佔據之一總面積和Sc。此外，獲得階SGxa之一矩形台階部分之一面積St。更具體言之，如圖2B中之右側上繪示，在此案例中，台階部分之面積St係由第三接線層WR之一階梯部分之一端部Esga自階SGxa所屬之最下層劃出之一區域之一面積，接線層WR之一一側端部 Esta藉由狹縫STx劃分，且端部Exa及Eya在作為上方之一個層且覆蓋階SGxa所屬之接線層WR之接線層WR之X方向及Y方向上。接著，柱狀部分CL之面積之總和Sc與台階部分之面積St之一比(以百分比表達)係柱狀部分CL之覆蓋範圍。
此處，接點CT亦配置於最下階SGb中。然而，配置於最下階SGb中之柱狀部分CL之覆蓋範圍大於配置於階SGxa中之柱狀部分CL之覆蓋範圍。此係因為最下階SGb具有比其他階(諸如階SGxa)更寬之台階部分。在最下階SGb中，柱狀部分CL配置在寬台階部分之實質上整個表面上。出於此原因，在最下階SGb中，由於不能圍繞接點CT配置柱狀部分CL而引起之覆蓋範圍減小之影響降低。
出於一類似原因，配置於最下階SGb中之柱狀部分CL之覆蓋範圍大於配置於階SGxa上方之其他階SGxb、SGyb及SGyc中之柱狀部分CL之覆蓋範圍。此類覆蓋範圍之各者藉由(例如)在接線層WRt之上表面之高度位置Ht處配置於其他階SGxb、SGyb及SGyc之各者中之柱狀部分CL之一總面積和Sc與其他階SGxb、Sgyb及SGyc之各者之台階部分之一面積St之一比。此時，針對階SGxb、SGyb及SGyc之各者，個別台階部分之面積St類似於階SGxa或類似者之台階部分之面積St般計算。
(製造半導體記憶裝置之處理實例)
然後，將參考圖3A及圖7B描述製造實施例之半導體記憶裝置1之處理之一實例。圖3A及圖7B係繪示根據實施例之製造半導體記憶裝置1之處理之一程序之一實例之流圖。
如圖3A中繪示，一堆疊式主體LMs(其中複數個絕緣層IL及複數個犧牲層SC交替地堆疊)形成在基底結構UL上。犧牲層SC係在後 一程序中可用接線層WR替代之一層，且係(例如)一SiN層或類似者。
如圖3B中繪示，堆疊式主體LMs之端部中之絕緣層IL及犧牲層SC經部分移除以在堆疊式主體LMs中形成階梯部分SR。接著，整個堆疊式主體LMs用絕緣層CV覆蓋。
如圖4A中繪示，自最上犧牲層SC至最下犧牲層SC穿透堆疊主體LMs且達到基底結構UL之複數個孔HL形成於胞陣列部分AR中。另外，形成穿透階梯部分SR之階上方之絕緣層CV及該等階且達到基底結構UL之複數個孔HL。舉例而言，胞陣列部分AR中之孔HL及階梯部分SR中之孔HL共同地形成。
如圖4B中繪示，例如，作為區塊絕緣層BK之SiO2層、作為電荷儲存層CS之SiN層、作為穿隧絕緣層TN之SiO2層、作為通道層CH之矽層、作為核心部分CR之SiO2層及類似者按順序自胞陣列部分AR中之孔HL之各者中之孔HL之內壁側形成。藉此，複數個支柱PL形成於胞陣列部分AR中。
此外，此時，上文描述之SiO2層、SiN層、SiO2層、矽層、SiO2層及類似者按順序形成於階梯部分SR之孔HL中。藉此，複數個柱狀部分CL形成於階梯部分SR中。
如上文描述，例如，胞陣列部分AR之支柱PL及階梯部分SR之柱狀部分CL共同地形成。注意，支柱PL及柱狀部分CL可單獨形成，且柱狀部分CL無需具有含與支柱PL相同之組態之一層結構。
如圖5A中繪示，在階梯部分SR之前端部分附近形成在Y方向上延伸之一溝渠TRy。此時，在X方向上延伸之一溝渠(未繪示)亦穿過堆疊式主體LMs形成。在X方向上延伸之溝渠形成在圖1B中之狹縫STx之 位置處。
如圖5B中繪示，堆疊式主體LMs之犧牲層SC穿過在X方向上延伸之溝渠移除。藉此，在各自絕緣層IL之間生成間隙。包含間隙之堆疊式主體LMs由胞陣列部分AR中之複數個支柱PL支撐且由階梯部分SR中之複數個柱狀部分CL支撐。
如圖6A中繪示，穿過在X方向上延伸之溝渠在絕緣層IL之間之間隙中填充一金屬材料以形成接線層WR。藉此，形成堆疊主體LM(其中複數個絕緣層IL及複數個接線層WR交替地堆疊)。
圖5B至圖6A中之處理可稱為用作為金屬層之接線層WR替換作為一絕緣層之犧牲層SC之替換處理。上述接線層WRt及WRb對應於由替換處理替換之金屬層之最上層及最下層。
如圖6B中繪示，溝渠TRy填充有一絕緣材料以形成狹縫STy。此時，在X方向上延伸之溝渠以填充有一絕緣材料以形成狹縫STx。注意，在X方向上延伸之溝渠可進一步填充一導電材料以用作一源線接點。
如圖7A中繪示，相應地形成穿透絕緣層CV且達到階梯部分SR之階之接線層WR之孔HL。
如圖7B中繪示，各孔HL填充有一導電材料以形成接點CT。
因此，終止實施例之製造半導體記憶裝置1之處理。
如上文描述，根據實施例之半導體記憶裝置1通過易碎堆疊式主體LMs在移除犧牲層SC之後包含間隙之狀態製造。如何維持堆疊式主體LMs之強度係一個問題。
更具體言之，朝向堆疊式主體LMs之中心部分，即，朝向胞陣列部分AR之方向之應力在具有間隙之堆疊式主體LMs中生成，且使絕緣層IL彎曲。此應力之因素包含藉由階梯部分SR上方之絕緣層CV之壓縮應力、藉由用於犧牲層SC之一移除液體作用於鄰近絕緣層IL之間之表面張力及類似者。狹縫STy自周邊區域切掉堆疊式主體LMs以抑制朝向胞陣列部分AR之方向之應力。
同時，當朝向胞陣列部分AR之方向之應力藉由狹縫STy緩解時，朝向一相對側，即，朝向堆疊式主體LMs之一外部之應力生成。配置於階梯部分SR中之柱狀部分CL緩解朝向堆疊式主體LMs之外部之應力。此時，狹縫STy附近之柱狀部分CL特別易受朝向堆疊式主體LMs之外部之應力影響。
舉例而言，僅藉由在俯視圖中依一正方形晶格方式將具有與支柱相同之形狀之柱狀部分配置於階梯部分之各階中，配置於狹縫附近之階梯部分之最下階中之柱狀部分不能支撐具有間隙之堆疊式主體抵抗朝向堆疊式主體之外部之應力，且自柱狀部分開始之開裂可發生在堆疊式主體上。
根據實施例之半導體記憶裝置1，在俯視圖中，最下階SGb中之複數個柱狀部分CL依一交錯圖案配置。以該配置，柱狀部分CL可以一高覆蓋範圍配置，且朝向堆疊式主體LMs之外部之應力可經緩解以抑制堆疊式主體LMs中之開裂。
根據實施例之半導體記憶裝置1，例如，複數個柱狀部分CL具有與支柱PL相同之形狀，且藉由相同材料組態。藉此，柱狀部分CL及支柱PL可共同地形成，且不增加製造半導體儲存裝置1之處理之程序之 數目。
(第一修改)
然後，將參考圖8A及圖8B描述實施例之一第一修改之一半導體記憶裝置。圖8A及圖8B係繪示設置於根據實施例之第一修改之半導體記憶裝置中之柱狀部分CLa及CLb之一配置實例之平面圖。
圖8A係最下階SGb及在X方向及Y方向兩者上鄰近最下階SGb之階SGya上方之接線層WRt之上表面之高度位置Ht(參見圖1A)處之一平面圖。如圖8A中繪示，在俯視圖中具有一卵形形狀之複數個柱狀部分CLa依一正方形晶格圖案配置於最下階SGb中。換言之，複數個柱狀部分CLa之配置係一柵格狀形狀。此時，卵形柱狀部分CLa之一主軸有利地在一應力方向上定向，即，在X方向上定向。柱狀部分CLa之主軸與一短軸之一比係(例如)2.0或更少。在俯視圖中具有接近一正圓之一形狀之柱狀部分CL可適當地配置於卵形柱狀部分CLa之間。藉此，柱狀部分CLa及CL之覆蓋範圍可增加。
在圖8A中之實例中，配置於最下階SGb中之柱狀部分CLa及CL之覆蓋範圍係(例如)27.7%。柱狀部分CLa及CL之覆蓋範圍類似於上述實施例般計算。
圖8B係在X方向(胞陣列部分AR之方向)上鄰近最下階SGb之階SGxa及在Y方向上鄰近階SGxa之階SGyb上方之接線層WRt之上表面之高度位置Ht處之一平面圖。如圖8B中繪示，具有一主軸比最下階SGb中之柱狀物部分CLa短之一卵形形狀之複數個柱狀部分CLb依一正方形晶格圖案排列於階SGxa中。例如，柱狀部分CLb之主軸與短軸之一比小於1.5。使柱狀部分CLb之主軸比柱狀部分CLa之主軸短之原因係避免配置於 比最下階SGb更窄之階SGxa中之接點CT及儘可能靠近接點CT地配置柱狀部分CLb。即使在階SGxa中，柱狀部分CLb之主軸有利地在作為應力方向之X方向上定向。柱狀部分CL可適當地配置於柱狀部分CLb之間。
在圖8B中之實例中，配置於階SGxa中之柱狀部分CLb及CL之覆蓋範圍係(例如)22.6%。柱狀部分CLb及CL之覆蓋範圍類似於上述實施例般計算。
如上文描述，即使在第一修改中，配置於最下階SGb中之柱狀部分CLa及CL之覆蓋範圍大於配置於階SGxa中之柱狀部分CLb及CL之覆蓋範圍。此外，配置於最下階SGb中之柱狀部分CLa及CL之覆蓋範圍大於配置於階SGxa上方之其他階SGxb、SGyb及SGyc中之柱狀部分CLb及CL之覆蓋範圍。
根據第一修改之半導體記憶裝置，複數個柱狀部分CLa及CLb具有卵形形狀。因此，例如，柱狀部分CLa及CLb之各者之面積可相比於在實施例中具有一實質上正圓形狀之柱狀部分CL增加，且作用於柱狀部分CLa及CLb上之應力可分散。此外，第二面積矩，其係取決於一特定結構之橫截面形狀之彎曲困難度之一指數，隨著該結構在一應力方向上(即，在一變形方向上)具有一較長橫截面而變大。因此，例如，藉由在應力方向上定向柱狀部分CLa及CLb之主軸，即使在覆蓋範圍小於實施例之柱狀部分CL之覆蓋範圍時，亦可獲得優於實施例之半導體記憶裝置1之應力緩解效應之一應力緩解效應。
根據第一修改之半導體記憶裝置，卵形柱狀部分CLa之主軸與短軸之比經設定為2.0或更小。因為柱狀部分CLa與支柱PL之形狀及橫截面面積之差異被充足地抑制，故在形成柱狀部分CLa及支柱PL時柱狀 部分CLa與支柱PL之間之處理特性中之差異亦在一經預先確定範圍內被抑制。藉此，柱狀部分CLa及支柱PL可共同地形成。此時，使主軸與短軸之比小於1.5之柱狀部分CLb亦可共同地形成。
(第二修改)
然而，將參考圖9描述實施例之一第二修改之一半導體記憶裝置。圖9係繪示設置於根據實施例之一第二修改之半導體記憶裝置中之柱狀部分CLc之一配置實例之一平面圖。
圖9係最下階SGb及在X方向及Y方向兩者上鄰近最下階SGb之階SGya上方之接線層WRt之上表面之高度位置Ht處之一平面圖。如圖9中繪示，具有接近具有大於支柱PL之一直徑之一正圓之一形狀之柱狀部分CLc依一正方形晶格圖案排列在最下階SGb中。一些柱狀部分CLc可配置在其他柱狀部分CLc之一間距之一半位置處，且柱狀部分CLc之部分可依一交錯圖案配置。柱狀部分CLc之直徑係支柱PL之1.4倍或更小。藉由將柱狀部分CLc之直徑保持為支柱PL之1.4倍或更小，柱狀部分CLc及支柱PL可共同地形成。
在圖9中之實例中，配置於最下階SGb中之柱狀部分CLc之覆蓋範圍係(例如)30%。柱狀部分CLc之覆蓋範圍類似於上述實施例般計算。
如上文描述，第二面積矩亦可藉由增加柱狀部分CLc之直徑增加。此外，應力作用於其處之面積可增加且分散。因此，堆疊式主體LMs中之應力可經緩解以抑制堆疊式主體LMs中之開裂。
(第三修改)
然而，將參考圖10描述實施例之一第三修改之一半導體記 憶裝置。圖10係繪示設置於根據實施例之第三修改之半導體記憶裝置中之柱狀部分CLd之一配置實例之一平面圖。
圖10係最下階SGb及在X方向及Y方向兩者上鄰近最下階SGb之階SGya上方之接線層WRt之上表面之高度位置Ht處之一平面圖。如圖10中繪示，一塊狀柱狀部分CLd配置於最下階SGb中。
藉由使柱狀部分CLd成一塊形，柱狀部分CLd之大小可任意地設定，且柱狀部分CLd之覆蓋範圍可增加至大於(例如)50%。藉此，在第三修改之半導體記憶裝置中，可獲得更優於第一修改之半導體記憶裝置之應力緩解效應之一應力緩解效應。
然而，難以與支柱PL一起共同地形成此柱狀部分CLd，且柱狀部分CLd單獨形成。在此案例中，柱狀部分CLd可藉由一絕緣層(諸如(例如)SiO2層或SiN層)組態。此時，柱狀部分CLd之組態可係一單一層或複數個層。
[實例]
然後，一實例之一組態將使用圖11及圖12進行描述。假定對應於上述第一修改之一組態作為實例之組態，模擬在層之間具有間隙之堆疊式主體中之絕緣層之彎曲風險及自柱狀部分開始之堆疊式主體之開裂風險。
針對關於實例之一比較性實例之一組態類似地模擬一絕緣層之彎曲風險及一堆疊式主體之開裂風險。比較性實例具有一組態，其中具有類似於上述支柱PL之一正圓形狀及一橫截面面積之柱狀部分依一柵格狀形狀配置。此時，配置於一最下階中之柱狀部分之覆蓋範圍係22.2%，且配置於在一X方向上鄰近最下階之一階中之柱狀部分之覆蓋範 圍係15.6%。
圖11繪示絕緣層之彎曲風險之柱狀圖。柱狀圖之垂直軸表示歸一化彎曲風險。此時，當彎曲風險變為1.0或更大時，在堆疊於堆疊式主體中之絕緣層中發生彎曲。如圖11中繪示，在比較性實例之組態中，彎曲風險接近1.2，且預測在絕緣層中發生彎曲。同時，在實例之組態中，彎曲風險小於0.8，且預測抑制絕緣層之彎曲。
圖12繪示堆疊式主體之開裂風險之柱狀圖。柱狀圖之垂直軸表示歸一化開裂風險。此時，當開裂風險變為1.0或更大時，在堆疊式主體中發生開裂。如圖12中繪示，在比較性實例之組態中，開裂風險接近1.0，且預測在堆疊式主體中發生開裂。同時，在實例之組態中，開裂風險係0.6或更大，且預測抑制堆疊式主體中之開裂。
如上文描述，已發現，通過將柱狀部分形成為在俯視圖中為一卵形形狀及將配置於最下階中之柱狀部分之覆蓋範圍增加至25%或更多，堆疊式主體之應力得到緩解，且堆疊式主體中之絕緣層之彎曲及堆疊式主體中之開裂可被抑制。
在上述實施例及修改中，柱狀部分CL及類似者配置於階梯部分SR中。然而，柱狀部分可同樣亦配置於胞陣列部分AR中。
在上述第一修改中，柱狀部分CLa及CLb在俯視圖中具有卵形形狀。然而，柱狀部分可具有一橢圓形形狀或一矩形形狀作為用於改良第二面積矩之一形狀。換言之，柱狀部分在俯視圖中具有具各向異性之一形狀。具有各向異性之形狀不限於上述卵形形狀、橢圓形形狀或矩形形狀，且係包含至少一個縱向方向及一個短方向之一形狀。藉由將柱狀部分形成為一各向異性形狀，可增加經預先確定之一台階部分上之一有限空間 之Y方向中之密度，且可增加X方向上之第二面積矩。
在上述實施例及修改中，支柱PL在俯視圖中具有一實質上正圓形狀。然而，支柱可具有一卵形形狀或一橢圓形形狀。
雖然已描述某些實施例，但此等實施例僅藉由實例呈現，且不意欲限制本發明之範疇。事實上，本文描述之新型實施例可依多種其他形式體現；此外，可進行呈本文描述之實施例之形式之各種省略、替代及改變而不會脫離本發明之精神。附隨發明申請專利範圍及其等之等效物意欲覆蓋如將落在本發明之範疇及精神內之此類形式或修改。
AR:胞陣列部分
BK:區塊絕緣層
CH:通道層
CL:柱狀部分
CR:核心部分
CS:電荷儲存層
CT:接點
CV:絕緣層
Ht:高度位置
IL:絕緣層
LM:堆疊式主體
MC:記憶胞
ME:記憶層
PL:支柱
SGb:最下階
SGt:最上階
SGxa:階
SGxb:階
SGya:階
SGyb:階
SGyc:階
SR:階梯部分
STx:狹縫
STy:狹縫
TN:穿隧絕緣層
UL:基底結構
WR:接線層
WR:接線層
WRb:接線層
WRt:接線層

Claims (20)

  1. 一種半導體記憶裝置，其包括：一堆疊式主體，其具有一階梯部分，其中複數個金屬層經由一絕緣層堆疊，且該複數個金屬層之端部依一階梯式方式形成；複數個支柱，其在該堆疊式主體之一堆疊方向上延伸以自該堆疊式主體之一最上金屬層至一最下金屬層穿透該堆疊式主體，及在與配置在該堆疊式主體之一中心附近之至少金屬層之各自相交點處形成該複數個金屬層之複數個記憶胞；複數個柱狀部分，其配置於該階梯部分之階中且穿透該階梯部分；及一帶部，其提供在該階梯部分之一最下階之該金屬層之一前端部分附近，該帶部在一第一方向上沿該前端部分延伸且劃分該堆疊式主體與該堆疊式主體之一周邊區域，其中從該堆疊方向觀看時，配置於該最下階中之該等柱狀部分之覆蓋範圍大於配置於僅在第二方向上鄰近該最下階之一上階(upper step)中之該等柱狀部分之覆蓋範圍，該第二方向朝向配置有該等記憶胞配置之一區域。
  2. 如請求項1之半導體記憶裝置，其中配置於該最下階中之該等柱狀部分之該覆蓋範圍係25%或更多。
  3. 如請求項2之半導體記憶裝置，其中該等柱狀部分之該覆蓋範圍基於在與該最上金屬層之一上表面相同 之一高度位置處由該複數個柱狀部分佔據之一總面積和計算。
  4. 如請求項1之半導體記憶裝置，其中配置於該最下階中之該等柱狀部分之至少一者之一直徑大於該等支柱之一直徑，且係該等支柱之該直徑之1.4倍或更少。
  5. 如請求項1之半導體記憶裝置，其中該等柱狀部分之至少一者具有一形狀，其在俯視圖中具有包含一縱向方向及一短方向之各向異性，且該等柱狀部分之至少一者之該縱向方向定向成沿該第二方向之一方向。
  6. 如請求項5之半導體記憶裝置，其中該等柱狀部分之至少一者在俯視圖中具有一卵形形狀、一橢圓形形狀或一矩形形狀。
  7. 如請求項5之半導體記憶裝置，其中該等柱狀部分之至少一者之該縱向方向與該短方向之一比係2.0或更少。
  8. 如請求項5之半導體記憶裝置，其中該等柱狀部分之至少另一者在俯視圖中具有一實質上正圓形形狀。
  9. 如請求項5之半導體記憶裝置，其中配置於該最下階中之該等柱狀部分之至少一者之該縱向方向與該短方向之一比大於配置於僅在該第二方向上鄰近該最下階之該上階中之該等柱狀部分之至少一者之一縱向方向與一短方向之一比。
  10. 如請求項1之半導體記憶裝置，其中該帶部配置在距離該階梯部分之該最下階之該金屬層之該前端部分5μm內之一位置處。
  11. 如請求項1之半導體記憶裝置，其中該階梯部分之該最下階在該第二方向上配置在該帶部與僅在該第二方向上鄰近該最下階之該上階之間之一位置處。
  12. 一種半導體記憶裝置，其包括：一堆疊式主體，其具有一階梯部分，其中複數個金屬層經由一絕緣層堆疊，且該複數個金屬層之端部依一階梯式方式形成；複數個支柱，其在該堆疊式主體之一堆疊方向上延伸以自該堆疊式主體之一最上金屬層至一最下金屬層穿透該堆疊式主體，及在與配置在該堆疊式主體之一中心附近之至少金屬層之各自相交點處形成該複數個金屬層之複數個記憶胞；複數個柱狀部分，其配置於該階梯部分之階中且穿透該階梯部分；及一帶部，其提供在該階梯部分之一最下階之該金屬層之一前端部分附近，該帶部在一第一方向上沿該前端部分延伸且劃分該堆疊式主體與該 堆疊式主體之一周邊區域，其中配置於該最低階中之該等柱狀部分之一覆蓋範圍係25%或更多。
  13. 如請求項12之半導體記憶裝置，其中該等柱狀部分之該覆蓋範圍基於在與該最上金屬層之一上表面相同之一高度位置處由該複數個柱狀部分佔據之一總面積和計算。
  14. 如請求項12之半導體記憶裝置，其中配置於該最下階中之該等柱狀部分之至少一者之一直徑大於該等支柱之一直徑且係該等支柱之該直徑之1.4倍或更少。
  15. 如請求項12之半導體記憶裝置，其中該等柱狀部分之至少一者在俯視圖中具有一形狀，該形狀具有包含一縱向方向及一短方向之各向異性，且該等柱狀部分之至少一者之該縱向方向定向成正交於該第一方向之一第二方向。
  16. 如請求項15之半導體記憶裝置，其中該等柱狀部分之至少一者在俯視圖中具有一卵形形狀、一橢圓形形狀或一矩形形狀。
  17. 如請求項15之半導體記憶裝置，其中該等柱狀部分之至少一者之該縱向方向與該短方向之一比係2.0或更 少。
  18. 如請求項15之半導體記憶裝置，其中該等柱狀部分之至少另一者在俯視圖中具有一實質上正圓形形狀。
  19. 如請求項12之半導體記憶裝置，其中該帶部配置在距離該階梯部分之該最下階之該金屬層之該前端部分5μm內之一位置處。
  20. 如請求項12之半導體記憶裝置，其中該階梯部分之該最下階在一第二方向上配置在該帶部與僅在該第二方向上鄰近該最下階之一上階之間之一位置處，該第二方向正交於該第一方向。
TW108125023A 2019-02-05 2019-07-16 半導體記憶裝置 TWI722488B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019018875A JP2020126938A (ja) 2019-02-05 2019-02-05 半導体記憶装置
JP2019-018875 2019-02-05

Publications (2)

Publication Number Publication Date
TW202036863A TW202036863A (zh) 2020-10-01
TWI722488B true TWI722488B (zh) 2021-03-21

Family

ID=71837650

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108125023A TWI722488B (zh) 2019-02-05 2019-07-16 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10892273B2 (zh)
JP (1) JP2020126938A (zh)
CN (1) CN111524895B (zh)
TW (1) TWI722488B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022014007A (ja) 2020-07-06 2022-01-19 キオクシア株式会社 半導体記憶装置
US11727971B2 (en) 2020-12-22 2023-08-15 Macronix International Co., Ltd. Memory device and method of fabricating the same
JP2022146608A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置
JP2023032049A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 半導体装置
US20230137958A1 (en) * 2021-11-02 2023-05-04 Micron Technology, Inc. Integrated Circuitry, Memory Circuitry Comprising Strings Of Memory Cells, And Method Of Forming Integrated Circuitry

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616985B (zh) * 2015-09-11 2018-03-01 Toshiba Memory Corp Semiconductor device
TWI635598B (zh) * 2016-04-13 2018-09-11 東芝記憶體股份有限公司 半導體裝置及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009274A1 (en) * 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9711527B2 (en) 2015-09-11 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
KR20180096878A (ko) 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
US10332900B2 (en) * 2017-02-27 2019-06-25 Samsung Electronics Co., Ltd. Vertical memory devices
JP2018157096A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
CN109300902A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 3d存储器件
US11018063B2 (en) * 2018-11-26 2021-05-25 Sandisk Technologies Llc Method and apparatus for nanoscale-dimension measurement using a diffraction pattern filter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616985B (zh) * 2015-09-11 2018-03-01 Toshiba Memory Corp Semiconductor device
TWI635598B (zh) * 2016-04-13 2018-09-11 東芝記憶體股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN111524895B (zh) 2023-11-24
JP2020126938A (ja) 2020-08-20
CN111524895A (zh) 2020-08-11
US20200251484A1 (en) 2020-08-06
TW202036863A (zh) 2020-10-01
US10892273B2 (en) 2021-01-12

Similar Documents

Publication Publication Date Title
TWI722488B (zh) 半導體記憶裝置
JP5960369B1 (ja) 階段構造を含む半導体デバイスおよびこれに関連する方法
US10249642B2 (en) Semiconductor memory device
US9076797B2 (en) 3D memory array
US9991276B2 (en) Semiconductor device
US11037948B2 (en) Semiconductor storage device and method for manufacturing semiconductor storage device
TWI712156B (zh) 半導體記憶裝置及其製造方法
TWI536626B (zh) 三維半導體元件
JP2020035926A (ja) 半導体記憶装置
TWI771911B (zh) 半導體記憶裝置
TWI582965B (zh) 具縮小尺寸串列選擇線元件之三維半導體元件
JP2023090215A (ja) 半導体記憶装置
TWI825841B (zh) 半導體記憶裝置
TWI830152B (zh) 半導體記憶裝置
US20230284447A1 (en) Semiconductor memory device
US11056152B2 (en) Semiconductor memory device
TWI806350B (zh) 半導體記憶裝置
TWI538167B (zh) 三維半導體元件
JP2023042874A (ja) 半導体装置
JP2023026879A (ja) 半導体記憶装置および半導体記憶装置の製造方法