CN111524895A - 半导体存储器装置 - Google Patents

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Abstract

实施例的半导体存储器装置包含：堆叠式主体，其具有阶梯部分，在所述堆叠式主体中多个金属层经由绝缘层堆叠，且所述多个金属层的端部以阶梯式方式形成；多个柱状部分，其布置于所述阶梯部分的阶中且穿透所述阶梯部分；及带部，其提供在所述阶梯部分的最下阶的所述金属层的前端部分附近，所述带部在第一方向上沿所述前端部分延伸且划分所述堆叠式主体与所述堆叠式主体的外围区域，其中布置于所述最下阶中的所述柱状部分的覆盖范围大于布置于仅在朝向所述存储器单元布置在其处的区域的第二方向上邻近所述最下阶的上阶中的所述柱状部分的覆盖范围。

Description

半导体存储器装置
相关申请案的交叉参考
本申请案是基于且主张2019年2月5日申请的第2019-18875号日本专利申请案的优先权权益；所述日本专利申请案的全部内容通过引用方式并入本文中。
技术领域
本文描述的实施例大体上涉及半导体存储器装置。
背景技术
在三维非易失性存储器中，存储器单元关于多个堆叠式接线层三维地布置。在此配置中，如何维持堆叠式结构的强度是一个问题。
发明内容
实施例实现一种能够维持堆叠式结构的强度的半导体存储器装置。
根据实施例的半导体存储器装置包含：堆叠式主体，其具有阶梯部分，其中多个金属层经由绝缘层堆叠，且所述多个金属层的端部以阶梯式方式形成；多个支柱，其在所述堆叠式主体的堆叠方向上延伸以使所述堆叠式主体从所述堆叠式主体的最上金属层穿透到最下金属层，及在与布置在所述堆叠式主体的中心附近的至少金属层的相应相交点处形成所述多个金属层的多个存储器单元；多个柱状部分，其布置于所述阶梯部分的阶中且穿透所述阶梯部分；及带部，其提供在所述阶梯部分的最下阶的所述金属层的前端部分附近，所述带部在第一方向上沿所述前端部分延伸且划分所述堆叠式主体与所述堆叠式主体的外围区域，其中布置于所述最下阶中的所述柱状部分的覆盖范围大于布置于上阶中的柱状部分的覆盖范围，所述上阶仅在朝向布置所述存储器单元的区域的第二方向上邻近所述最下阶。
附图说明
图1A及图1B是说明根据实施例的半导体存储器装置的配置实例的视图；
图2A及图2B是说明设置于根据实施例的半导体存储器装置中的柱状部分的布置实例的平面图及透视图；
图3A及3B是说明根据实施例的制造半导体存储器装置的处理过程的实例的流图；
图4A及4B是说明根据实施例的制造半导体存储器装置的处理过程的实例的流图；
图5A及5B是说明根据实施例的制造半导体存储器装置的处理过程的实例的流图；
图6A及6B是说明根据实施例的制造半导体存储器装置的处理过程的实例的流图；
图7A及7B是说明根据实施例的制造半导体存储器装置的处理过程的实例的流图；
图8A及图8B是说明设置于根据实施例的第一修改的半导体存储器装置中的柱状部分的布置实例的平面图；
图9是说明设置于根据实施例的第二修改的半导体存储器装置中的柱状部分的布置实例的平面图；
图10是说明设置于根据实施例的第三修改的半导体存储器装置中提供的柱状部分的布置实例的平面图；
图11是模拟在根据实例的配置的层之间具有间隙的堆叠式主体中的绝缘层的弯曲风险的图形；及
图12是模拟从根据实例的配置的柱状部分开始的堆叠式主体的开裂风险的图形，其。
具体实施方式
在下文中，将参考图式详细描述本发明。注意，本发明不限于以下实施例。此外，以下实施例中的构成元件包含由所属领域的技术人员容易地设想出的元件或基本上相同的元件。
[实施例]
将参考图1A到10描述根据实施例及修改的半导体存储器装置。
(半导体存储器装置的配置实例)
图1A是说明根据实施例的半导体存储器装置1的配置实例的图。图1A是沿X方向的半导体存储器装置1的横截面图，且图1B是半导体存储器装置1的平面图。注意，在图1B中，省略堆叠式主体LM上方的绝缘层CV。在说明书中，上下方向是基于稍后描述的阶梯部分SR的形状来定义。更特定来说，向上方向是其中阶梯部分SR的平台部分面向的方向，即，向上方向是其中阶梯部分SR中的每一阶中的层间绝缘层IL的暴露表面面向的方向。
如图1A及1B中说明，半导体存储器装置1包含堆叠式主体LM，其中多个绝缘层IL与多个接线层WR交替地堆叠在基底结构UL上。基底结构UL可为经由绝缘层布置在堆叠式主体LM上的衬底(例如硅衬底)或具有进一步插入于绝缘层与衬底之间的源线或类似物的结构。绝缘层IL是(例如)SiO2层或类似物且用作层间绝缘层。接线层WR是(例如)金属层，例如W层或Mo层。在图1A中，接线层WRb是最下接线层WR，且接线层WRt是最上接线上WR。注意，接线层WR的堆叠式层的数目可为任何数目，例如，约100。
堆叠式主体LM通过在X方向上延伸的狭缝STx划分为多个部分。狭缝STx是从接线层WRt到接线层WRb穿透堆叠式主体LM的沟槽，且狭槽STx填充有(例如)绝缘层。导电层可使用绝缘层作为衬里填充于狭缝STx中，且狭缝STx可用作源线接点或类似物。
堆叠式主体LM通过在Y方向上延伸的在X方向上靠近堆叠式主体LM的前端部分的狭槽STy从堆叠式主体LM的外围区域切除。狭槽STy是穿透覆盖整个堆叠式主体LM的绝缘层CV且达到基底结构UL的沟槽，且狭槽STy填充有(例如)绝缘层。堆叠式主体LM的外围区域是在X方向上从堆叠式主体LM的前端部分附近一致到达切缝的区域。狭缝STy布置于在X方向上从堆叠式主体LM的前端部分朝向切缝在5μm内(更有利地，在1μm内)的位置处。
注意，狭缝STx的端部可连接到狭缝STy的侧表面而与图1B中的实例无关。
堆叠式主体LM包含单元阵列部分AR，其中多个存储器单元MC是三维布置的。存储器单元MC形成于支柱PL的侧表面中及每一接线层WR的高度位置处，支柱PL从接线层WRt到接线层WRb穿透堆叠式主体LM且达到基底结构UL。
在俯视图中，支柱PL具有(例如)接近正圆的形状，且支柱PL以交错图案或正方形晶格图案布置于单元阵列部分AR中。支柱PL具有柱状核心部分CR及覆盖核心部分CR的侧表面及底表面的通道层CH。此外，支柱PL包含覆盖通道层CH的侧表面的存储器层ME。存储器层ME具有(从通道层CH的侧表面的侧开始按顺序)隧穿绝缘层TN、电荷存储层CS及块绝缘层BK。核心部分CR、隧穿绝缘层TN及块绝缘层BK是(例如)SiO2层或类似物。通道层CH是(例如)非晶硅层或多晶硅层。电荷存储层CS是(例如)SiN层或类似物。存储器单元MC在每一接线层WR的高度位置处由通道层CH及存储器层ME形成。
此处，在上述接线层WR当中，在相同高度位置处连接到存储器单元MC的接线层WR用作字线。当经预先确定的电压施加于字线时，执行关于存储器单元MC的数据写入及读取。此外，包含最下接线层WRb的一或多个下接线层WR及包含最上接线层WRt的一或多个上接线层WR可用作选择栅极线。当属于经预先确定的支柱PL且连接到选择栅极线的选择栅极接通或断开时，使属于支柱PL的存储器单元MC进入经选择的或非所选择的状态。
注意，可使包含最下接线层WRb的下接线层WR用作字线而无需用作选择栅极线，且非金属层(例如多晶硅层)可单独地被提供在堆叠式主体LM下方且用作选择栅极线。此选择栅极线作为非金属层不包含于堆叠式主体LM中。因此，上述接线层WRb及WRt作为构成堆叠式主体LM的金属层对应于接线层WR的最下层及最上层。
堆叠式主体LM包含阶梯部分SR，其中绝缘层IL及接线层WR的端部以阶梯式方式在X方向上形成于外围部分。
阶梯部分SR包含最下阶SGb，其具有比堆叠式主体LM的前端部分中的其它阶更宽的平台部分。此外，阶梯部分SR包含阶SGxa及SGxb，其在X方向上朝向单元阵列部分AR一次升高两个接线层WR。即，最下阶SGb的平台部分布置于在Y方向上延伸的狭缝STy与在X方向上的阶SGxa及SGxb之间的位置处。阶SGxa及SGxb不具有像最下阶SGb那样的宽平台部分。此外，阶梯部分SR包含阶SGya、SGyb及SGyc，其关于阶SGb、SGxa及SGxb在Y方向侧上一次升高一个接线层WR。图1A的横截面图通过虚线说明阶SGya、SGyb及SGyc。注意，阶SGya也关于最下阶SGb定位在X方向侧上且具有比其它阶相对更宽的平台部分，类似于最下阶SGb。其它阶SGyb及SGyc不具有像最下阶SGb那样的宽平台部分。最下阶SGb属于上述接线层WRb，且接线层WRt形成最上阶SGt。
用于连接接线层WR及上层接线的接点CT布置于阶梯部分SR的阶SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt中的每一者中。每一接点CT连接到阶SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt中的每一者中的最上接线层WR。接点CT是(例如)W层或类似物。
支撑堆叠式主体LM的多个柱状部分CL布置于阶梯部分SR的阶SGb、SGxa、SGxb、SGya、SGyb、SGyc及SGt中的每一者中。在俯视图中，每一柱状部分CL具有(例如)接近正圆的形状，且柱状部分CL的大小(例如)大约与支柱PL的大小相同。柱状部分CL从等于或高于接线层WRt的上表面的高度位置Ht的高度穿透绝缘层CV及阶梯部分SR且达到基底结构UL。柱状部分CL通过(例如)类似于支柱PL的构件配置。即，柱状部分CL包含(从中心部分开始按顺序)SiO2层、非晶硅层或多晶硅层、SiO2层、SiN层、SiO2层及类似物。然而，柱状部分CL可能不通过类似于支柱PL的构件配置，且在此案例中，柱状部分CL可通过(例如)SiO2层或SiN层的单个层或多个层配置。
(柱部分的布置实例)
然后，提供于半导体存储器装置1中的柱状部分CL的布置实例将参考图2A及2B进行描述。图2A及图2B是说明根据实施例的提供于半导体存储器装置1中的柱状部分CL的布置实例的平面图及透视图。图2A及2B说明最上接线层WRt的上表面的高度位置Ht(参见图1A)处的平面图。
图2A中的左侧说明最下阶SGb及在X方向及Y方向两者上邻近最下阶SGb的阶SGya上方的接线层WRt的上表面的高度位置Ht处的平面图。如图2A中的左侧上说明，多个柱状部分CL以交错图案布置于最下阶SGb中。交错图案是(例如)一阵列，其中一条线的柱状部分CL按经预先确定的间距布置在X方向上，且下一条线的柱状部分CL按经预先确定的间距的半部关于一条线的柱状部分CL布置，且这些布置交替地重复。换句话来说，多个柱状部分CL以六边形晶格形状布置，其中柱状部分CL布置在六边形的相应拐角处，且柱状部分CL也定位在六边形的中心部分处。此外，换句话来说，可以说多个柱状部分CL以三角形晶格形状布置。
布置于上文描述的最下阶SGb中的柱状部分CL的覆盖范围是(例如)30.4％。举例来说，柱状部分CL的覆盖范围如下计算。首先，在接线层WRt的上表面的高度位置Ht处获得由布置于最下阶SGb中的柱状部分CL占据的总面积和Sc。此外，获得最下阶SGb的平台部分的面积St(注意，最下阶SGb的平台部分在俯视图中具有L形状)。更具体来说，如图2A中的右侧上说明，在此案例中，平台部分的面积St是由最下阶SGb所属的最下接线层WRb的阶梯部分的端部(阶梯部分SR的前端部分)Esg划分出的区域的面积，接线层WRb的两个端部Est通过狭缝STx划分，且多个端部Ex及Ey在作为比接线层WRb高且覆盖最下接线层WRb的一个层的接线层WR的X方向及Y方向上。接着，柱状部分CL的面积的总和Sc与平台部分的面积St的比(以百分比表达)是柱状部分CL的覆盖范围。
图2B中的左侧说明在X方向(单元阵列部分AR的方向)上邻近最下阶SGb的阶SGxa及在Y方向上邻近阶SGxa的阶SGyb上方的接线层WRt的上表面的高度位置Ht处的平面图。如图2B中的左侧上说明，多个柱状部分CL以交错图案布置于阶SGxa中。注意，柱状部分CL不能围绕同样布置在阶SGxa中的接点CT布置。
出于此原因，布置于阶SGxa中的柱状部分CL的覆盖范围是(例如)28.3％。布置于阶SGxa中的柱状部分CL的覆盖范围类似于上文描述那样计算。即，在接线层WRt的上表面的高度位置Ht处获得由布置于阶SGxa中的柱状部分CL占据的总面积和Sc。此外，获得阶SGxa的矩形平台部分的面积St。更具体来说，如图2B中的右侧上说明，在此案例中，平台部分的面积St是由第三接线层WR的阶梯部分的端部Esga从阶SGxa所属的最下层划出的区域的面积，接线层WR的一侧端部Esta通过狭缝STx划分，且端部Exa及Eya在作为上方的一个层且覆盖阶SGxa所属的接线层WR的接线层WR的X方向及Y方向上。接着，柱状部分CL的面积的总和Sc与平台部分的面积St的比(以百分比表达)是柱状部分CL的覆盖范围。
此处，接点CT也布置于最下阶SGb中。然而，布置于最下阶SGb中的柱状部分CL的覆盖范围大于布置于阶SGxa中的柱状部分CL的覆盖范围。这是因为最下阶SGb具有比其它阶(例如阶SGxa)更宽的平台部分。在最下阶SGb中，柱状部分CL布置在宽的平台部分的基本上整个表面上。出于此原因，在最下阶SGb中，由于不能围绕接点CT布置柱状部分CL而引起的覆盖范围减小的影响被降低。
出于类似原因，布置于最下阶SGb中的柱状部分CL的覆盖范围大于布置于阶SGxa上方的其它阶SGxb、SGyb及SGyc中的柱状部分CL的覆盖范围。此类覆盖范围中的每一者通过(例如)在接线层WRt的上表面的高度位置Ht处布置于其它阶SGxb、SGyb及SGyc中的每一者中的柱状部分CL的总面积和Sc与其它阶SGxb、Sgyb及SGyc中的每一者的平台部分的面积St的比。此时，针对阶SGxb、SGyb及SGyc中的每一者，个别平台部分的面积St类似于阶SGxa或类似物的平台部分的面积St那样计算。
(制造半导体存储器装置的处理实例)
然后，将参考图3A及7B描述制造实施例的半导体存储器装置1的处理的实例。图3A及7B是说明根据实施例的制造半导体存储器装置1的处理过程的实例的流图。
如图3A中说明，堆叠式主体LMs(其中多个绝缘层IL及多个牺牲层SC交替地堆叠)形成在基底结构UL上。牺牲层SC是在后一过程中可用接线层WR替代的层，且是(例如)SiN层或类似物。
如图3B中说明，堆叠式主体LMs的端部中的绝缘层IL及牺牲层SC经部分移除以在堆叠式主体LMs中形成阶梯部分SR。接着，整个堆叠式主体LMs用绝缘层CV覆盖。
如图4A中说明，从最上牺牲层SC穿透到最下牺牲层SC穿透堆叠主体LMs且达到基底结构UL的多个孔HL形成于单元阵列部分AR中。另外，形成穿透阶梯部分SR的阶上方的绝缘层CV及所述阶且达到基底结构UL的多个孔HL。举例来说，单元阵列部分AR中的孔HL及阶梯部分SR中的孔HL共同地形成。
如图4B中说明，例如，作为块绝缘层BK的SiO2层、作为电荷存储层CS的SiN层、作为隧穿绝缘层TN的SiO2层、作为通道层CH的硅层、作为核心部分CR的SiO2层及类似物按顺序从单元阵列部分AR中的孔HL中的每一者中的孔HL的内壁侧形成。借此，多个支柱PL形成于单元阵列部分AR中。
此外，此时，上文描述的SiO2层、SiN层、SiO2层、硅层、SiO2层及类似物按顺序形成于阶梯部分SR的孔HL中。借此，多个柱状部分CL形成于阶梯部分SR中。
如上文描述，例如，单元阵列部分AR的支柱PL及阶梯部分SR的柱状部分CL共同地形成。注意，支柱PL及柱状部分CL可单独形成，且柱状部分CL无需具有含与支柱PL相同的配置的层结构。
如图5A中说明，在阶梯部分SR的前端部分附近形成在Y方向上延伸的沟槽TRy。此时，在X方向上延伸的沟槽(未说明)也穿过堆叠式主体LMs形成。在X方向上延伸的沟槽形成在图1B中的狭缝STx的位置处。
如图5B中说明，堆叠式主体LMs的牺牲层SC穿过在X方向上延伸的沟槽移除。借此，在相应绝缘层IL之间生成间隙。包含间隙的堆叠式主体LMs由单元阵列部分AR中的多个支柱PL支撑且由阶梯部分SR中的多个柱状部分CL支撑。
如图6A中说明，穿过在X方向上延伸的沟槽在绝缘层IL之间的间隙中填充金属材料以形成接线层WR。借此，形成堆叠主体LM(其中多个绝缘层IL及多个接线层WR交替地堆叠)。
图5B到6A中的处理可称为用作为金属层的接线层WR替换作为绝缘层的牺牲层SC的替换处理。上述接线层WRt及WRb对应于由替换处理替换的金属层的最上层及最下层。
如图6B中说明，沟槽TRy填充有绝缘材料以形成狭缝STy。此时，在X方向上延伸的沟槽也填充有绝缘材料以形成狭缝STx。注意，在X方向上延伸的沟槽可进一步填充导电材料以用作源线接点。
如图7A中说明，相应地形成穿透绝缘层CV且达到阶梯部分SR的阶的接线层WR的孔HL。
如图7B中说明，每一孔HL填充有导电材料以形成接点CT。
因此，终止实施例的制造半导体存储器装置1的处理。
如上文描述，根据实施例的半导体存储器装置1通过易碎堆叠式主体LMs在移除牺牲层SC之后包含间隙的状态制造。如何维持堆叠式主体LMs的强度是一个问题。
更具体来说，朝向堆叠式主体LMs的中心部分，即，朝向单元阵列部分AR的方向的应力在具有间隙的堆叠式主体LMs中生成，且使绝缘层IL弯曲。此应力的因素包含通过阶梯部分SR上方的绝缘层CV的压缩应力、通过用于牺牲层SC的移除液体作用于邻近绝缘层IL之间的表面张力及类似物。狭缝STy从外围区域切掉堆叠式主体LMs以抑制朝向单元阵列部分AR的方向的应力。
同时，当朝向单元阵列部分AR的方向的应力通过狭缝STy缓解时，朝向相对侧，即，朝向堆叠式主体LMs的外部的应力生成。布置于阶梯部分SR中的柱状部分CL缓解朝向堆叠式主体LMs的外部的应力。此时，狭缝STy附近的柱状部分CL特别易受朝向堆叠式主体LMs的外部的应力影响。
举例来说，仅通过在俯视图中以正方形晶格方式将具有与支柱相同的形状的柱状部分布置于阶梯部分中的每一阶中，布置于狭缝附近的阶梯部分的最下阶中的柱状部分不能支持具有间隙的堆叠式主体抵抗朝向堆叠式主体的外部的应力，且从柱状部分开始的开裂可发生在堆叠式主体上。
根据实施例的半导体存储器装置1，在俯视图中，最下阶SGb中的多个柱状部分CL以交错图案布置。以所述布置，柱状部分CL可以高覆盖范围布置，且朝向堆叠式主体LMs的外部的应力可经缓解以抑制堆叠式主体LMs中的开裂。
根据实施例的半导体存储器装置1，例如，多个柱状部分CL具有与支柱PL相同的形状，且通过相同材料配置。借此，柱状部分CL及支柱PL可共同地形成，且不增加制造半导体存储装置1的处理过程的数目。
(第一修改)
然后，将参考图8A及8B描述实施例的第一修改的半导体存储器装置。图8A及8B是说明设置于根据实施例的第一修改的半导体存储器装置中的柱状部分CLa及CLb的布置实例的平面图。
图8A是最下阶SGb及在X方向及Y方向两者上邻近最下阶SGb的阶SGya上方的接线层WRt的上表面的高度位置Ht(参见图1A)处的平面图。如图8A中说明，在俯视图中具有卵形形状的多个柱状部分CLa以正方形晶格图案布置于最下阶SGb中。换句话来说，多个柱状部分CLa的布置是栅格状形状。此时，卵形柱状部分CLa的主轴有利地在应力方向上定向，即，在X方向上定向。柱状部分CLa的主轴与短短轴的比是(例如)2.0或更少。在俯视图中具有接近正圆的形状的柱状部分CL可适当地布置于卵形柱状部分CLa之间。借此，柱状部分CLa及CL的覆盖范围可增加。
在图8A中的实例中，布置于最下阶SGb中的柱状部分CLa及CL的覆盖范围是(例如)27.7％。柱状部分CLa及CL的覆盖范围类似于上述实施例那样计算。
图8B是在X方向(单元阵列部分AR的方向)上邻近最下阶SGb的阶SGxa及在Y方向上邻近阶SGxa的阶SGyb上方的接线层WRt的上表面的高度位置Ht处的平面图。如图8B中说明，具有主轴比最下阶SGb中的柱状物部分CLa短的卵形形状的多个柱状部分CLb以正方形晶格图案排列于阶SGxa中。例如，柱状部分CLb的主轴与短轴的比小于1.5。使柱状部分CLb的主轴比柱状部分CLa的主轴短的原因是避免布置于比最下阶SGb更窄的阶SGxa中的接点CT及尽可能靠近接点CT地布置柱状部分CLb。即使在阶SGxa中，柱状部分CLb的主轴有利地在作为应力方向的X方向上定向。柱状部分CL可适当地布置于柱状部分CLb之间。
在图8B中的实例中，布置于阶SGxa中的柱状部分CLb及CL的覆盖范围是(例如)22.6％。柱状部分CLb及CL的覆盖范围类似于上述实施例那样计算。
如上文描述，即使在第一修改中，布置于最下阶SGb中的柱状部分CLa及CL的覆盖范围大于布置于阶SGxa中的柱状部分CLb及CL的覆盖范围。此外，布置于最下阶SGb中的柱状部分CLa及CL的覆盖范围大于布置于阶SGxa上方的其它阶SGxb、SGyb及SGyc中的柱状部分CLb及CL的覆盖范围。
根据第一修改的半导体存储器装置，多个柱状部分CLa及CLb具有卵形形状。因此，例如，柱状部分CLa及CLb中的每一者的面积可相比于在实施例中具有基本上正圆形状的柱状部分CL增加，且作用于柱状部分CLa及CLb上的应力可分散。此外，第二面积距，其是取决于特定结构的横截面形状的弯曲困难度的指数，随着所述结构在应力方向上(即，在变形方向上)具有较长横截面而变大。此外，例如，通过在应力方向上定向柱状部分CLa及CLb的主轴，即使在覆盖范围小于实施例的柱状部分CL的覆盖范围时，也可获得优于实施例的半导体存储器装置1的应力缓解效应的应力缓解效应。
根据第一修改的半导体存储器装置，卵形柱状部分CLa的主轴与短轴的比被设置为2.0或更小。因为柱状部分CLa与支柱PL的形状及横截面面积的差异被充足地抑制，所以在形成柱状部分CLa及支柱PL时柱状部分CLa与支柱PL之间的处理特性中的差异也在经预先确定的范围内被抑制。由此，柱状部分CLa及支柱PL可共同地形成。此时，使主轴与短轴的比小于1.5的柱状部分CLb也可共同地形成。
(第二修改)
然而，将参考图9描述实施例的第二修改的半导体存储器装置。图9是说明设置于根据实施例的第二修改的半导体存储器装置中的柱状部分CLc的布置实例的平面图。
图9是最下阶SGb及在X方向及Y方向两者上邻近最下阶SGb的阶SGya上方的接线层WRt的上表面的高度位置Ht处的平面图。如图9中说明，具有接近具有大于支柱PL的直径的正圆的形状的柱状部分CLc以正方形晶格图案排列在最下阶SGb中。一些柱状部分CLc可布置在其它柱状部分CLc的间距的一半位置处，且柱状部分CLc的部分可以交错图案布置。柱状部分CLc的直径是支柱PL的1.4倍或更小。通过将柱状部分CLc的直径保持为支柱PL的1.4倍或更小，柱状部分CLc及支柱PL可共同地形成。
在图9中的实例中，布置于最下阶SGb中的柱状部分CLc的覆盖范围是(例如)30％。柱状部分CLc的覆盖范围类似于上述实施例那样计算。
如上文描述，第二面积距也可通过增加柱状部分CLc的直径增加。此外，应力作用于其处的面积可增加且分散。因此，堆叠式主体LMs中的应力可经缓解以抑制堆叠式主体LMs中的开裂。
(第三修改)
然而，将参考图10描述实施例的第三修改的半导体存储器装置。图10是说明设置于根据实施例的第三修改的半导体存储器装置中的柱状部分CLd的布置实例的平面图。
图10是最下阶SGb及在X方向及Y方向两者上邻近最下阶SGb的阶SGya上方的接线层WRt的上表面的高度位置Ht处的平面图。如图10中说明，框状柱状部分CLd布置于最下阶SGb中。
通过使柱状部分CLd成框形，柱状部分CLd的大小可任意地设置，且柱状部分CLd的覆盖范围可增加到大于(例如)50％。借此，在第三修改的半导体存储器装置中，可获得更优于第一修改的半导体存储器装置的应力缓解效应的应力缓解效应。
然而，难以与支柱PL一起共同地形成此柱状部分CLd，且柱状部分CLd单独形成。在此案例中，柱状部分CLd可通过绝缘层(例如(举例来说)SiO2层或SiN层)配置。此时，柱状部分CLd的配置可为单个层或多个层。
[实例]
然后，实例的配置将使用图11及12进行描述。假设对应于上述第一修改的配置作为实例的配置，模拟在层之间具有间隙的堆叠式主体中的绝缘层的弯曲风险及从柱状部分开始的堆叠式主体的开裂风险。
针对关于实例的比较性实例的配置类似地模拟绝缘层的弯曲风险及堆叠式主体的开裂风险。比较性实例具有一配置，其中具有类似于上述支柱PL的正圆形状及横截面面积的柱状部分以栅格状形状布置。此时，布置于最下阶中的柱状部分的覆盖范围是22.2％，且布置于在X方向上邻近最下阶的阶中的柱状部分的覆盖范围是15.6％。
图11说明绝缘层的弯曲风险的柱状图。柱状图的垂直轴表示归一化弯曲风险。此时，当弯曲风险变为1.0或更大时，在堆叠于堆叠式主体中的绝缘层中发生弯曲。如图11中说明，在比较性实例的配置中，弯曲风险接近1.2，且预测在绝缘层中发生弯曲。同时，在实例的配置中，弯曲风险小于0.8，且预测抑制绝缘层的弯曲。
图12说明堆叠式主体的开裂风险的柱状图。柱状图的垂直轴表示归一化开裂风险。此时，当开裂风险变为1.0或更大时，在堆叠式主体中发生开裂。如图12中说明，在比较性实例的配置中，开裂风险接近1.0，且预测在堆叠式主体中发生开裂。同时，在实例的配置中，开裂风险是0.6或更大，且预测抑制堆叠式主体中的开裂。
如上文描述，已发现，通过将柱状部分形成为在俯视图中为卵形形状及将布置于最下阶中的柱状部分的覆盖范围增加到25％或更多，堆叠式主体的应力得到缓解，且堆叠式主体中的绝缘层的弯曲及堆叠式主体中的开裂可被抑制。
在上述实施例及修改中，柱状部分CL及类似物布置于阶梯部分SR中。然而，柱状部分可同样也布置于单元阵列部分AR中。
在上述第一修改中，柱状部分CLa及CLb在俯视图中具有卵形形状。然而，柱状部分可具有椭圆形形状或矩形形状作为用于改进第二面积距的形状。换句话来说，柱状部分在俯视图中具有具各向异性的形状。具有各向异性的形状不限于上述卵形形状、椭圆形形状或矩形形状，且为包含至少一个纵向方向及一个短方向的形状。通过将柱状部分形成为各向异性形状，可增加经预先确定的平台部分上的有限空间的Y方向中的密度，且可增加X方向上的第二面积距。
在上述实施例及修改中，支柱PL在俯视图中具有基本上正圆形状。然而，支柱可具有卵形形状或椭圆形形状。
虽然已描述某些实施例，但这些实施例仅通过实例呈现，且不希望限制本发明的范围。事实上，本文描述的新颖实施例可以多种其它形式体现；此外，可进行呈本文描述的实施例的形式的各种省略、替代及改变而不会背离本发明的精神。所附权利要求书及其等效物希望覆盖如将落在本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
堆叠式主体，其具有阶梯部分，其中多个金属层经由绝缘层堆叠，且所述多个金属层的端部以阶梯式方式形成；
多个支柱，其在所述堆叠式主体的堆叠方向上延伸以从所述堆叠式主体的最上金属层到最下金属层穿透所述堆叠式主体，及在与布置在所述堆叠式主体的中心附近的至少金属层的相应相交点处形成所述多个金属层的多个存储器单元；
多个柱状部分，其布置于所述阶梯部分的阶中且穿透所述阶梯部分；及
带部，其提供在所述阶梯部分的最下阶的所述金属层的前端部分附近，所述带部在第一方向上沿所述前端部分延伸且划分所述堆叠式主体与所述堆叠式主体的外围区域，其中
布置于所述最下阶中的所述柱状部分的覆盖范围大于布置于仅在朝向所述存储器单元布置在其处的区域的第二方向上邻近所述最下阶的上阶中的所述柱状部分的覆盖范围。
2.根据权利要求1所述的半导体存储器装置，其中
布置于所述最下阶中的所述柱状部分的所述覆盖范围是25％或更多。
3.根据权利要求2所述的半导体存储器装置，其中
所述柱状部分的所述覆盖范围基于在与所述最上金属层的上表面相同的高度位置处由所述多个柱状部分占据的总面积和计算。
4.根据权利要求1所述的半导体存储器装置，其中
布置于所述最下阶中的所述柱状部分中的至少一者的直径大于所述支柱的直径，且是所述支柱的所述直径的1.4倍或更少。
5.根据权利要求1所述的半导体存储器装置，其中
所述柱状部分中的至少一者具有一形状，其在俯视图中具有包含纵向方向及短方向的各向异性，且
所述柱状部分中的至少一者的所述纵向方向沿所述第二方向定向成一方向。
6.根据权利要求5所述的半导体存储器装置，其中
所述柱状部分中的至少一者在俯视图中具有卵形形状、椭圆形形状或矩形形状。
7.根据权利要求5所述的半导体存储器装置，其中
所述柱状部分中的至少一者的所述纵向方向与所述短方向的比是2.0或更少。
8.根据权利要求5所述的半导体存储器装置，其中
所述柱状部分中的至少另一者在俯视图中具有基本上正圆形形状。
9.根据权利要求5所述的半导体存储器装置，其中
布置于所述最下阶中的所述柱状部分中的至少一者的所述纵向方向与所述短方向的比大于布置于仅在所述第二方向上邻近所述最下阶的所述上阶中的所述柱状部分中的至少一者的纵向方向与短方向的比。
10.根据权利要求1所述的半导体存储器装置，其中
所述带部布置在距离所述阶梯部分的所述最下阶的所述金属层的所述前端部分5μm内的位置处。
11.根据权利要求1所述的半导体存储器装置，其中
所述阶梯部分的所述最下阶在所述第二方向上布置在所述带部与仅在所述第二方向上邻近所述最下阶的所述上阶之间的位置处。
12.一种半导体存储器装置，其包括：
堆叠式主体，其具有阶梯部分，其中多个金属层经由绝缘层堆叠，且所述多个金属层的端部以阶梯式方式形成；
多个支柱，其在所述堆叠式主体的堆叠方向上延伸以从所述堆叠式主体的最上金属层到最下金属层穿透所述堆叠式主体，及在与布置在所述堆叠式主体的中心附近的至少金属层的相应相交点处形成所述多个金属层的多个存储器单元；
多个柱状部分，其布置于所述阶梯部分的阶中且穿透所述阶梯部分；及
带部，其提供在所述阶梯部分的最下阶的所述金属层的前端部分，所述带部在第一方向上沿所述前端部分延伸且划分所述堆叠式主体与所述堆叠式主体的外围区域，其中
布置于所述最低阶中的所述柱状部分的覆盖范围是25％或更多。
13.根据权利要求12所述的半导体存储器装置，其中
所述柱状部分的所述覆盖范围基于在与所述最上金属层的上表面相同的高度位置处由所述多个柱状部分占据的总面积和计算。
14.根据权利要求12所述的半导体存储器装置，其中
布置于所述最下阶中的所述柱状部分中的至少一者的直径大于所述支柱的直径且是所述支柱的所述直径的1.4倍或更少。
15.根据权利要求12所述的半导体存储器装置，其中
所述柱状部分中的至少一者在俯视图中具有一形状，所述形状具有包含纵向方向及短方向的各向异性，且
所述柱状部分中的至少一者的所述纵向方向定向成正交于所述第一方向的第二方向。
16.根据权利要求15所述的半导体存储器装置，其中
所述柱状部分中的至少一者在俯视图中具有卵形形状、椭圆形形状或矩形形状。
17.根据权利要求15所述的半导体存储器装置，其中
所述柱状部分中的至少一者的所述纵向方向与所述短方向的比是2.0或更少。
18.根据权利要求15所述的半导体存储器装置，其中
所述柱状部分中的至少另一者在俯视图中具有基本上正圆形形状。
19.根据权利要求12所述的半导体存储器装置，其中
所述带部布置在距离所述阶梯部分的所述最下阶的所述金属层的所述前端部分5μm内的位置处。
20.根据权利要求12所述的半导体存储器装置，其中
所述阶梯部分的所述最下阶在所述第二方向上布置在所述带部与仅在所述第二方向上邻近所述最下阶的所述上阶之间的位置处，所述第二方向正交于所述第一方向。
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