CN107527916B - 具有缩小尺寸串列选择线元件的三维半导体元件 - Google Patents

Abstract

本发明提供了一种具有缩小尺寸串列选择线元件的三维半导体元件，包括相互平行的多层存储器层垂直堆叠于一基板上；一上方选择层位于存储器层上方和一下方选择层位于基板上方，上方选择层和下方选择层其中之一包括多条相互平行的串列选择线；多条位线相互平行地位于基板上方；垂直于位线和存储器层的多条串列，且串列电性连接至对应的位线；多个存储单元分别由位线、串列、以及串列选择线所定义；多个串列选择线元件(SSL devices)分别位于相应的串列末端且对应相应的串列选择线以控制串列，其中串列的截面尺寸大于串列选择线元件的截面尺寸。

Description

具有缩小尺寸串列选择线元件的三维半导体元件

技术领域

本发明是有关于一种三维半导体元件，且特别是关于一种串列选择线元件尺寸缩小的三维半导体元件。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的堆叠以达到具有更高存储容量的存储器结构。例如已有一些多层薄膜晶体管堆叠的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具有单栅极(Single-Gate)的存储单元、双栅极(double gate)的存储单元，和环绕式栅极(surrounding gate)的存储单元等三维存储器元件。

相关设计者无不期望可以建构出一三维存储器元件的结构，不仅具有许多层堆叠平面(存储器层)而达到更高的存储容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行抹除和编程等操作。一般而言，三维NAND型闪存的页(Page)尺寸与位线数目成比例。但是，三维存储器阵列于一区块(block)中所对应的位线密度越高，相邻位线之间的信号干扰也越严重。因此，如何不使位线密度过高的情况下又可兼顾甚至提升三维存储器元件的操作效率，亦为相关业者研究的重要议题之一。

发明内容

本发明是有关于一种三维半导体元件，其利用串列选择线元件的尺寸缩减，使串列选择线所需的宽度减少，减少存储器阵列区域(array area)的面积。再者，实施例的设计亦可使位线的间距(BL pitch)无需过于紧缩，而可大幅减少相邻位线之间的信号干扰。

根据实施例，提出一种三维半导体元件，包括相互平行的多层存储器层(memorylayers)垂直堆叠于一基板上；一上方选择层(upper selection layer)位于存储器层上方和一下方选择层(lower selection layer)位于基板上方，其中上方选择层和下方选择层其中之一包括多条相互平行的串列选择线(string selection lines，SSL)；多条位线(bitlines)相互平行地位于基板上方；多条串列(strings)垂直于位线、上方选择层、存储器层、下方选择层和基板，且串列电性连接至对应的位线；多个存储单元(cells)分别由该些位线、该些串列、以及该些串列选择线所定义；多个串列选择线元件(SSL devices)分别位于相应的串列末端且对应相应的串列选择线以控制串列，其中串列的截面尺寸大于串列选择线元件的截面尺寸。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图，作详细说明如下：

附图说明

图1为一垂直通道式的三维半导体元件的两区块的剖面简示图。

图2A为本发明第一实施例的一三维半导体元件的简单立体图。

图2B为本发明第一实施例的一三维半导体元件的部分结构的上视图。

图2C为沿着图2B的剖面线2C-2C所绘示的三维半导体元件的剖面示意图。

图3为本发明第二实施例的一三维半导体元件部分结构于yz平面的剖面示意图。

图4A为本发明一实施例的三维半导体元件部分结构在xy平面上的上视图。

图4B为图4A的三维半导体元件在位线下方的上视图。

【符号说明】

10：基板

11：存储器层

112：导电层

114：绝缘层

12：下方选择层

13：上方选择层

SSL1-1、SSL1-2、SSL1-3、SSL2-1、SSL2-2、SSL2-3、131、132：串列选择线

13D：串列选择线元件

15：串列

151：通道层

152：第一导电层

153：栅极氧化物

154：第二导电层

17G：接地接触

WL：字线层

A、B、C：区域

BL1～BL8：位线

GSL1、GSL2、GSL：接地选择线

GND：接地平面

D1：第一直径

D2：第二直径

C1：第一导电直径

C2：第二导电直径

T1：通道层的厚度

T2：栅极氧化物层的厚度

p_BL：位线间距

a：存储单元间距

U1：第一存储单元单位

U2：第二存储单元单位

A1：第一存储单元单位的面积

A2：第二存储单元单位的面积

R1：第一列存储单元

R2：第二列存储单元

R3：第三列存储单元

R4：第四列存储单元

a、b、c、d：边长

d1：第一方向

d2：第二方向

d3：第三方向

具体实施方式

本发明的实施例提出一种三维半导体元件，特别是一种串列选择线元件尺寸缩小的三维半导体元件，例如串列选择线元件截面尺寸小于串列截面尺寸的三维半导体元件。实施例中，垂直于存储器层的串列其截面尺寸可以维持在不影响存储器层数的大小，但缩小了串列选择线元件的截面尺寸，使串列选择线所需的宽度减少(例如串列选择线的边缘可缩减到覆盖串列选择线元件截面和覆盖串列截面之间的位置)。根据实施例的设计，无需改变(缩小)存储单元尺寸而可减少串列选择线所需的宽度，且仍有足够的工艺窗口不影响元件特性，串列选择线所需宽度缩小亦可减少存储器阵列区域(array area)的面积；再者，位线的间距(BL pitch)可以维持在一定宽度，无需过于紧缩而可减少相邻位线之间的信号干扰。

本发明可应用于多种不同存储单元阵列方面的三维半导体元件。以下提出垂直通道式(vertical-channel，VC)的三维半导体元件并参照所附附图叙述本发明的相关结构，但本发明并不仅限于此。在一实际应用例中，实施例的一三维半导体元件(例如一三维NAND存储器芯片)可被分割成N个平面(ex:N≥4)，且各平面可具有数个区块(blocks)，其中三维半导体元件可能在一区块中有数条分隔开来的串列选择线(SSLs in a block)。图1为一垂直通道式的三维半导体元件的两区块的剖面简示图。其中三维半导体元件包括垂直堆叠的多层存储器层如字线层WL、多条垂直于存储器层11的串列(strings)15、位于存储器层11上方的多条独立的串列选择线SSL1-1、SSL1-2、SSL1-3、SSL2-1、SSL2-2、SSL2-3、位于存储器层11下方的接地选择层GSL1、GSL2；其中各区块例如是包括3条独立的串列选择线，且两区块的接地选择层分隔开来。图1中虽以串列选择线和接地选择层分位于存储器层11上方和下方为例做说明，但本发明不仅限于此种方面。如图1所标示的区域A代表同一条串列选择线所对应的串列区，区域B代表相邻两条串列选择线中最接近串列选择线边缘的两条串列的区域，区域C代表相邻两区块中最接近区块边缘的两条串列的区域。本发明的实施例提出如何缩减区域B的设计。

实施例中相同或类似的元件以相同或类似的标号标示。需注意的是，本发明并非显示出所有可能的实施例。未于本发明提出的其他实施方面也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。再者，说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰权利要求的元件，其本身并不意含及代表该元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能做出清楚区分。

图2A为本发明第一实施例的一三维半导体元件的简单立体图。图2B为本发明第一实施例的一三维半导体元件的部分结构的上视图。图2C为沿着图2B的剖面线2C-2C所绘示的三维半导体元件的剖面示意图。请参照图2A～图2C。再者，图2B呈现三维半导体元件的xy平面，图2C呈现三维半导体元件的yz平面。第一实施例中，以一垂直通道式(VC)三维半导体元件为例作说明。值得注意的是，附图中可能省略非相关元件的结构细节以利清楚阅读附图与说明本发明。

实施例中，一三维半导体元件(具有垂直通道式三维存储器阵列)包括多层存储器层(memory layers)11垂直堆叠于一基板10上方，一下方选择层(lower selection layer)12位于基板10上方，一上方选择层(upper selection layer)13位于存储器层11上方，多条串列(strings)15垂直于存储器层11和基板10，以及多条位线(bit lines)BL1-BL8相互平行地位于基板10上方。其中上方选择层13和下方选择层12其中之一包括多条相互平行的串列选择线(string selection lines，SSL)。

第一实施例中，位于存储器层11上方的上方选择层13包括多条相互平行的串列选择线(例如一个区块(block)中有n条串列选择线，n≥2)，例如附图中的串列选择线131和132；位于存储器层11下方的下方选择层12为一接地选择层(ground selection layer，GSL)，且位线BL1-BL8位于存储器层11的上方。第一实施例中，串列选择线131和132沿第一方向d1(i.e.x-方向)延伸，位线BL1-BL8沿第二方向d2(i.e.y-方向)延伸，第一方向d1不同于(例如垂直于)第二方向d2(图1)。

再者，存储器层11相互平行，且存储器层11包括交错叠置的导电层112(例如字线(WL))与绝缘层114于基板10上(如沿第三方向d3即z方向叠置)。多条串列15垂直于位线BL1-BL8、上方选择层13、存储器层11、下方选择层12和基板10，且该些串列15电性连接至对应的位线BL1-BL8。实施例中，以各串列15包括一通道层151(如ONO层)包围一第一导电层152(如多晶硅)为例做说明，但本发明并不仅限于此。而三维半导体元件的存储单元(cells)则分别由该些位线(如BL1-BL8)、该些串列15、以及串列选择线(如131和132)所定义。

三维半导体元件还包括多个串列选择线元件(SSL devices)13D，分别位于相应的串列15的末端以控制该串列，且串列选择线元件13D对应相应的串列选择线，例如图1中位于左边的串列15末端的串列选择线元件13D对应串列选择线131，而位于右边的串列15末端的串列选择线元件13D对应串列选择线132。根据本发明的设计，串列15的截面尺寸大于串列选择线元件13D的截面尺寸。

如图2C所示，串列15的截面尺寸具有平行于第二方向d2(i.e.y-方向)的第一直径D1，串列选择线元件13D的截面尺寸具有平行于第二方向d2(i.e.y-方向)的第二直径D2，且第一直径D1大于第二直径D2。一实施例中，第一直径D1相对第二直径D2的比值D1/D2大于1.2小于等于3，也就是3≥D1/D2>1.2。一实施例中，第一直径D1与第二直径D2的差值(D1-D2)大于等于20nm小于等于80nm，也就是80nm≥(D1-D2)>20nm。实施例中，第一直径D1的大小例如是大于80nm小于140nm(也就是140nm>D1>80nm)。

再者，一实施例中，各串列15包括一通道层151(例如ONO层所形成的电荷捕捉层)包围一第一导电层152(如多晶硅)为例做说明。而串列15末端的串列选择线元件13D于相应的串列选择线131/132处则包括一栅极氧化物层153包围一第二导电层154而定义出串列选择栅极(string select gate)，其中第一导电层152电性连接第二导电层154。于一实际应用中，第一导电层152与第二导电层154包括相同材料。一实施例中，如图2C所示，串列15截面尺寸的第一直径D1包括了第一导电层152截面尺寸的第一导电直径C1加上2倍的通道层151的厚度T1(i.e.D1＝C1+2*T1)；串列选择线元件13D截面尺寸的第二直径D2包括了第二导电层154的第二导电直径C2加上2倍的栅极氧化物层153的厚度T2(i.e.D2＝C2+2*T2)。实施例中，第一导电层152的截面尺寸大于第二导电层154的截面尺寸，也就是第一导电直径C1>第二导电直径C2。

三维半导体元件还包括一接地平面(ground plane)GND位于基板10上和接地选择层(GSL)下方，且各串列15通过接地接触(ground contacts)17G而分别电性连接至接地平面GND(如图2C所示)。

除了第一实施例的串列选择线和位线位于存储器层11上方与接地选择层位于存储器层11下方的实施方面，但本发明不仅限于此，本发明亦可应用于串列选择线/位线位于存储器层11下方的实施方面(SSL/BL-under-Array Type 3D device)。请参照图3，其为本发明第二实施例的一三维半导体元件部分结构于yz平面的剖面示意图。注意的是，图3与图2A-图2C中相同的元件沿用相同元件标号，且相关元件的同样结构细节则如前所述，在此不再重复赘述。第二实施例中，位于存储器层11上方的上方选择层为一接地选择层(groundselection layer)GSL，形成于存储器层11下方的下方选择层下方选择层13则包括多条相互平行的串列选择线(SSL)，例如附图中的串列选择线131和132；而位线BL1-BL8位于存储器层11和串列选择线131和132的下方，并位于串列选择线和基板之间。再者，接地选择层GSL上方更具有一接地平面(ground plane)GND，串列15通过接地接触17G电性连接至接地平面GND。同第一实施例的设计，串列15的截面尺寸大于串列选择线元件13D的截面尺寸，例如第一直径D1大于第二直径D2，而第一直径D1相对第二直径D2的比值D1/D2例如是大于1.2小于等于3(3≥D1/D2>1.2)。根据第二实施例的三维半导体元件，外围元件(peripherydevices)可形成于存储单元阵列的下方以节省原先被外围元件所占据的周围空间。根据实施例的设计，位于存储单元阵列下方的位线(例如位于存储器层11和串列选择线131和132之下)可使外围元件和存储单元之间的连接变得更容易且可靠度更高。

根据本发明的设计，缩小了串列选择线元件的截面尺寸，可使串列选择线所需的宽度减少。以下提出一实施例配合附图做本发明的说明。图4A为本发明一实施例的三维半导体元件部分结构在xy平面上的上视图。其中位线BL1-BL8位于串列选择线例如131和132的上方，并与下方串列15电性连接。图4B为图4A的三维半导体元件在位线下方的上视图(也就是省略图4A的位线)，以利清楚显示存储单元之间的排列方式和相对于串列选择线的相关位置。图4A、图4B的三维半导体元件可参照前述图2A-图2C的串列选择线/位线位于存储器层11上方的实施方面(SSL/BL-upon-Array Type)的相关叙述。其中以串列15位置作为存储单元位置的说明。

如图4A所示，存储单元排列为多列(rows)及多行(columns)，位线例如BL1-BL8平行于一行方向(column direction)，而串列选择线例如131和132平行于一列方向(rowdirection，如图中的y-方向)，实施例中的各个串列选择线(如131/132)分别对应两列的存储单元，且相邻两列的存储单元错开排列，不同行的存储单元对应不同的位线。图4A中，同一行的两个存储单元即使对应同一条位线但仍对应至不同的串列选择线例如131和132。

由于本发明的设计缩小了串列选择线元件的截面尺寸以使串列选择线所需的宽度减少，实施例中可使用如图4A、图4B所示的一条串列选择线(如131/132)对应两列存储单元的设计，而使位线间距不会过度紧缩。虽然位线间距较为宽松使一个阵列所对应的位线数量无法过高，但可使用提高阵列平面(multi-plane)数目的方式即可解决数据传输速率的问题，因此本发明的设计仍可轻易使应用的三维半导体元件的操作特性符合标准。一实施例中，位线例如BL1-BL8的位线间距(BL pitch)为p_BL，若图4A、图4B的存储单元排列的存储单元间距(cell pitch)为a，则位线间距p_BL为存储单元间距a的1/2(p_BL＝a/2)。一实施例中，位线间距p_BL如是(但不仅限制是)在70nm到120nm范围之间(120nm≧p_BL≧70nm)。

图4B是省略图4A中位于串列选择线上方的位线，以利清楚显示存储单元之间的排列方式以及相对于串列选择线131和132的相关位置。实施例中，相邻的两串列选择线分别对应两列的存储单元。在对应相同条串列选择线的两列存储单元中，邻近的四个最小距离的存储单元构成第一存储单元单位(first unit of cells)U1。在对应不同条串列选择线的边缘的两列存储单元中，邻近的四个最小距离的存储单元构成第二存储单元单位(second unit of cells)U2。如图4B所示，若相邻的两串列选择线131和132分别为第一和第二串列选择线，则第一串列选择线(131)对应第一列存储单元R1和第二列存储单元R2，第二串列选择线(132)对应第三列存储单元R3和第四列存储单元R4，且第三列存储单元R3相邻于第二列存储单元R2。其中第一列存储单元R1和第二列存储单元R2中四个最小距离的邻近存储单元构成第一存储单元单位U1(例如为平行四边形)，第二列存储单元R2和第三列存储单元R3中四个最小距离的邻近存储单元构成第二存储单元单位U2(例如为平行四边形)。

一实施例中，第一存储单元单位U1例如是呈边长a和b的菱形(b＝a)且具有面积A1，第二存储单元单位U2呈边长c和d的平行四边形且具有面积A2，且边长c等于边长a。传统三维半导体元件的串列选择线元件的大小等于串列15的大小。由于本发明的设计缩小了串列选择线元件13D的截面尺寸，使其小于串列15的截面尺寸(i.e.第二直径D2小于第一直径D1)，因此串列选择线(131/132)的边缘可从原本与串列15边缘呈现一距离再缩减部分，例如是缩减至串列15边缘，如此串列选择线(131/132)边缘与串列选择线元件13D边缘仍有距离而不影响元件特性与操作。因此应用本发明的设计可有效减少串列选择线所需的宽度。一实施例中，第一存储单元单位U1的面积A1与所述第二存储单元单位U2的面积A2的比值例如是大于等于1小于等于1.5，也就是1.5≥A1/A2≥1。另一实施例中，第二存储单元单位的面积A2可缩减至与第一存储单元单位的面积A1相等，即边长a等于边长b等于边长c等于边长d，比值A1/A2＝1。

而根据进行的数十组模拟试验中，在存储单元大小、存储单元间距、存储单元排列方式和串列选择线(131/132)之间的缝隙大小等多个参数都维持相同的情况下，应用本发明的缩小串列选择线元件13D的设计所得到的串列选择线间距(SSL pitch)H1(＝串列选择线宽度+串列选择线间的缝隙)，相对于传统串列选择线元件未缩小的串列选择线间距H2的缩减差值(i.e.(H2-H1)/H1)可达到至少9％～34％的范围，的确有效地减少串列选择线所需宽度，且完全不影响元件的特性与操作。

需注意的是，上述实施例所揭露的元件和存储单元阵列的内容，其所绘示的细部结构和说明仅为叙述之用，而本发明并不仅限制在实施例的结构。因此，相关领域普通技术人员可知，上述实施例所提出的构造和设计皆可根据应用的实际需求而做适当修饰和调整，例如三维半导体元件中的位线/串列选择线可以位于存储器阵列的下方或上方。根据上述实施例所揭露的三维半导体元件结构，位线的间距(BL pitch)可以维持在一定宽度甚至放宽(例如是120nm≧p_BL≧70nm)，无需过于紧缩位线，减少相邻位线之间的信号干扰，并可扩大位线的工艺窗口。再者，实施例的设计可在不影响存储器层数或尺寸大小的情况下，有效缩减串列选择线所需宽度，但仍有足够的工艺窗口，亦不影响制得元件的特性与操作。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种三维半导体元件，其特征在于，包括：

多层存储器层(memory layers)，垂直堆叠于一基板上且该些存储器层相互平行；

一上方选择层(upper selection layer)位于该些存储器层上方，和一下方选择层(lower selection layer)位于该基板上方，其中该上方选择层和该下方选择层其中之一包括多条相互平行的串列选择线(string selection lines，SSL)；

多条位线(bit lines)，相互平行地位于该基板上方；

多条串列(strings)垂直于该些位线、该上方选择层、该些存储器层、该下方选择层和该基板，且该些串列电性连接至对应的该些位线；

多个存储单元(cells)，分别由该些位线、该些串列、以及该些串列选择线所定义；

多个串列选择线元件(SSL devices)，分别位于相应的该串列的末端且对应相应的该串列选择线以控制该串列；

其中，该些串列的截面尺寸大于该些串列选择线元件的截面尺寸；各该些串列包括一通道层包围一第一导电层，而该些串列末端的各该些串列选择线元件于相应的该串列选择线处包括一栅极氧化物层包围一第二导电层而定义出串列选择栅极(string selectgate)，其中该第一导电层电性连接该第二导电层，其中该第一导电层的截面尺寸大于该第二导电层的截面尺寸。

2.根据权利要求1所述的三维半导体元件，其中该些串列选择线相互平行且沿第一方向延伸，该些位线沿第二方向延伸，该第一方向垂直于该第二方向，其中该些串列的所述截面尺寸具有第一直径D1平行于该第二方向，该些串列选择线元件的所述截面尺寸具有第二直径D2平行于该第二方向，该第一直径D1大于该第二直径D2。

3.根据权利要求2所述的三维半导体元件，其中该第一直径D1相对该第二直径D2的比值D1/D2大于1.2小于等于3。

4.根据权利要求2所述的三维半导体元件，其中该第一直径D1与该第二直径D2的差值大于等于20nm小于等于80nm。

5.根据权利要求4所述的三维半导体元件，其中该第一直径D1大于80nm小于140nm。

6.根据权利要求2所述的三维半导体元件，其中该些存储单元排列为多列(rows)及多行(columns)，该些位线平行于一行方向(column direction)而该些串列选择线平行于一列方向(row direction)，不同行的该些存储单元对应不同的该些位线，而各个该些串列选择线分别对应两列的该些存储单元。

7.根据权利要求6所述的三维半导体元件，其中该些位线的位线间距(BL pitch，p_BL)为该些存储单元的存储单元间距(cell pitch，a)的1/2，其中所述位线间距在70nm到120nm范围之间。

8.根据权利要求6所述的三维半导体元件，其中相邻的两该串列选择线分别对应两列的该些存储单元，在对应相同该条串列选择线的两列该些存储单元中，邻近的四个最小距离的该些存储单元构成第一存储单元单位(first unit of cells)；在对应不同该些条串列选择线的边缘的两列该些存储单元中，邻近的四个最小距离的该些存储单元构成第二存储单元单位(second unit of cells)，其中所述第一存储单元单位呈面积A1的菱形，所述第二存储单元单位呈面积A2的平行四边形，所述第一存储单元单位的面积A1与所述第二存储单元单位的面积A2的比值大于等于1小于等于1.5。

9.根据权利要求1所述的三维半导体元件，其中该些位线位于该些存储器层的下方，并位于该下方选择层和该基板之间。

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