CN103117282A - 三维非易失性存储器件、存储系统及制造方法 - Google Patents

三维非易失性存储器件、存储系统及制造方法 Download PDF

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Abstract

本发明公开了一种三维非易失性存储器件、存储系统及制造方法，所述三维非易失性存储器件包括：具有第一区和第二区的衬底；管道沟道薄膜，所述管道沟道薄膜形成在第一区中的衬底上；管道栅，所述管道栅大体地包围管道沟道薄膜；以及驱动栅，所述驱动栅形成在第二区中的衬底上，并具有至少一个虚设图案。

Description

三维非易失性存储器件、存储系统及制造方法
相关申请的交叉引用
本申请要求2011年10月24日提交的申请号为10-2011-0108916的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种非易失性存储器件。更具体而言，本发明涉及一种三维（3D）非易失性存储器件、包括所述三维非易失性存储器件的存储系统以及制造方法。
背景技术
为了存储器件的高度集成，已经提出了以三维（3D）方式布置存储器单元的三维结构的存储器件。相比于以二维（2D）方式布置存储器单元的情况，具有三维结构的存储器件可以有效地利用衬底的面积，并且改善集成度。具体地，已经积极地尝试将三维结构应用于非易失性存储器件之中的NAND快闪存储器件的对高集成有利的规则存储器单元布置。
三维非易失性存储器件包括布置有多个存储串的第一区、以及形成有用于控制所述多个存储串的驱动晶体管的第二区。
存储串包括多个存储器单元，所述多个存储器单元沿着从衬底突出的垂直沟道薄膜层叠。存储串还可以包括管道连接晶体管，所述管道连接晶体管形成在所述多个存储器单元之下，并连接沿着一对垂直沟道薄膜层叠的多个存储器单元。管道连接晶体管包括：管道沟道薄膜，所述管道沟道薄膜与一对垂直沟道薄膜连接；以及管道栅，所述管道栅包围管道沟道薄膜。驱动晶体管的驱动栅与管道栅可以形成在同一层上。管道栅可以形成在第一区中，并且驱动栅可以形成在第二区中。
如上所述，当形成在第一区中的管道栅和形成在第二区中的驱动栅被形成在同一层上时，可以同时将管道栅和驱动栅图案化。然而，当同时将管道栅和驱动栅图案化时，可能会降低制造工艺的可靠性。
图1A至图1C是示出一种现有的三维非易失性存储器件的管道栅和驱动栅的制造方法的截面图。
参见图1A，如上所述，在包括第一区（R1）和第二区（R2）的半导体衬底101上形成绝缘薄膜103。接着，在绝缘薄膜103上形成导电薄膜105。导电薄膜105用来形成管道栅和驱动栅。
接着，通过刻蚀导电薄膜105在导电薄膜105上形成管道沟槽（PT）。管道沟槽（PT）限定要形成管道沟道薄膜的区域。随后，在包括管道沟槽（PT）的整个结构上形成牺牲薄膜111，使得管道沟槽PT被牺牲薄膜111完全地填充。在这种情况下，牺牲薄膜111也可以形成在第二区（R2）中的导电薄膜105上。
参见图1B，将牺牲薄膜111图案化。因此，牺牲薄膜111作为牺牲图案111a保留在第一区（R1）的管道沟槽（PT）的内部。牺牲薄膜的剩余物质111b可以保留在未形成管道沟槽（PT）的第二区（R2）中的导电薄膜105上。
参见图1C，执行用于将导电薄膜105图案化的刻蚀工艺。
因此，在第一区（R1）中形成嵌入有牺牲图案111a的管道栅（PG），并且在第二区（R2）中形成驱动栅（DG）。管道栅（PG）可以是以存储块为单位分开的图案，并且牺牲图案111a可以嵌入在管道栅（PG）的内部。在将管道栅（PG）和驱动栅（DG）图案化时，保留在第二区（R2）中的牺牲薄膜的剩余物质111b的形状会转移到驱动栅（DG）。在这种情况下，在与驱动栅（DG）连接的部分中可能会发生缺陷105a。
发明内容
本发明涉及一种可以改善制造工艺的可靠性的三维非易失性存储器件及其制造方法、以及包括三维非易失性存储器件的存储系统。
一个实施例提供了一种三维非易失性存储器件，所述三维非易失性存储器件包括：衬底，所述衬底包括第一区和第二区；管道沟道薄膜，所述管道沟道薄膜形成在第一区中的衬底上；管道栅，所述管道栅大体地包围管道沟道薄膜；以及驱动栅，所述驱动栅形成在第二区中的衬底上，并且具有至少一个虚设图案。
一个实施例提供了一种存储系统，所述存储器系统包括：三维非易失性存储器件；以及存储器控制器，所述存储器控制器控制三维非易失性存储器件。
一个实施例提供了一种制造三维非易失性存储器件的制造方法，所述方法包括以下步骤：在衬底上同时形成管道栅和驱动栅，所述管道栅设置在第一区中并包围牺牲图案，所述驱动栅在第二区中具有至少一个虚设图案；去除牺牲图案；以及在去除牺牲图案的区域中形成管道沟道薄膜。
附图说明
通过参照附图详细描述本发明的不同实施例，本发明的以上和其它的特点和优点对于本领域的技术人员将变得更加显然，其中：
图1A至图1C是示出现有的三维非易失性存储器件的管道栅和驱动栅的制造方法的截面图；
图2A至图2C是示出根据一个实施例的三维非易失性存储器件的管道栅和驱动栅的制造方法的截面图；
图3A和图3B是示出根据一个实施例的三维非易失性存储器件的截面图；
图4A至图4D是示出根据一个实施例的三维非易失性存储器件的一种制造方法的截面图；
图5A至图5D是示出根据一个实施例的三维非易失性存储器件的另一种制造方法的截面图；
图6A至图10B是示出根据一个实施例的驱动栅的一部分的立体图，以用于描述各种类型的驱动栅；
图11是简要地示出根据一个实施例的存储系统的框图。
具体实施方式
在下文中，将参照在本发明的实施例中示出的附图来描述本发明。然而，本发明可以采用不同的方式实施，而不应解释为限于本文所提供的实施例。
图2A至图2C是示出根据一个实施例的三维非易失性存储器件的管道栅和驱动栅的制造方法的截面图。
参见图2A至图2C，三维非易失性存储器件包括要设置有多个存储串的第一区（R1）、以及形成有用于控制所述多个存储串的驱动晶体管的第二区（R2）。
在包括上述第一区（R1）和第二区（R2）的半导体衬底201上，层叠绝缘薄膜203和第一导电薄膜205a。第一导电薄膜205a可以用作形成管道栅和驱动栅。
接着，可以在第一区（R1）中的第一导电薄膜205a上形成牺牲图案211a。牺牲图案211a可以由相对于第一导电薄膜205a和第二导电薄膜205b具有刻蚀选择性的材料形成，并且可以由例如氮化物薄膜形成。牺牲图案211a可以是限定要形成管道沟道薄膜的区域的图案。
参见图2B，可以形成第二导电薄膜205b，使得牺牲图案211a之间的空间被导电薄膜205b完全地填充。第二导电薄膜205b可以形成在第二区（R2）中的第一导电薄膜205a上。随后，可以将第二导电薄膜205b图案化直到暴露出牺牲图案211a。在这种情况下，由于牺牲图案211a不存在于第一导电薄膜205a的第二区（R2）上，所以会发生第二导电薄膜205b的第二区（R2）的表面凹陷的碟形（dishing）现象。
如上所述，由于首先形成牺牲图案211a，然后在牺牲图案211a之间形成第二导电薄膜205b，所以可以防止牺牲薄膜的剩余物质保留在第二区（R2）上的现象。
参见图2C，可以执行用于将第一导电薄膜205a和第二导电薄膜205b图案化的刻蚀工艺。因此，可以在第一区（R1）中形成包围牺牲图案211a的管道栅（PG），并且可以在第二区（R2）中形成驱动栅（DG），管道栅（PG）可以是以存储块为单位分开的图案。
在上述实施例中，可以防止牺牲薄膜的剩余物质保留在第二区（R2）上的现象，并且因此可以将驱动栅（DG）图案化成驱动栅（DG）彼此分开的图案。当发生图2B描述的碟形现象时，驱动栅（DG）会由于碟形现象而根据位置被形成在不同的高度，并且在这种情况下，驱动晶体管的电阻会根据驱动栅（DG）而不同。
图3A和图3B是示出根据一个实施例的三维非易失性存储器件的截面图。具体地，在图3A和图3B中示出的是在xyz正交坐标系中彼此正交的截面图。在下文中，形成在导电薄膜305上的绝缘薄膜350被示为单层，但是绝缘薄膜350可以用多个绝缘薄膜来配置，且为了便于描述，未示出构成绝缘薄膜350的多个绝缘薄膜之间的边界。
参见图3A，根据本发明的一个实施例的三维非易失性存储器件可以包括：第一区，所述第一区中布置有多个存储串；以及第二区（R2），所述第二区（R2）中可以形成有用于控制存储串的驱动晶体管。第二区（R2）可以是大体地包围第一区（R1）的外围区，并且可以设置成与第一区（R1）相邻。
可以在第一区（R1）和第二区（R2）中的半导体衬底301上形成绝缘薄膜303，并且可以在绝缘薄膜303上形成被图案化成管道栅（PG）和驱动栅（DG）的导电薄膜305。管道栅（PG）可以形成在第一区（R1）中，并且驱动栅（DG）可以形成在第二区（R2）中。管道栅（PG）可以包围管道沟道薄膜（CH_P）。驱动栅（DG）可以包括虚设图案（DP）。在不包括可形成虚设图案（DP）的区域的驱动栅（DG）的区域中，限定了接触区（未示出）。导电薄膜305可以分成第一导电薄膜和第二导电薄膜。第一导电薄膜可以接触每个管道沟道薄膜（CH_P）和虚设图案（DP）的下部。第二导电薄膜可以接触每个管道沟道薄膜（CH_P）和虚设图案（DP）的侧壁，并且可以形成在第一导电薄膜上。导电薄膜305可以被形成为大体包围每个管道栅（PG）和虚设图案（DP）的底表面和侧壁的整体薄膜。
管道沟道薄膜（CH_P）可以采用矩阵的形式布置在第一区（R1）中，并且被形成在导电薄膜305中所形成的管道沟槽（PT）的内部，以由此被导电薄膜305大体地包围。管道沟道薄膜（CH_P）的外壁表面或管道沟槽（PT）的内表面可以被栅绝缘薄膜321a大体地包围。因此，可以将栅绝缘薄膜321a插入在管道沟道薄膜（CH_P）与管道栅（PG）之间。可以将管道连接晶体管限定在管道栅（PG）和管道沟道薄膜（CH_P）的交叉处。
虚设图案（DP）形成在第二区（R2）上。可以将虚设图案（DP）的下表面和侧壁形成为接触导电薄膜305。例如，虚设图案（DP）可以形成在导电薄膜305中所形成的虚设孔（DH）的内部。虚设孔（DH）可以与管道沟槽（PT）形成在同一层上。驱动栅（DG）可以包括接触区，在所述接触区中，接触插塞（未示出）形成在驱动栅（DG）上。虚设孔（DH）和虚设图案（DP）可以形成在除了驱动栅（DG）的接触区之外的其余区中。另外，虚设图案（DP）可以由相对于导电薄膜305具有刻蚀选择性的材料形成。此外，虚设图案（DP）可以由相对于形成在导电薄膜305上的绝缘薄膜350具有刻蚀选择性的材料形成。例如，虚设图案（DP）可以由氮化物薄膜形成。
在一个实施例中，驱动栅（DG）可以具有虚设图案（DP）。例如，与形成在管道栅（PG）中的管道沟槽（PT）相似，可以在驱动栅（DG）中形成虚设孔（DH）。因此，在一个实施例中，当同时将驱动栅（DG）和管道栅（PG）图案化时，可以减少由于驱动栅（DG）与管道栅（PG）之间的类型不同而发生的制造工艺中的缺陷。另外，可以利用驱动栅（DG）中所包括的虚设图案（DP）作为刻蚀停止层或图案化停止层。将参照图4A至图4D或图5A至图5D来详细地描述根据一个实施例的驱动栅（DG）和管道栅（PG）的制造工艺。
形成在驱动栅（DG）和管道栅（PG）上的结构不限于以下将要描述的结构，并且可以采用形成在三维非易失性存储器件的驱动栅和管道栅上的已知的任何结构。
在第一区（R1）的管道栅（PG）上可以层叠彼此分开且彼此之间插入有绝缘薄膜350的字线（WL）。字线（WL）可以被形成为导电薄膜，并且沿着一个方向大体平行地延伸。可以将字线（WL）形成为大体地包围从管道沟道薄膜（CH_P）向上突出的垂直沟道薄膜（CH_V）。与字线（WL）交叉的垂直沟道薄膜（CH_V）的外壁表面可以被多层薄膜321b大体地包围，在所述多层薄膜321b中可层叠隧道绝缘薄膜、电荷陷阱薄膜以及电荷阻挡薄膜。因此，可以将多层薄膜321b插入在垂直沟道薄膜（CH_V）与字线（WL）之间。可以将存储器单元晶体管限定在垂直沟道薄膜（CH_V）与字线（WL）的交叉处。
隧道绝缘薄膜可以是被形成为接触垂直沟道薄膜（CH_V）的薄膜，并且可以由氧化硅形成。电荷陷阱薄膜可以是被形成为接触隧道绝缘薄膜的外壁的薄膜，并且可以由能捕获电荷的氮化硅薄膜形成。电荷阻挡薄膜可以是被形成为接触电荷陷阱薄膜的外壁的薄膜，并且可以由具有比电荷陷阱薄膜高的介电常数的材料例如氧化硅形成。
可以在第一区（R1）中的字线（WL）上形成选择线（SSL或DSL）。字线（WL）与选择线（SSL或DSL）之间的空间可以用绝缘层350来填充。可以将选择线（SSL或DSL）形成为导电薄膜，并且可以大体沿着与字线的同一方向延伸。可以将选择线（SSL或DSL）形成为大体地包围垂直沟道薄膜（CH_V）。与选择线（SSL或DSL）交叉的垂直沟道薄膜（CH_V）的外壁表面可以被栅绝缘薄膜321c大体地包围。因此，可以将栅绝缘薄膜321c插入在垂直沟道薄膜（CH_V）与选择线（SSL或DSL）之间。可以将选择晶体管限定在垂直沟道薄膜（CH_V）与选择线（SSL或DSL）的交叉处。
一对垂直沟道薄膜（CH_V）与管道沟道薄膜（CH_P）连接。管道沟道薄膜（CH_P）和与其连接的一对垂直沟道薄膜（CH_V）构成存储串的U形沟道薄膜323。可以将包围与管道沟道薄膜（CH_P）连接的垂直沟道薄膜（CH_V）中的一个的选择线定义为漏极选择线（DSL），而可以将包围另一个垂直沟道薄膜（CH_V）的选择线定义为源极选择线（SSL）。漏极选择线（DSL）与源极选择线（SSL）之间的空间可以被绝缘薄膜350填充。另外，在漏极选择线（DSL）之下的字线（WL）和在源极选择线（SSL）之下的字线（WL）之间的空间可以用绝缘薄膜350来填充。另外，分别大体地包围彼此相邻的U形沟道薄膜323的漏极选择线（DSL）、源极选择线（SSL）以及字线（WL）被绝缘薄膜350分开。此外，绝缘薄膜350可以形成在漏极选择线（DSL）、源极选择线（SSL）以及字线（WL）之间，所述漏极选择线（DSL）、源极选择线（SSL）以及字线（WL）大体地包围彼此相邻但未被管道沟道薄膜（CH_P）连接的每个垂直沟道薄膜（CH_V）。此外，尽管未示出，包围彼此相邻的每个U形沟道薄膜323的漏极选择线（DSL）、源极选择线（SSL）以及字线（WL）可以连接但不被绝缘薄膜350分开。另外，彼此相邻但不被管道沟道薄膜（CH_P）连接的垂直沟道薄膜（CH_V）可以大体由不被绝缘薄膜350分开的单个漏极选择线（DSL）包围。另外，彼此相邻但不被管道沟道薄膜（CH_P）连接的垂直沟道薄膜（CH_V）可以大体由不被绝缘薄膜350分开的单个源极选择线（SSL）包围。另外，彼此相邻但不被管道沟道薄膜（CH_P）连接的垂直沟道薄膜（CH_V）可以大体由不被绝缘薄膜350分开的字线（WL）包围。
栅绝缘薄膜321a和321c以及多层薄膜321b可以由相同的材料形成，并且可以整体地形成。另外，可以将U形沟道薄膜323形成为空管形状。在这种情况下，可以在U形沟道薄膜323的内部嵌入绝缘薄膜325。可以将用于结（Jn_S和Jn_D）的材料薄膜嵌入在形成为U形沟道薄膜323的管的上端部。可以将用于结（Jn_S和Jn_D）的材料薄膜形成为掺杂的多晶硅薄膜。结（Jn_S和Jn_D）包括漏极选择晶体管的漏极结（Jn_D）和源极选择晶体管的源极结（Jn_S）。
可以在源极结（Jn_S）上形成源极接触（SCT），并且可以在源极接触（SCT）上形成源极线（SL）。可以在漏极结（Jn_D）上形成漏极接触（DCT），并且可以在漏极接触（DCT）上形成位线（BL）。源极接触（SCT）与漏极接触（DCT）之间的空间、源极接触（SCT）与位线（BL）之间的空间以及漏极接触（DCT）与源极线（SL）之间的空间可以被绝缘薄膜350填充。源极结（Jn_S）可以经由源极接触（SCT）与源极线（SL）连接，并且漏极结（Jn_D）可以经由漏极接触（DCT）与位线（BL）连接。位线（BL）可以沿与字线（WL）交叉的方向延伸。
多个存储器单元以及一对选择线可以形成存储串，所述多个存储器单元被位线（BL）与源极线（SL）之间的U形沟道薄膜323串联连接。
可以采用如下的阶梯形式来将字线（WL）和选择线（DSL或SSL）的两个端部图案化：阶梯越往下层，阶梯就突出得越多。因此，穿通字线（WL）和选择线（DSL或SSL）以上的绝缘薄膜350的导电插塞（例如，WL_P）可以与字线（WL）和选择线（DSL或SSL）的每层连接。
可以在第二区（R2）中的驱动栅（DG）的两端的半导体衬底301的内部形成注入有三价或五价的杂质的结（Jn）。形成在驱动栅（DG）两端的结（Jn）可以用作驱动晶体管的源极结或漏极结。绝缘薄膜350可以形成在结（Jn）和驱动栅（DG）上。结（Jn）之间的空间可以成为驱动晶体管的沟道区。结（Jn）、沟道区、绝缘薄膜303以及驱动栅（DG）可以形成驱动晶体管。
可以在第二区（R2）中的结（Jn）和驱动栅（DG）上形成绝缘薄膜350。穿通绝缘薄膜350的导电图案（P1、ML1、P2以及ML2）可以与结（Jn）和驱动栅（DG）的接触区连接。导电图案（P1、ML1、P2以及ML2）可以根据要在第二区（R2）中形成的部件的布局设计，而形成在多层导电插塞（P1和P2）以及多层导线（ML1和ML2）的层叠结构中。
形成在第二区（R2）中的驱动晶体管可以是构成外围电路的部件。例如，驱动晶体管中的至少一个可以与形成在第一区（R1）中的存储串连接。另外，驱动晶体管中的至少一个可以与形成在第一区（R1）中的字线（WL）中的一个连接。为此，与驱动晶体管的结（Jn）连接的导电插塞（P1）和与字线（WL）连接的导电插塞（WL_P）可以通过导线（ML1）电连接。
在下文中，将描述参照图3A和图3B描述的三维非易失性存储器件的制造方法。
图4A至图4D是示出根据一个实施例的三维非易失性存储器件的制造方法的截面图。
参见图4A，可以在包括第一区（R1）和第二区（R2）的半导体衬底501上层叠绝缘薄膜503和第一导电薄膜505a。绝缘薄膜503可以使半导体衬底501与管道栅之间的空间绝缘，或可以用作驱动晶体管的栅绝缘薄膜。可以将绝缘薄膜503形成为氧化硅薄膜。第一导电薄膜505a可以用来形成管道栅和驱动栅，并且可以被形成为掺杂杂质的掺杂硅薄膜、金属薄膜以及金属硅化物薄膜中的至少一种。
接着，可以在第一区（R1）中的第一导电薄膜505a上形成牺牲薄膜511。牺牲薄膜511可以由相对于绝缘薄膜和要在后续工艺中形成的第二导电薄膜具有刻蚀选择性的材料形成。例如，牺牲薄膜511可以由氮化物形成。
参见图4B，可以通过将牺牲薄膜511图案化，在第一区（R1）中的第一导电薄膜505a上形成牺牲图案（SP），并且可以在第二区（R2）中的第一导电薄膜505a上形成虚设图案（DP）。可以采用由多个列和多个线形成的矩阵的形式来布置牺牲图案（SP）。可以布置虚设图案（DP）同时避免驱动栅的接触区。牺牲图案（SP）可以是限定要形成图3A和图3B所示的管道沟道薄膜（CH_P）和栅绝缘薄膜321a的区域的图案。
参见图4C，可以形成第二导电薄膜505b，使得牺牲图案（SP）之间的空间、虚设图案（DP）之间的空间以及牺牲图案（SP）与虚设图案（DP）之间的空间可以完全地用第二导电薄膜505b来填充。第二导电薄膜505b与第一导电薄膜505a相似，可以用来形成用于管道栅和驱动栅的导电薄膜，并且可以由掺杂杂质的掺杂硅薄膜、金属薄膜以及金属硅化物薄膜中的至少一种形成。
在形成第二导电薄膜505b之后，可以执行平坦化工艺直到暴露出牺牲图案（SP）和虚设图案（DP）。在这种情况下，牺牲图案（SP）存在于第一区（R1）上，并且可由与牺牲图案（SP）相同的材料形成的虚设图案（DP）可以形成在第二区（R2）上。因此，在一个实施例中，可以防止第二区（R2）上的第二导电薄膜505b的表面凹陷的碟形现象。
经由上述平坦化工艺，可以形成包括第一导电薄膜505a和第二导电薄膜505b且包围牺牲图案（SP）和虚设图案（DP）的导电层叠结构。
参见图4D，执行用于将第一导电薄膜505a和第二导电薄膜505b图案化的刻蚀工艺。因此，可以在第一区（R1）中形成大体围绕牺牲图案（SP）的管道栅（PG），并且可以在第二区（R2）中形成具有虚设图案（DP）的驱动栅（DG）。可以通过刻蚀第一导电薄膜505a和第二导电薄膜505b来同时形成管道栅（PG）和驱动栅（DG）。管道栅（PG）可以是以存储块为单位分开的图案。在一个实施例中，可以防止驱动栅（DG）的第二导电薄膜505b的表面凹陷的碟形现象。因此，在一个实施例中，可以改善驱动栅（DG）的均匀性，并且因此可以均匀地形成每个驱动栅（DG）的高度。
因此，在一个实施例中，可以改善根据驱动栅（DG）的驱动晶体管的电阻均匀性。
以下将描述在形成管道栅（PG）和驱动栅（DG）之后执行的后续工艺的一个实例。
形成包围牺牲图案（SP）的管道栅（PG）和具有虚设图案（DP）的驱动栅（DP），然后通过将杂质注入到驱动栅（DG）的两端的半导体衬底501中，来形成图3A和图3B中所示的结（Jn）。
接着，可以在形成有管道栅（PG）和驱动栅（DG）的整个结构上交替地层叠第一材料薄膜和第二材料薄膜，然后，可以形成大体垂直的孔，所述孔穿通形成在第一区（R1）上的第一材料薄膜和第二材料薄膜以由此暴露出牺牲图案（SP）。第一材料薄膜可以是用于图3A和图3B中示出的字线（WL）和选择线（DSL或SSL）的导电薄膜，并且第二材料薄膜可以是绝缘薄膜350的部分。
接着，经由大体垂直的孔暴露出的牺牲图案（SP）可以通过刻蚀工艺被完全地去除。在多层薄膜321a、321b以及321c中可以层叠电荷阻挡薄膜、电荷陷阱薄膜以及隧道绝缘薄膜，并且多层薄膜321a、321b以及321c可以沿着牺牲图案（SP）的去除区域和垂直孔的表面形成。半导体薄膜可以形成在被多层薄膜321a、321b以及321c涂覆的去除区域和垂直孔的内部，并且由此可以形成管道沟道薄膜（CH_P）和垂直沟道薄膜（CH_V）。
图5A至图5D是示出参照图3A和图3B描述的三维非易失性存储器件的另一种制造方法的截面图。
参见图5A，如图4A所描述的，可以在包括第一区（R1）和第二区（R2）的半导体衬底601上形成绝缘薄膜603。接着，可以在绝缘薄膜603上形成导电薄膜605。导电薄膜605可以用来形成管道栅和驱动栅，并且可以由掺杂杂质的掺杂硅薄膜、金属薄膜以及金属硅化物薄膜中的至少一种形成。
接着，可以通过刻蚀导电薄膜605，在第一区（R1）上的导电薄膜605上形成管道沟槽（PT），并且可以在第二区（R2）上的导电薄膜605上形成虚设孔（DH）。可以采用由多个列和多个线形成的矩阵的形式来布置管道沟槽（PT）。可以形成虚设孔（DH）同时避免驱动栅的接触区。管道沟槽（PT）可以是要形成在图3A和图3B中示出的管道沟道薄膜（CH_P）和栅绝缘薄膜321a的区域。可以通过改变虚设孔（DH）的布置来调整可形成在第一区R1和第二区R2上的刻蚀区域（即PT和DH）的密度的差异，使得在执行后续的牺牲薄膜的平坦化工艺时，牺牲薄膜的剩余物质不保留在第二区（R2）上。
可以采用在导电薄膜605上形成掩模图案然后可以通过硬掩模图案用作刻蚀阻挡层的刻蚀工艺来刻蚀导电薄膜605，以由此去除硬掩模图案的方式，来形成虚设孔（DH）和管道沟槽（PT）。硬掩模图案可以通过利用光刻工艺的图案化工艺来形成，或被形成为光致抗蚀剂图案。
参见图5B，可以在包括管道沟槽（PT）和虚设孔（DH）的整个结构上形成牺牲薄膜611，使得管道沟槽（PT）和虚设孔（DH）可以被牺牲薄膜611完全地填充。在这种情况下，牺牲薄膜611可以由相对于将要在后续工艺中形成的导电薄膜605和绝缘薄膜（例如，图3的350）具有刻蚀选择性的材料形成。例如，牺牲薄膜611可以由氮化物形成。
参见图5C，可以将牺牲薄膜611平坦化。因此，牺牲薄膜611可以保留在第一区（R1）上的管道沟槽（PT）的内部作为牺牲图案（SP），并且可以保留在第二区（R2）上的虚设孔（DH）的内部作为虚设图案（DP）。因此，可以形成大体包围牺牲图案（SP）和虚设图案（DP）的导电薄膜605。可以在管道沟道（PT）形成在第一区（R1）的导电薄膜605中的状态下执行牺牲薄膜611的平坦化工艺，并且可以在第二区（R2）的导电薄膜605中形成虚设孔（DH）。结果，在一个实施例中，可以减小在执行牺牲薄膜611的平坦化工艺时，牺牲薄膜611的剩余物质经由虚设孔（DH）保留在第二区（R2）上的现象，并且可以减小由于牺牲薄膜611的剩余物质引起的图案缺陷。
参见图5D，可以执行用于将导电薄膜605图案化的刻蚀工艺。因此，可以在第一区（R1）上形成大体地包围牺牲图案（SP）的管道栅（PG），并且可以在第二区（R2）上形成包括虚设图案（DP）的驱动栅（DG）。可以通过刻蚀导电薄膜605而大体同时地形成管道栅（PG）和驱动栅（DG）。管道栅（PG）可以是以存储块为单位分开的图案。
在形成管道栅（PG）和驱动栅（DG）之后执行的后续工艺的一个实例与图4D中描述的大体相同。
图6A至图10D是示出根据一个实施例的驱动栅的部分的立体图，以用于描述各种类型的驱动栅。具体地，图6A、7A、8A、9A以及10A是通过图4A至图4D描述的制造方法形成的驱动栅。图6B、7B、8B、9B以及10B是通过图5A至图5D描述的制造方法形成的驱动栅。
参见6A至图10B，可以在不包括形成有虚设图案（DP）的区域的驱动栅（DG）的区域中限定接触区（CR）。虚设图案（DP）可以包括暴露出接触区（CR）的孔，或者可以形成为嵌入在虚设孔（DH）的内部。虚设图案（DP）可以形成为诸如圆柱体、方形柱体、棱柱体或椭圆形圆柱体的不同形状，以由此大体地被驱动栅（DG）包围。另外，驱动栅（DG）延伸以便向第一部分（A）大体地突出或向第一部分（A）的侧表面向上大体地突出，所述第一部分（A）可以形成在半导体衬底的有源区上，并且驱动栅（DG）可以包括第二部分（B），所述第二部分（B）可以形成在半导体衬底的隔离区上。在第一区（A）两侧的有源区中，可以形成已经参照图3A和图3B描述的结（Jn）。
参见图6A、7A、8A、9A以及10A，可以采用与图4A至图4D描述的大体相同的方法来形成虚设图案（DP）。即，可以以如下方式形成驱动栅（DG）：可以在第一导电薄膜505a上形成虚设图案（DP），可以在第一导电薄膜505a上形成大体地包围虚设图案（DP）的至少一个侧表面的第二导电薄膜505b，同时虚设图案（DP）之间的空间被第二导电薄膜505b填充，以及将第二导电薄膜505b和第一导电薄膜505a图案化。在这种情况下，可以通过在第一导电薄膜505a上形成的驱动栅（DG）的第二导电薄膜505b来限定接触区（CR）。
可以将虚设图案（DP）形成为具有比如图6A、7A、8A以及9A所示的驱动栅（DG）的第一导电薄膜505a小的尺寸。例如，如图6A所示，可以将一个虚设图案（DP）形成为具有比驱动栅（DG）的第一部分（A）小的尺寸，并且可以将所述一个虚设图案（DP）设置在驱动栅（DG）的第一部分（A）中。可替选地，如图7A所示，可以在驱动栅（DG）的第一部分（A）中设置以行布置的多个虚设图案（DP）。在此实例中，可以不采用行来设置虚设图案（DP），可以采用锯齿的形式来设置虚设图案（DP）。可替选地，如图8A所述，可以采用矩阵的形式将虚设图案（DP）设置在驱动栅（DG）的第一部分（A）中。可替选地，如图9A所示，可以将一个虚设图案（DP）形成为具有与驱动栅（DG）的第一部分（A）相同的尺寸，以由此设置在驱动栅（DG）的第一部分（A）中。
可替选地，如图10A所示，可以将驱动栅（DG）的接触区（CR）设置在第一导电薄膜505a上。虚设图案（DP）可以包括暴露出接触区（CR）的孔，并且可以被形成为具有与驱动栅（DG）的第一导电薄膜505a相同的尺寸。
参见图6B、7B、8B、9B以及10B，可以采用与图5A至图5D中描述的相同的方式来形成虚设图案（DP）。即，可以采用如下方式来形成驱动栅（DG）：形成导电薄膜605，通过刻蚀导电薄膜605来形成虚设孔（DH），在虚设孔（DH）的内部嵌入虚设图案（DP），然后将导电薄膜605图案化。在这种情况下，接触区（CR）可以是由虚设图案（DP）暴露出的导电薄膜605的部分区域。
如图6B、7B以及8B所示，可以将虚设图案（DP）形成为具有比驱动栅（DG）的第一部分（A）小的尺寸。例如，如图6B所示，可以将一个虚设图案（DP）形成为具有比驱动栅（DG）的第一部分（A）小的尺寸，以由此设置在第一部分（A）中。可替选地，可以如图7B所示在驱动栅（DG）的第一部分（A）中设置以行布置的多个虚设图案（DP）。在此实例中，可以不采用行来布置虚设图案（DP），但是可以大体以锯齿形式来布置虚设图案（DP）。可替选地，如图8B所示，可以采用矩阵的形式将多个虚设图案（DP）设置在第一部分（A）中。
另外，如图9B所示，可以将一个虚设图案（DP）形成为具有与驱动栅（DG）的第一部分（A）相同的尺寸，以由此设置在驱动栅（DG）的第一部分（A）中。
另外，如图10B所示，虚设图案（DP）可以包括暴露出驱动栅（DG）的接触区（CR）的孔，并且可以将虚设图案（DP）形成为具有与驱动栅（DG）相同的尺寸。接触区（CR）可以是在执行用于形成虚设孔（DH）的导电薄膜605的刻蚀工艺时被掩模图案保护而未被刻蚀的区域，并且可以从虚设孔（DH）的下表面的导电薄膜605突出以由此保留下来。
图11是简要地示出根据一个实施例的存储系统的框图。
参见图11，根据本发明的存储系统700包括存储器件720和存储器控制器710。
存储器件720可以包括在图3A和图3B中描述的三维非易失性存储器件。即，存储器件720可以包括非易失性存储器件，所述非易失性存储器件包括：可以形成在半导体衬底的第一区上的管道连接晶体管；以及驱动晶体管，所述驱动晶体管可以形成在半导体衬底的第二区上。管道连接晶体管可以包括管道栅，所述管道栅可以形成在半导体衬底的第一区上；以及管道沟道薄膜，所述管道沟道薄膜可以嵌入在管道栅的内部。驱动晶体管可以形成在半导体衬底的第二区上，并且可以包括具有虚设图案的驱动栅。
另外，存储器件720还可以包括半导体储存元件（例如，DRAM器件和/或SRAM器件）。
存储器控制器710可以控制主机与存储器件720之间的数据交换。存储器控制器710可以包括控制存储系统700的整个操作的处理单元712。另外，存储器控制器710可以包括用作处理单元712的操作存储器的SRAM 711。此外，存储器控制器710还可以包括主机接口713和存储器接口715。主机接口713可以包括在存储系统700与主机之间的数据交换协议。存储器接口715可以将存储器控制器710与存储器件720连接。此外，存储器控制器710还可以包括错误校正模块（ECC）714。错误校正模块714可以检测并校正从存储器件720中读取的数据的错误。尽管未示出，但是存储系统700还可以包括用于储存与主机接口的码数据的ROM器件。存储系统700可以用作便携式数据储存卡。不同于此，可以将存储系统700实施为代替计算系统的硬盘的固态盘（SSD）。
如上所述，根据本发明的不同实施例，可以在形成有驱动栅的第二区中形成虚设图案，同时可以在形成有管道栅的第一区中形成牺牲图案，由此减小破坏驱动栅的导电薄膜的现象。因此，根据实施例，可以改善包括管道栅的三维非易失性存储器件的制造工艺的可靠性。另外，可以通过防止驱动栅的导电薄膜被破坏来改善导电薄膜的均匀性，由此改善驱动晶体管的电阻特性的均匀性。另外，可以通过防止驱动栅的导电薄膜被破坏来减少驱动栅的缺陷，由此减少驱动栅的电阻错误。
在附图和说明书中，已经公开了本发明的不同实施例，并且尽管利用了特定的术语，但是这些术语仅用于一般的和说明性的意义，并不是出于限定目的。关于本发明的范围，将在所附权利要求中陈列。因此，对本领域技术人员可以理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种三维非易失性存储器件，包括：
衬底，所述衬底包括第一区和第二区；
管道沟道薄膜，所述管道沟道薄膜形成所述第一区中的衬底上；
管道栅，所述管道栅基本包围所述管道沟道薄膜；以及
驱动栅，所述驱动栅形成在所述第二区中的衬底上，并具有至少一个虚设图案。
2.如权利要求1所述的三维非易失性存储器件，其中，所述驱动栅和所述管道栅形成在同一层上。
3.如权利要求1所述的三维非易失性存储器件，其中，所述虚设图案由相对于所述驱动栅和所述管道栅具有刻蚀选择性的材料形成。
4.如权利要求1所述的三维非易失性存储器件，其中，在不包括形成有所述虚设图案的区域的所述驱动栅的区域中，限定接触区。
5.如权利要求4所述的三维非易失性存储器件，其中，所述虚设图案嵌入在不包括所述接触区的所述驱动栅的内部，以由此基本形成为圆柱体、方形柱体、棱柱体或椭圆形圆柱体的形状，或者所述虚设图案包括暴露出所述接触区的接触孔，以由此被形成为具有与所述驱动栅大体相同的尺寸。
6.如权利要求1所述的三维非易失性存储器件，还包括：
一对垂直沟道薄膜，所述一对垂直沟道薄膜与所述管道沟道薄膜连接，并在所述衬底之上突出；以及
存储器单元，所述存储器单元沿着所述一对垂直沟道薄膜层叠。
7.如权利要求6所述的三维非易失性存储器件，其中，所述存储器单元每个都包括字线，所述字线基本包围所述垂直沟道薄膜。
8.如权利要求7所述的三维非易失性存储器件，还包括：
结，所述结形成在所述驱动栅的侧部的衬底的内部；以及
导电插塞，所述导电插塞将所述结和所述字线连接。
9.如权利要求7所述的三维非易失性存储器件，还包括：
多层薄膜，所述多层薄膜基本包围与所述字线交叉的所述垂直沟道薄膜的外壁表面；以及
所述多层薄膜被插入在所述垂直沟道薄膜和所述字线之间。
10.如权利要求9所述的三维非易失性存储器件，其中，所述多层薄膜中层叠有隧道绝缘薄膜、电荷陷阱薄膜以及电荷阻挡薄膜。
11.如权利要求10所述的三维非易失性存储器件，其中，所述隧道绝缘薄膜与所述垂直沟道薄膜接触，并且所述隧道绝缘薄膜由氧化硅形成。
12.如权利要求1所述的三维非易失性存储器件，其中，所述虚设图案和所述管道沟道薄膜形成在同一层上。
13.一种三维非易失性存储器件的制造方法，包括以下步骤：
在衬底上同时形成管道栅和驱动栅，所述管道栅设置在第一区中并包围牺牲图案，所述驱动栅在第二区中具有至少一个虚设图案；
去除所述牺牲图案；以及
在去除所述牺牲图案的区域中形成管道沟道薄膜。
14.如权利要求13所述的制造方法，其中，所述同时形成的步骤包括以下步骤：
在所述衬底上形成第一导电薄膜，
在所述第一导电薄膜上形成牺牲薄膜；
将所述牺牲薄膜图案化，以在所述第一区中形成多个牺牲图案，并在所述第二区中形成多个虚设图案，
用第二导电薄膜来填充所述牺牲图案和所述虚设图案之间的空间，以及
通过将所述第二导电薄膜和所述第一导电薄膜图案化，来形成所述管道栅和所述驱动栅。
15.如权利要求13所述的制造方法，其中，所述同时形成的步骤包括以下步骤：
在所述衬底上形成导电薄膜，
刻蚀所述导电薄膜以在所述第一区中形成多个管道沟槽，并在所述第二区中形成多个虚设孔，
用牺牲薄膜来填充所述多个管道沟槽和所述多个虚设孔，以及
将所述导电薄膜图案化。
16.如权利要求13所述的制造方法，其中，牺牲图案和虚设图案每个都由相对于用于所述管道栅和所述驱动栅的导电薄膜具有刻蚀选择性的材料形成。
17.如权利要求13所述的制造方法，其中，所述去除的步骤包括以下步骤：
在包括所述管道栅和所述驱动栅的整个结构上，交替地层叠第一材料薄膜和第二材料薄膜，
通过穿通所述第一材料薄膜和所述第二材料薄膜，来形成暴露出所述牺牲图案的垂直孔，以及
去除经由所述垂直孔暴露出的所述牺牲图案。
18.如权利要求17所述的制造方法，其中，在去除所述牺牲图案的步骤之后，所述去除步骤还包括以下步骤：
在所述垂直孔和去除所述牺牲图案的区域的表面上，层叠电荷阻挡薄膜、电荷陷阱薄膜以及隧道绝缘薄膜。
19.如权利要求18所述的制造方法，其中，在形成所述隧道绝缘薄膜的步骤之后，
在所述垂直孔和去除所述牺牲图案的区域中形成半导体薄膜，由此在所述垂直孔和所述管道沟道薄膜内形成垂直沟道薄膜。
20.一种存储系统，包括：
三维非易失性存储器件，所述三维非易失性存储器件包括衬底、管道沟道薄膜、管道栅以及驱动栅，所述衬底包括第一区和第二区，所述管道沟道薄膜形成在所述第一区中的衬底上，所述管道栅基本包围所述管道沟道薄膜，所述驱动栅形成在所述第二区中的衬底上并具有至少一个虚设图案；以及
存储器控制器，所述存储器控制器控制所述三维非易失性存储器件。
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