CN103489868A - 半导体装置及其制造方法和存储器系统 - Google Patents

半导体装置及其制造方法和存储器系统 Download PDF

Info

Publication number
CN103489868A
CN103489868A CN201210466158.9A CN201210466158A CN103489868A CN 103489868 A CN103489868 A CN 103489868A CN 201210466158 A CN201210466158 A CN 201210466158A CN 103489868 A CN103489868 A CN 103489868A
Authority
CN
China
Prior art keywords
layer
pattern
charge storage
conducting shell
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210466158.9A
Other languages
English (en)
Inventor
李相范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103489868A publication Critical patent/CN103489868A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种半导体装置、一种包括该半导体装置的存储器系统以及一种制造该半导体装置的方法。所述半导体装置包括：在衬底上形成的垂直沟道层；在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案；以及在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离。

Description

半导体装置及其制造方法和存储器系统
相关申请的交叉引用
本申请基于在2012年6月13日提交韩国知识产权局的韩国专利申请第10-2012-0063204号并且要求其优先权，该申请的整体内容通过引用合并于此。
技术领域
本发明涉及一种半导体装置、一种包括该半导体装置的存储器系统以及一种制造该半导体装置的方法，更具体地，涉及一种3维（3D）半导体装置、一种包括该3D半导体装置的存储器系统以及一种制造该3D半导体装置的方法。
背景技术
通常，为了提高半导体装置的集成度，已开发了降低2维布置的存储器单元的尺寸的方法。
存在降低2维布置的存储器单元的尺寸的限制。为了克服该限制，已提出了其中将存储器单元3维布置在衬底上的3D半导体装置。较之其中2维布置存储器单元的情况，3D半导体装置可以高效地利用衬底面积并且提高集成度。然而，由于各种原因，3D半导体装置的可靠性低于2D半导体装置的可靠性，使得需要提高3D半导体装置的可靠性。
发明内容
进行本发明以致力于提供一种具有提高的可靠性的半导体装置，一种包括该半导体装置的存储器系统以及一种制造该半导体装置的方法。
本发明的一个示例性实施例提供了一种半导体装置，其包括：在衬底上形成的垂直沟道层；在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案；以及在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离。
本发明的另一示例性实施例提供了一种存储器系统，包括：半导体存储器装置，其包括在衬底上形成的垂直沟道层、在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案、以及在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离；以及存储器控制器，其配置成控制半导体存储器装置。
本发明的另一示例性实施例提供了一种制造半导体装置的方法，其包括：交替形成第一材料层和第二材料层以形成堆叠结构；形成延伸通过堆叠结构的沟道孔，沟道孔包括侧壁；在沟道孔的侧壁上形成电荷存储层；在电荷存储层上的沟道孔内部形成垂直沟道层；通过在垂直沟道层之间刻蚀堆叠结构形成狭缝；以及通过去除第二材料层以及由狭缝暴露的电荷存储层的部分，形成将电荷存储层分成多个图案的绝缘层槽。
附图说明
图1A至1H是图示根据本发明的第一实施例的半导体装置和制造半导体装置的方法的横截面视图。
图2A至2D是图示根据本发明的第二实施例的半导体装置和制造半导体装置的方法的横截面视图。
图3是图示根据本发明的第三实施例的半导体装置和制造半导体装置的方法的横截面视图。
图4是图示根据本发明的第四实施例的半导体装置和制造半导体装置的方法的横截面视图。
图5是图示根据本发明的第五实施例的半导体装置和制造半导体装置的方法的横截面视图。
图6是图示根据本发明的第六实施例的半导体装置和制造半导体装置的方法的横截面视图。
图7是示意性图示根据本发明的存储器系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明的示例性实施例。然而，本发明不限于下文公开的实施例并且可以通过各种形式实现。实施例仅被提供用于说明的目的并且用于使本领域技术人员全面地理解本发明的范围。通过本发明的权利要求将理解本发明的范围。
图1A至1H是图示根据本发明的第一实施例的半导体装置和制造半导体装置的方法的横截面视图。
参照图1A，通过交替堆叠第一材料层110A至110C和第二材料层115A和115B来形成堆叠结构ML。第一材料层110A至110C在其中将形成传导层图案的层中形成，并且第二材料层115A和115B在其中将形成绝缘层图案的层中形成。第一材料层110A至110C可以由在后继的形成绝缘层槽的刻蚀工艺中具有针对第二材料层115A和115B的极大的刻蚀选择性的材料层形成。例如，第一材料层110A至110C可以由氧化物层形成并且第二材料层115A和115B可以由氮化物层形成。另外，第一材料层110A至110C可以是传导层并且第二材料层115A和115B可以是牺牲层。用作传导层的第一材料层110A至110C可以是金属层或掺杂多晶硅层，并且用作牺牲层的第二材料层115A和115B可以是无掺杂多晶硅层。构成堆叠结构ML的堆叠的第一和第二材料层110A至110C以及115A和115B的数目可以根据期望形成的堆叠的绝缘层图案和传导层图案的数目而进行不同的设定。
在形成堆叠结构ML之后，刻蚀第一材料层110A至110C和第二材料层115A和115B。因此，形成了在与第一和第二材料层110A至110C以及115A和115B的堆叠方向相同的方向上延伸的、同时延伸通过堆叠结构ML的沟道孔120。沟道孔120可以布置成包括多个行和多个列的矩阵形式。
参照图1B，第一阻挡绝缘层121、电荷存储层123和隧道绝缘层125依次沿沟道孔120的表面形成。随后，在沟道孔120内部形成沟道层127。第一阻挡绝缘层121和隧道绝缘层125可以由氧化硅层形成，并且电荷存储层123可以由其中可以进行电荷捕获的氮化硅层形成。沟道层127可以由例如多晶硅层的半导体材料形成。
随后，执行平面化工艺，直至使堆叠结构ML的顶表面暴露。因此，去除了在堆叠结构ML的顶表面上形成的第一阻挡绝缘层121、电荷存储层123、隧道绝缘层125和沟道层127。该平面化工艺以如下方式执行：使得第一阻挡绝缘层121、电荷存储层123和隧道绝缘层125沿沟道孔120的侧壁的整个表面保持在沟道孔120内部。沟道层127也保持在沟道孔120内部。图1B图示了其中沟道孔120的内部被沟道层127完全埋入的示例，但是沟道层127可以沿沟道孔120的内壁表面形成并且被形成为中空的管形。在该情况下，管形沟道层127的内部可以进一步填充有绝缘层。
接下来，在堆叠结构ML上形成掩模层130。掩模层130可以由具有针对第一材料层110A至110C和第二材料层115A和115B的极大的刻蚀选择性的材料层形成。例如，掩模层130可以由多晶硅层形成。
参照图1C，通过刻蚀掩模层130形成使沟道层127之间的堆叠结构ML暴露的掩模图案130P。掩模图案130P限定了其中形成狭缝140的区域。通过将掩模图案130P用作刻蚀障碍在相邻的沟道层127之间刻蚀堆叠结构ML，形成了狭缝140，该狭缝在延伸通过堆叠结构ML的同时使第一材料层110A至110C和第二材料层115A和115B的侧壁暴露。
参照图1D，通过去除由狭缝140暴露的第二材料层115A和115B使第一阻挡绝缘层121暴露。随后，刻蚀暴露的第一阻挡绝缘层121。结果，第一阻挡绝缘层图案121P保持在第一材料层110A至110C的侧壁上，并且电荷存储层123暴露。接下来，刻蚀暴露的电荷存储层123。结果，电荷存储层图案123P保持在第一材料层110A至110C的侧壁上并且隧道绝缘层125暴露。绝缘层槽150在其中刻蚀第二材料层115A和115B、第一阻挡绝缘层121和电荷存储层123的区域中形成。电荷存储层图案123P不仅彼此隔离，而且第一阻挡绝缘层图案121P通过绝缘层槽150彼此绝缘。
参照图1E，通过利用绝缘层填充绝缘层槽150的内部，形成了绝缘层图案160。在不同层上形成的电荷存储层图案123P通过绝缘层图案160隔离。
当第一材料层110A至110C被形成为传导层时，由第一材料层110A至110C形成的传导层图案可以通过绝缘层图案160隔离。在该情况下，绝缘层图案160可以由氧化物层形成，并且绝缘层图案160的绝缘材料可以进一步填充在狭缝140内部。
不同于前面的描述，当第一材料层110A至110C由诸如氧化物层的绝缘材料形成时，绝缘层图案160可以由在后继的用于形成传导层槽的刻蚀工艺中具有针对第一材料层110A至110C的极大的刻蚀选择性的材料层形成。例如，绝缘层图案160可以由与第二材料层115A和115B的材料层相同的材料层形成，并且更具体地，可以由氮化物层形成。在该情况下，用于形成绝缘层图案160的工艺可以进一步包括形成绝缘层以便填充绝缘层槽150，并且随后通过去除在狭缝140的内部形成的绝缘层使第一材料层110A至110C暴露。
在下文中，将参照图1F至1H描述当第一材料层110A至110C由绝缘材料形成时，在形成绝缘层图案160之后的后继工艺。
参照图1F，当第一材料层110A至110C是绝缘材料时，进一步执行通过去除由狭缝140暴露的第一材料层110A至110C来形成传导层槽170的工艺。在用于形成传导层槽170的刻蚀工艺期间可以刻蚀第一阻挡绝缘层121，使得电荷存储层图案123P可以暴露。
参照图1G，通过利用传导层填充传导层槽170的内部来形成通过绝缘层图案160隔离的传导层图案185。当电荷存储层图案123P在用于形成传导层槽170的刻蚀工艺中暴露时，可以在形成传导层之前沿传导层槽170的表面进一步形成第二阻挡绝缘层180。与此不同，当阻挡绝缘层121保持在传导层槽170的侧壁中时，将省略形成第二阻挡绝缘层180的工艺。第二阻挡绝缘层180可以由氧化硅层形成。
形成传导层图案185的工艺可以进一步包括如下工艺：在以使得传导层槽170被填充传导层的方式形成传导层之后，去除在狭缝140的内部中形成的传导层。
参照图1H，在狭缝140内部填充绝缘层190。绝缘层190可以由氧化物层形成。
通过前述工艺，形成了如下半导体装置：其包括在一个方向上延伸的沟道层127、在围绕沟道层127的同时交替堆叠的绝缘层图案160和传导层图案185、以及通过绝缘层图案160隔离并且在一个方向上延伸的电荷存储层图案123P。存储器单元可以在电荷存储层图案123P和传导层图案185的相交处中形成。
根据本发明的第一实施例的电荷存储层图案123P是在与每个层分离的情况下形成的。因此，在本发明的第一实施例中，可以防止电荷沿电荷存储层图案123P移动到相邻的单元。因此，根据第一实施例的本发明可以提高半导体装置的可靠性。
此外，根据本发明的第一实施例，为了将电荷存储层123分成多个图案，执行如下一系列工艺：沿沟道孔120的侧壁形成电荷存储层123、通过狭缝140去除一部分堆叠结构ML使得一部分电荷存储层123暴露、以及随后刻蚀根据部分堆叠结构ML的去除而暴露的电荷存储层123。通过这些工艺，可以容易地将电荷存储层123分成多个电荷存储层图案123P，并且不必分离地形成其中将形成电荷存储层图案123P的空间。因此，根据本发明的第一实施例，可以将电荷存储层123分成多个电荷存储层图案123P而不会增加半导体装置的尺寸。此外，根据本发明的第一实施例，各个电荷存储层图案123P在沿沟道孔120的侧壁的一个方向上形成，使得电荷存储层图案123P不弯曲并且不会被整形为不规则的。
图2A至2D是图示根据本发明的第二实施例的半导体装置和制造半导体装置的方法的横截面视图。在下文中，将省略与本发明的第一实施例重复的描述和相同的效果。
参照图2A，与图1A的描述相同，通过交替堆叠第一材料层（未示出）和第二材料层215A至215C形成堆叠结构。第一材料层在其中将形成传导层图案的层中形成，并且215A至215C在其中将形成绝缘层图案的层中形成。第一材料层可以由在后继的用于形成传导层槽250的刻蚀工艺中具有针对第二材料层215A至215C的极大的刻蚀选择性的材料层形成。例如，第一材料层可以由氮化物层形成并且第二材料层215A至215C可以由氧化物层形成。
随后，以与参照图1A和1B描述的方式相同的方式形成沟道孔、第一阻挡绝缘层221、电荷存储层223、隧道绝缘层225和沟道层227。随后，以与参照图1C描述的方式相同的方式，形成掩模图案230P，并且通过将掩模图案230P用作刻蚀障碍刻蚀堆叠结构来形成狭缝240。
接下来，通过去除由狭缝240暴露的第一材料层的刻蚀工艺，形成传导层槽250。传导层槽250被形成为使第一阻挡绝缘层221暴露。
参照图2B，通过利用传导层填充传导层槽250的内部，形成了通过第二材料层215A至215C隔离的传导层图案260。
参照图2C，以与参照图1D描述的方式相同的方式，通过刻蚀由狭缝240暴露的第二材料层215A至215C、第一阻挡绝缘层221和电荷存储层223，形成了绝缘层槽270。结果，形成了第一阻挡绝缘层图案221P和电荷存储层图案223P。隧道绝缘层225暴露并且电荷存储层图案223P通过绝缘层槽270隔离。
参照图2D，利用绝缘层290填充绝缘层槽270和狭缝240。绝缘层290可以由氧化物层形成。
图3是图示根据本发明的第三实施例的半导体装置和制造半导体装置的方法的横截面视图。
参照图3，根据本发明的第三实施例的半导体装置包括从衬底301的上部突出的垂直沟道层CH。垂直沟道层CH的底表面连接到衬底301的源极区域303。垂直沟道层CH由例如多晶硅层的半导体层327形成。垂直沟道层CH的侧壁的整个表面被隧道绝缘层325围绕。隧道绝缘层325可以由氧化硅层形成。
被隧道绝缘层325围绕的垂直沟道层CH被传导线LSL、WL和USL以及绝缘层图案ILD1至ILD6围绕。传导线LSL、WL和USL被形成为传导层385。绝缘层图案ILD1至ILD6被形成为绝缘层360，并且可以由氧化物层或氮化物层形成。传导线LSL、WL和USL以及绝缘层图案ILD1至ILD6沿垂直沟道层CH交替堆叠。
传导线LSL、WL和USL之中的来自最顶层的至少一个传导层LSL和来自最底层的至少一个传导线USL可以用作选择晶体管的选择线，并且选择线LSL和USL之间的传导线WL可以用作存储器单元的字线。
电荷存储层图案323P可以在隧道绝缘层325和传导线LSL、WL和USL之间形成。电荷存储层图案323P通过绝缘层图案ILD1至ILD6隔离并且在一个方向上延伸。电荷存储层图案323P的延伸方向可以与垂直沟道层CH的延伸方向相同。
可以进一步在电荷存储层图案323P和传导线LSL、WL和USL之间形成阻挡绝缘层380。可以进一步在绝缘层图案ILD1至ILD6和传导线LSL、WL和USL之间形成阻挡绝缘层380。阻挡绝缘层380可以由氧化硅层形成。
进一步在相邻的垂直沟道层CH之间形成绝缘层390。绝缘层390可以由氧化物层形成。
在选择线LSL和USL与垂直沟道层CH之间的相交处中形成选择晶体管，并且在字线WL和垂直沟道层CH之间的相交处中形成存储器单元。因此，存储器单元通过垂直沟道层CH串联连接在选择晶体管之间，从而能够配置存储器串。
根据本发明的第三实施例的半导体装置可以在通过将杂质注入到衬底301的内部而形成源极区域303之后，通过执行与参照图1A至1H描述的工艺相同的工艺来形成。可以在参照图1A的前述的形成沟道孔的步骤中使源极区域303暴露，使得源极区域303可以连接到垂直沟道层CH。
图4是图示根据本发明的第四实施例的半导体装置和制造半导体装置的方法的横截面视图。
参照图4，构成绝缘层图案ILD1至ILD6的绝缘材料和在相邻的垂直沟道CH之间形成的绝缘材料被形成为相同的绝缘层490。绝缘层490可以由氧化物层形成。在本发明的第四实施例中，阻挡绝缘层图案421P通过绝缘层图案ILD1至ILD6隔离并且在传导线LSL、WL和USL与电荷存储层图案423P之间形成。在本发明的第四实施例中，源极区域403，半导体材料427形成的垂直沟道层CH，隧道绝缘层425，被形成为传导层460的传导线LSL、WL和USL，以及电荷存储层图案423P与第三实施例的相应元件相同。
根据本发明的第四实施例的半导体装置可以在通过将杂质注入到衬底401的内部而形成源极区域403之后，通过执行与参照图2A至2D描述的工艺相同的工艺来形成。可以在参照图3A的前述的形成沟道孔的步骤中使源极区域403暴露，使得源极区域403可以连接到垂直沟道层CH。
图5是图示根据本发明的第五实施例的半导体装置和制造半导体装置的方法的横截面视图。
参照图5，根据本发明的第五实施例的半导体装置包括在衬底501的上部的方向上延伸的一对垂直沟道层CH1和CH2。垂直沟道层对CH1和CH2耦合到管道沟道层CHP。垂直沟道层对CH1和CH2和管道沟道层CHP可以由例如多晶硅层的半导体材料527形成。
垂直沟道层对CH1和CH2和管道沟道层CHP的侧壁的整个表面被作为第一氧化物层的隧道绝缘层525围绕。隧道绝缘层525可以由氧化硅层形成。
被隧道绝缘层525围绕的管道沟道层CHP被电荷存储层图案523围绕。阻挡绝缘层图案521沿电荷存储层图案523的表面形成并且是第二氧化物层。此外，管道沟道层CHP被具有由隧道绝缘层525形成的插入栅极绝缘层图案的管道栅极PG、电荷存储层图案523和阻挡绝缘层图案521围绕。管道栅极PG形成在衬底501上并且被形成为传导层505。绝缘层503可以进一步形成在衬底501和管道栅极PG之间，以便隔离衬底501和管道栅极PG。
被隧道绝缘层525围绕的垂直沟道层对CH1和CH2在从管道栅极PG的上部突出的情况下形成。被隧道绝缘层525围绕的、垂直沟道层对CH1和CH2的第一垂直沟道层CH1被传导线DSL和WL以及绝缘层图案ILD1至ILD6围绕。传导线DSL和WL以及绝缘层图案ILD1至ILD6在第一垂直沟道层CH1的延伸方向上交替堆叠。被隧道绝缘层525围绕的、垂直沟道层对CH1和CH2的第二垂直沟道层CH2被传导线SSL和WL以及绝缘层图案ILD1至ILD6围绕。传导线SSL和WL以及绝缘层图案ILD1至ILD6在第二垂直沟道层CH2的延伸方向上交替堆叠。
传导线DSL、WL和SSL被形成为传导层585。绝缘层图案ILD1至ILD6被形成为绝缘层560，并且可以由氧化物层或氮化物层形成。传导线SSL、DSL和WL之中的、来自最顶层的至少一个层中的传导线可以用作选择晶体管的选择线SSL和DSL，并且选择线SSL和DSL下面的传导线可以用作存储器单元的字线WL。
电荷存储层图案523P在隧道绝缘层525和传导线DSL、WL和SSL之间形成。电荷存储层图案523P通过绝缘层图案ILD1至ILD6隔离并且在一个方向上延伸。电荷存储层图案523P的延伸方向可以与垂直沟道层CH的延伸方向相同。与传导线DSL、WL和SSL相邻的电荷存储层图案523P可以由与围绕管道栅极PG的电荷存储层图案523的材料层相同的材料层形成，并且可以由其中可以进行电荷捕获的氮化硅层形成。
可以进一步在电荷存储层图案523P和传导线DSL、WL和SSL之间形成阻挡绝缘层580。可以进一步在绝缘层图案ILD1至ILD6和传导线DSL、WL和SSL之间形成阻挡绝缘层580。阻挡绝缘层580可以进一步由氧化硅层形成。
进一步在第一和第二垂直沟道层CH1和CH2之间形成绝缘层590。绝缘层590可以由氧化物层形成。
在选择线DSL和SSL与垂直沟道层CH1和CH2之间的相交处中形成选择晶体管，并且在字线WL与垂直沟道层CH1和CH2之间的相交处中形成存储器单元。因此，选择晶体管之间的存储器单元通过第一垂直沟道层CH1、管道沟道层CHP和第二垂直沟道层CH1串联连接，从而能够配置U形存储器串。
根据本发明的第五实施例的半导体装置可以通过如下工艺形成。
首先，在衬底501上形成绝缘层503。在绝缘层503上形成用于形成管道栅极PG的传导层505。通过部分地刻蚀传导层505来形成管道槽507，并且利用牺牲层（未示出）填充管道槽507的内部。
接下来，通过执行与参照图1A描述的工艺相同的工艺来形成被配置用于暴露管道槽507内部的牺牲层的一对沟道孔。通过刻蚀工艺去除通过沟道孔对暴露的牺牲层。因此，管道槽507开放。
随后，通过执行与参照图1B至1H描述的工艺相同的工艺，可以形成在管道栅极PG上形成的结构。在参照图1B的前述的形成第一阻挡绝缘层、电荷存储层和隧道绝缘层的步骤中，甚至在管道槽507的表面上形成阻挡绝缘层图案521、电荷存储层图案523和隧道绝缘层525。此外，在参照图1B的前述的形成沟道层的步骤中，在管道槽507内部形成管道沟道层CHP。
图6是图示根据本发明的第六实施例的半导体装置和制造半导体装置的方法的横截面视图。
参照图6，构成绝缘层图案ILD1至ILD6的绝缘材料和在第一和第二垂直沟道CH1和CH2之间形成的绝缘材料被形成为相同的绝缘层690。绝缘层690可以由氧化物层形成。在本发明的第六实施例中，阻挡绝缘层图案621P通过绝缘层图案ILD1至ILD6隔离并且在传导线DSL、WL和SSL与电荷存储层图案623P之间形成。第六实施例中的管道栅极PG，由管道栅极PG内部的半导体材料层627形成的隧道绝缘层625，由包括电荷存储层图案623的栅极绝缘层图案和阻挡绝缘层图案621围绕的管道沟道层CHP，由半导体材料层627形成的一对垂直沟道层CH1和CH2，被形成为传导层685的传导线DSL、WL和SSL，以及电荷存储层图案623P与第五实施例的相应元件相同。
根据本发明的第六实施例的半导体装置可以通过如下工艺形成。
首先，在衬底601上形成绝缘层603。在绝缘层603上形成用于形成管道栅极PG的传导层605。通过部分地刻蚀传导层605来形成管道槽607，并且利用牺牲层（未示出）填充管道槽607的内部。
接下来，通过执行与参照图1A描述的工艺相同的工艺来形成被配置用于暴露管道槽607内部的牺牲层的一对沟道孔。通过刻蚀工艺去除通过沟道孔对暴露的牺牲层。因此，管道槽607开放。
随后，通过执行与参照图2B至2D描述的工艺相同的工艺，可以形成在管道栅极PG上形成的结构。在参照图2A的前述的形成阻挡绝缘层、电荷存储层和隧道绝缘层的步骤中，甚至在管道槽607的表面上形成阻挡绝缘层621、电荷存储层623和隧道绝缘层625。此外，在形成沟道层的步骤中，在管道槽607内部形成管道沟道层CHP。
图7是示意性图示根据本发明的存储器系统的框图。
如图7中所示，根据本发明的存储器系统1000包括存储器装置1020和存储器控制器1010。
存储器装置1020包括根据第一至第六实施例的半导体存储器装置中的至少一个。就是说，存储器装置1020包括在一个方向上延伸的沟道层、在围绕沟道层的同时沿沟道层堆叠的传导层图案、在传导层图案之间形成的绝缘层图案、以及在沟道层和传导层图案之间形成的并且通过绝缘层图案隔离的电荷存储层图案。
存储器控制器1010控制主机和存储器装置1020之间的数据交换。存储器控制器1010可以包括被配置用于控制存储器系统1000的一般操作的处理单元1012。此外，存储器控制器1010可以包括用作处理单元1012的操作存储器的SRAM 1011。此外，存储器控制器1010可以进一步包括主机接口1013和存储器接口1015。主机接口1013可以包括用于存储器系统1000和主机之间的数据交换的协议。存储器接口1015可以建立存储器控制器1010和存储器设备1020之间的连接。此外，存储器控制器1010可以进一步包括纠错块ECC 1014。纠错块1014可以检测并纠正从存储器设备1020读取的数据的错误。尽管没有示出，但是存储器系统1000可以进一步包括用于存储用于与主机接驳的代码数据的ROM装置等。存储器系统1000可以用作便携式数据存储卡。另外，存储器系统1000还可以被实现为能够替换计算机系统的硬盘的固态硬盘SSD。
根据本发明的示例性实施例，存储器单元的电荷存储层图案被形成为针对存储器单元的每个层隔离，使得可以防止相邻层的电荷存储层图案之间的电荷移动，从而能够提高3D半导体装置的可靠性。
根据前文，将认识到，这里出于说明的目的描述了本发明的各个实施例，并且在不偏离本发明的范围和精神的前提下可以进行各种修改。因此，这里公开的各个实施例不应被当作限制，真正的范围和精神由所附权利要求限定。

Claims (22)

1.一种半导体装置，其包括：
在衬底上形成的垂直沟道层；
在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案；以及
在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过所述绝缘层图案隔离。
2.根据权利要求1所述的半导体装置，进一步包括：
在每个传导层图案和所述电荷存储层图案之间形成的阻挡绝缘层。
3.根据权利要求2所述的半导体装置，其中所述阻挡绝缘层沿所述垂直沟道层的长度延伸或者沿所述传导层图案和所述绝缘层图案之间的界面延伸。
4.根据权利要求1所述的半导体装置，进一步包括：
在每个垂直沟道层的表面上形成的隧道绝缘层。
5.根据权利要求1所述的半导体装置，其中所述绝缘层图案由氧化物层或氮化物层形成。
6.根据权利要求1所述的半导体装置，进一步包括：
连接到每个垂直沟道层的底表面的源极区域。
7.根据权利要求1所述的半导体装置，进一步包括：
在所述衬底与交替形成的传导层图案和绝缘层图案之间形成的管道栅极；
在所述管道栅极中形成以耦合一对垂直沟道层的管道沟道层；以及
在所述管道栅极中并且围绕所述管道沟道层形成的栅极绝缘层图案。
8.根据权利要求7所述的半导体装置，其中所述栅极绝缘层图案包括：
第一氧化物层，
沿所述第一氧化物层的表面形成的材料层，所述材料层由与所述电荷存储层图案的材料相同的材料形成，
沿所述材料层的表面形成的第二氧化物层。
9.一种存储器系统，包括：
半导体存储器装置和存储器控制器，所述半导体存储器装置包括：
在衬底上形成的垂直沟道层；
在每个垂直沟道层的长度周围交替形成的传导层图案和绝缘层图案；以及
在每个垂直沟道层和每个传导层图案之间形成的电荷存储层图案，其中每个电荷存储层图案通过绝缘层图案隔离；以及
所述存储器控制器配置用于控制所述半导体存储器装置。
10.一种制造半导体装置的方法，所述方法包括：
交替形成第一材料层和第二材料层以形成堆叠结构；
形成延伸通过所述堆叠结构的沟道孔，所述沟道孔包括侧壁；
在所述沟道孔的侧壁上形成电荷存储层；
在所述电荷存储层上，在所述沟道孔内部形成垂直沟道层；
通过在所述垂直沟道层之间刻蚀所述堆叠结构形成狭缝；以及
通过去除所述第二材料层以及由所述狭缝暴露的所述电荷存储层的部分，形成配置用于将所述电荷存储层分成多个图案的绝缘层槽。
11.根据权利要求10所述的方法，进一步包括：
在形成所述绝缘层槽之后，使用绝缘层填充每个绝缘层槽；
通过去除所述第一材料层形成传导层槽；以及
使用传导层填充每个传导层槽。
12.根据权利要求11所述的方法，进一步包括：
在使用所述传导层填充所述传导层槽之前，沿每个传导层槽的表面形成阻挡绝缘层。
13.根据权利要求11所述的方法，其中所述绝缘层由具有针对所述第一材料层的极大的刻蚀选择性的材料层形成。
14.根据权利要求11所述的方法，其中所述绝缘层是氮化物层。
15.根据权利要求10所述的方法，进一步包括：
在形成所述绝缘层槽之前，通过去除所述第一材料层形成传导层槽；以及
使用传导层填充每个传导层槽。
16.根据权利要求15所述的方法，进一步包括：
使用绝缘层填充所述绝缘层槽和所述狭缝。
17.根据权利要求16所述的方法，其中所述绝缘层是氧化物层。
18.根据权利要求10所述的方法，其中所述第一材料层是氧化物层并且所述第二材料层是氮化物层。
19.根据权利要求10所述的方法，进一步包括：
在形成所述电荷存储层之前，沿所述沟道孔的侧壁的整个长度形成阻挡绝缘层；以及
在形成所述垂直沟道层之前，沿所述电荷存储层的表面的整个长度形成隧道绝缘层。
20.根据权利要求10所述的方法，进一步包括：
在形成所述堆叠结构之前在所述衬底上形成源极区域，其中所述源极区域通过所述沟道孔暴露。
21.根据权利要求10所述的方法，进一步包括：
在形成所述堆叠结构之前，在所述衬底上形成管道栅极传导层；
通过刻蚀所述管道栅极传导层形成管道槽；以及
形成填充在所述管道槽中的牺牲层，
其中所述牺牲层通过一对沟道孔暴露。
22.根据权利要求21所述的方法，进一步包括：
在形成所述电荷存储层之前，去除由沟道孔对暴露的所述牺牲层，使得从所述管道槽去除所述牺牲层；
在所述管道槽的表面上形成所述电荷存储层；以及
当形成所述垂直沟道层时，在所述管道槽内部形成管道沟道层。
CN201210466158.9A 2012-06-13 2012-11-16 半导体装置及其制造方法和存储器系统 Pending CN103489868A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120063204A KR20130139602A (ko) 2012-06-13 2012-06-13 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR10-2012-0063204 2012-06-13

Publications (1)

Publication Number Publication Date
CN103489868A true CN103489868A (zh) 2014-01-01

Family

ID=49755090

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210466158.9A Pending CN103489868A (zh) 2012-06-13 2012-11-16 半导体装置及其制造方法和存储器系统

Country Status (3)

Country Link
US (2) US8853773B2 (zh)
KR (1) KR20130139602A (zh)
CN (1) CN103489868A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789437A (zh) * 2016-03-08 2016-07-20 宁波时代全芯科技有限公司 相变化记忆体以及制造相变化记忆体的方法
CN105990356A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 一种存储装置及其制造方法
CN111406319A (zh) * 2018-06-07 2020-07-10 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
CN113348556A (zh) * 2019-01-25 2021-09-03 三星电子株式会社 具有气隙的3维闪存及制造其的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102045288B1 (ko) * 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR102145062B1 (ko) * 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
CN105742488B (zh) * 2016-02-26 2018-06-29 江苏时代全芯存储科技有限公司 相变化记忆体以及制造相变化记忆体的方法
KR102598723B1 (ko) * 2016-05-04 2023-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102574323B1 (ko) 2018-07-23 2023-09-05 삼성전자주식회사 반도체 장치
KR102664686B1 (ko) 2018-10-22 2024-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
DE102020109802A1 (de) 2019-08-27 2021-03-04 Samsung Electronics Co., Ltd. Integrierte-schaltkreis-vorrichtung und verfahren zu ihrer herstellung
KR102617313B1 (ko) * 2021-04-05 2023-12-27 삼성전자주식회사 강유전체 기반의 3차원 플래시 메모리의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181610A1 (en) * 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
US20110233646A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
WO2012052298A1 (en) * 2010-10-18 2012-04-26 Imec Vertical semiconductor memory device and manufacturing method thereof
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101524823B1 (ko) * 2009-01-05 2015-06-01 삼성전자주식회사 3차원 반도체 소자
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100181610A1 (en) * 2009-01-19 2010-07-22 Samsung Electronics Co., Ltd. Non-volatile memory device and method for fabricating non-volatile memory device
CN102034829A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 垂直型非易失性存储器件及其制造方法
US20110233646A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
WO2012052298A1 (en) * 2010-10-18 2012-04-26 Imec Vertical semiconductor memory device and manufacturing method thereof
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990356A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 一种存储装置及其制造方法
CN105990356B (zh) * 2015-01-28 2018-12-18 旺宏电子股份有限公司 一种存储装置及其制造方法
CN105789437A (zh) * 2016-03-08 2016-07-20 宁波时代全芯科技有限公司 相变化记忆体以及制造相变化记忆体的方法
CN105789437B (zh) * 2016-03-08 2018-06-19 江苏时代全芯存储科技有限公司 制造相变化记忆体的方法
CN111406319A (zh) * 2018-06-07 2020-07-10 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
CN111406319B (zh) * 2018-06-07 2023-12-22 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
CN113348556A (zh) * 2019-01-25 2021-09-03 三星电子株式会社 具有气隙的3维闪存及制造其的方法

Also Published As

Publication number Publication date
US20130334585A1 (en) 2013-12-19
US20140370676A1 (en) 2014-12-18
KR20130139602A (ko) 2013-12-23
US9184176B2 (en) 2015-11-10
US8853773B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
CN103489868A (zh) 半导体装置及其制造方法和存储器系统
EP3332424B1 (en) Methods and apparatus for three-dimensional nand non-volatile memory devices with side source line and mechanical support
US8829595B2 (en) 3-Dimensional non-volatile memory device, memory system including the same, and method of manufacturing the device
US9105514B2 (en) Three-dimensional non-volatile memory device, memory system including the same, and method of manufacturing the same
US9356041B2 (en) 3-D nonvolatile memory device and method of manufacturing the same
CN104810373A (zh) 半导体器件及其制造方法
JP2015056452A (ja) 半導体記憶装置及びその製造方法
CN103681680A (zh) 半导体器件及其制造方法
CN103165619A (zh) 半导体器件的电容器和寄存器、存储系统及制造方法
JP2020150199A (ja) 半導体記憶装置
KR20200103484A (ko) 반도체 메모리 장치
CN103681684A (zh) 非易失性存储器件及其制造方法
US11257843B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
CN104425505A (zh) 半导体器件及其制造方法
TWI712162B (zh) 半導體記憶裝置
CN104979351A (zh) 半导体装置及其制造方法
CN103165620A (zh) 三维非易失性存储器件、存储系统及其制造方法
CN105023926A (zh) 一种存储器元件及其制作方法
TW202011586A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI714210B (zh) 半導體記憶裝置
CN103165618A (zh) 三维非易失性存储器件、存储系统及其制造方法
US11818885B2 (en) Semiconductor memory device
US11984484B2 (en) Semiconductor memory device
KR20130072671A (ko) 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP2015046546A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140101