KR20200103484A - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는 더미 적층체, 상기 더미 적층체를 감싸는 셀 적층체, 및 상기 셀 적층체와 상기 더미 적층체 사이의 경계에 배치된 수직 베리어를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치의 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된바 있다.
3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치의 집적도는 메모리 셀들의 적층 수를 증가시킬수록 향상될 수 있다. 메모리 셀들의 적층 수가 증가함에 따라, 3차원 반도체 메모리 장치의 구조적 안정성을 향상시킬 수 있는 기술이 요구된다.
본 발명의 실시 예들은 구조적 안정성을 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 적층체 및 상기 제1 적층체 상에 형성된 제2 적층체를 포함하는 더미 적층체; 상기 더미 적층체를 감싸는 셀 적층체; 상기 셀 적층체와 상기 더미 적층체 사이의 경계에 배치되고, 상기 제1 적층체의 측벽 상에 형성된 제1 부분 및 상기 제2 적층체의 측벽 상에 형성된 제2 부분을 포함하는 수직 베리어를 포함할 수 있다. 상기 제1 적층체와 상기 제2 적층체의 경계면이 배치된 높이에서, 상기 수직 베리어의 상기 제1 부분의 단면적은 상기 제2 부분의 단면적보다 넓게 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 소스구조; 상기 소스구조로부터 연장된 제1 소스콘택구조 및 제2 소스콘택구조; 상기 제1 소스콘택구조와 상기 제2 소스콘택구조 사이에 배치된 더미 적층체; 상기 제1 소스콘택구조와 상기 제2 소스콘택구조 사이에서 상기 더미 적층체를 감싸고, 상기 소스구조에 중첩된 셀 적층체; 상기 더미 적층체와 상기 셀 적층체 사이의 경계를 따라 연장되고, 상기 소스구조 내부로 연장된 반도체패턴; 및 상기 반도체패턴의 외벽을 따라 연장되고, 상기 소스구조에 의해 분리된 유전막들을 포함할 수 있다.
본 기술의 실시 예들은 더미 적층체와 셀 적층체의 경계를 따라 지지대 역할을 할 수 있는 구조를 배치함으로써 반도체 메모리 장치의 구조적 안정성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 평면도이다.
도 3a 및 도 3b는 도 2에 도시된 선 A-A' 및 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 4는 도 3a에 도시된 X영역에 대한 확대도이다.
도 5는 도 3b에 도시된 셀 플러그의 횡단면을 나타내는 도면이다.
도 6a 내지 도 6c는 도 2에 도시된 수직 베리어를 나타내는 도면들이다.
도 7a 및 도 7b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도들이다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 하부구조를 제공하는 단계를 나타내는 도면들이다.
도 9a 내지 도 9g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 형성하는 공정을 나타내는 단면도들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치는 기판(SUB) 상에 배치된 주변회로구조체(PC) 및 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 주변회로구조체(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)의 동작을 제어하기 위한 회로를 구성하는 로우 디코더, 컬럼 디코더, 페이지 버퍼, 제어 회로 등을 포함할 수 있다. 예를 들어, 주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)과 전기적으로 연결되는 NMOS 트랜지스터, PMOS 트랜지스터, 레지스터(resistor), 및 캐패시터(capacitor) 등을 포함할 수 있다. 주변회로구조체(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKn) 사이에 배치될 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 불순물 도핑 영역들, 비트 라인들, 불순물 도핑 영역들과 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들, 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널구조에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
다른 실시 예로서, 기판(SUB), 주변회로구조체(PC) 및 메모리 블록들(BLK1 내지 BLKn)는 도 1에 도시된 순서에 대한 역순으로 적층될 수 있다. 이 경우, 주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKn) 상에 배치될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 블록을 나타내는 평면도이다.
도 2를 참조하면, 제1 슬릿들(SI1)에 의해 서로 분리된 적층패턴들(STP1, STP2) 중 적어도 어느 하나는 메모리 블록을 구성할 수 있다. 일 실시 예로서, 도 2에 도시된 제1 및 제2 적층패턴들(STP1, STP2)은 도 1에 도시된 제1 및 제2 메모리 블록들(BLK1, BLK2) 각각을 구성할 수 있다. 다른 실시 예로서, 제1 및 제2 적층패턴들(STP1, STP2)은 하나의 메모리 블록을 구성할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 3이상의 적층패턴들이 하나의 메모리 블록을 구성할 수 있다.
적층패턴들(STP1, STP2) 각각은 더미 적층체(STd), 셀 적층체(STc), 및 수직 베리어(VB)를 포함할 수 있다. 셀 적층체(STc)는 더미 적층체(STd)를 감싸고, 수직 베리어(VB)는 셀 적층체(STc)와 더미 적층체(STd) 사이의 경계를 따라 연장될 수 있다.
셀 적층체(STc)는 셀 어레이 영역(CAR) 및 연결영역들(LAR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 셀 스트링들이 배치되는 영역이다. 셀 어레이 영역(CAR)은 제1 슬릿들(SI1)에 교차하는 더미 적층체(STd)의 제1 측벽(SW1)에 마주하고, 제1 슬릿들(SI1)에 나란하게 연장될 수 있다. 연결영역들(LAR)은 셀 어레이 영역들(CAR)로부터 연장된다. 연결영역들(LAR)은 제1 슬릿들(SI1)에 마주하는 더미 적층체(STd)의 제2 및 제3 측벽들(SW2 및 SW3)에 각각 마주하고, 제1 슬릿들(SI1)에 나란하게 연장될 수 있다.
셀 적층체(STc)의 셀 어레이 영역(CAR)은 셀 플러그들(CPL)에 의해 관통된다. 셀 플러그들(CPL) 각각은 그에 대응하는 셀 스트링을 구성한다. 셀 플러그들(CPL)은 서로 이웃한 제1 슬릿들(SI1) 사이에 매트릭스 구조로 배열되거나, 지그재그로 배열될 수 있다. 셀 플러그들(CPL)은 제1 슬릿들(SI1)의 연장방향을 따라 행을 이룰 수 있다. 셀 어레이 영역(CAR)을 관통하는 셀 플러그들(CPL)은 다수의 행들로 구분될 수 있다. 다수의 행들은 셀 어레이 영역(CAR)의 일부를 관통하는 제2 슬릿(SI2)에 의해 서로 다른 그룹들로 구분될 수 있다.
제2 슬릿(SI2)은 수직 베리어(VB)에 연결되도록 더미 적층체(STd)의 제1 측벽(SW1)을 향해 연장될 수 있다. 제2 슬릿(SI2)은 제2 슬릿(SI2)을 따라 배열된 더미 플러그들(DPL)에 중첩될 수 있다. 더미 플러그들(DPL)은 셀 플러그들(CPL)과 동시에 형성될 수 있다.
더미 적층체(STd)는 콘택 플러그(CTP)에 의해 관통될 수 있다. 콘택 플러그(CTP)는 도 1에 도시된 주변회로구조체(PC)에 연결된다.
셀 적층체(STc)를 형성하는 공정은 들제1 슬릿(SI1)을 통해 도전물을 유입하는 공정을 포함할 수 있다. 수직 베리어(VB)는 제1 슬릿들(SI1)을 통해 유입되는 도전물이 더미 적층체(STd)로 유입되지 않도록 차단할 수 있다. 수직 베리어(VB)는 셀 플러그들(CPL)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예는 제조공정을 단순화할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 선 A-A' 및 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 3a 및 도 3b를 참조하면, 셀 적층체(STc) 및 더미 적층체(STd)는 소스구조(SL) 및 주변회로구조체(PC)에 중첩될 수 있다. 소스구조(SL)는 셀 적층체(STc) 및 더미 적층체(STd)를 포함하는 적층구조와 주변회로구조체(PC) 사이에 배치될 수 있다.
수직 베리어(VB), 셀 플러그(CPL) 및 더미 플러그(DPL) 각각은 셀 적층체(STc) 및 더미 적층체(STd)보다 돌출되고, 소스구조(SL) 내부로 연장될 수 있다.
주변회로구조체(PC)는 도 1을 참조하여 상술한 바와 같이, 기판(SUB) 상에 배치될 수 있다. 기판(SUB)은 n형 또는 p형 불순물이 도핑된 웰 영역들을 포함할 수 있으며, 기판(SUB)의 웰 영역들 각각은 소자분리막(isolation layer: ISO)에 의해 구획된 활성 영역들을 포함할 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로구조체(PC)는 주변 게이트 전극들(PG), 게이트 절연막(GI), 정션들(Jn), 주변회로 배선들(PCL) 및 하부 콘택 플러그들(PCP)를 포함할 수 있다. 주변회로구조체(PC)는 제1 하부 절연막(LIL1)으로 덮일 수 있다.
주변 게이트 전극들(PG) 각각은 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 게이트 절연막(GI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다. 정션들(Jn)은 주변 게이트 전극들(PG) 각각에 중첩된 활성 영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치된다. 주변 게이트 전극들(PG) 양측에 배치된 정션들(Jn) 중 하나는 소스 정션으로 이용되고, 나머지 하나는 드레인 정션으로 이용될 수 있다. 주변회로 배선들(PCL)은 하부 콘택 플러그들(PCP)을 통해 메모리 블록을 제어하기 위한 회로에 전기적으로 연결될 수 있다. 메모리 블록을 제어하기 위한 회로는 도 1을 참조하여 설명한 바와 같이, NMOS 트랜지스터, PMOS 트랜지스터, 저항 및 캐패시터 등을 포함할 수 있다. 예를 들어, NMOS 트랜지스터는 하부 콘택 플러그들(PCP)을 통해 주변회로 배선들(PCL)에 연결될 수 있다.
제1 하부 절연막(LIL1)은 주변회로 배선들(PCL) 및 하부 콘택 플러그들(PCP)을 덮을 수 있다. 제1 하부 절연막(LIL1)은 다층으로 적층된 절연막들을 포함할 수 있다.
소스구조(SL)는 수직 베리어(VB), 셀 플러그(CPL) 및 더미 플러그(DPL) 각각의 단부를 감싸고, 셀 적층체(STc) 및 더미 적층체(STd)에 중첩되도록 연장될 수 있다. 소스구조(SL)는 소스콘택구조들(SCT1, SCT2)에 연결될 수 있다. 소스콘택구조들(SCT1, SCT2)은 도 2에 도시된 제1 슬릿들(SI1) 내부에 배치되는 도전물이다. 소스콘택구조들(SCT1, SCT2)은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물을 포함할 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 소스콘택구조들(SCT1, SCT2)은 소스구조(SL)에 접촉된 도프트 실리콘막 및 도프트 실리콘막 상에 형성된 금속막의 적층 구조로 형성될 수 있다. 도프트 실리콘막은 n타입 도펀트를 포함할 수 있고, 금속막은 저항을 낮추기 위해 텅스텐과 같은 저저항 금속을 포함할 수 있다. 도 3a 및 도 3b는 서로 이웃한 제1 및 제2 소스콘택구조들(SCT1, SCT2)을 나타낸다.
제1 소스콘택구조(SCT1)와 제2 소스콘택구조(SCT2) 각각은 스페이서 절연막(SP)에 의해 셀 적층체(STc)로부터 절연될 수 있다. 소스구조(SL)는 제1 하부 절연막(LIL1) 상에 배치된 제2 하부 절연막(LIL2)에 의해 관통될 수 있다. 제2 하부 절연막(LIL2)은 더미 적층체(STd)에 중첩된다. 셀 적층체(STc) 및 더미 적층체(STd)는 제1 소스콘택구조(SCT1)와 제2 소스콘택구조(SCT2) 사이에 배치된다.
더미 적층체(STd)를 관통하는 콘택 플러그(CTP)는 제2 하부 절연막(LIL2) 및제1 하부 절연막(LIL1)을 관통하도록 연장되고, 주변회로 배선들(PCL) 중 어느 하나에 연결될 수 있다. 예를 들어, 콘택 플러그(CTP)는 블록 선택 트랜지스터를 구성하는 NMOS 트랜지스터에 전기적으로 연결된 주변회로 배선(PCL)에 연결될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 콘택 플러그(CTP)는 레지스터에 연결된 주변회로 배선에 접촉되거나, PMOS 트랜지스터에 연결된 주변회로 배선에 접촉되거나, 캐패시터에 연결된 주변회로 배선에 접촉될 수 있다.
소스구조(SL)는 제1 내지 제3 소스막들(SL1 내지 SL3), 및 더미 소스 적층체(DS)를 포함할 수 있다. 제1 및 제3 소스막들(SL1 및 SL3) 각각은 셀 적층체(STc) 및 더미 적층체(STd)에 의해 중첩되도록 연장된다. 제2 소스막(SL2)은 제1 소스막(SL1)과 셀 적층체(STc) 사이에 배치되고, 더미 소스 적층체(DS)는 제1 소스막(SL1)과 더미 적층체(STd) 사이에 배치된다. 더미 소스 적층체(DS)와 제2 소스막(SL2)은 서로 동일한 높이에 배치될 수 있다. 제3 소스막(SL3)은 경우에 따라 생략될 수 있다.
제1 소스막(SL1) 및 제2 소스막(SL2) 각각은 도프트 반도체막을 포함할 수 있다. 도프트 반도체막은 소스 도펀트를 포함할 수 있다. 예를 들어, 소스 도펀트는 n형 불순물일 수 있다. 제3 소스막(SL3)은 도프트 반도체막 및 언도프트 반도체막 중 적어도 어느 하나를 포함할 수 있다. 제3 소스막(SL3)은 소스콘택구조들(SCT1, SCT2)에 의해 관통될 수 있다. 소스콘택구조들(SCT1, SCT2)은 제2 소스막(SL2)으로부터 연장되거나, 제1 소스막(SL1)으로부터 연장될 수 있다.
수직 베리어(VB), 셀 플러그(CPL) 및 더미 플러그(DPL)는 서로 동일한 물질막들을 포함할 수 있다. 수직 베리어(VB)는 반도체패턴(SE), 반도체패턴(SE)을 감싸는 유전막들(MLd, MLc) 및 반도체패턴(SE)에 의해 에워싸인 제1 코어 절연막(CO1)을 포함할 수 있다. 셀 플러그(CPL)는 채널구조(CH), 채널구조(CH)를 감싸는 유전막들(MLa, MLb) 및 채널구조(CH)에 의해 에워싸인 제2 코어 절연막(CO2)을 포함할 수 있다.
반도체패턴(SE) 및 채널구조(CH)는 동시에 형성되고, 동일한 물질막들로 형성될 수 있다. 제1 코어 절연막(CO1) 및 제2 코어 절연막(CO2)은 동시에 형성되고, 동일한 물질막으로 형성될 수 있다. 반도체패턴(SE) 및 채널구조(CH) 각각은 채널막(CL) 및 도프트막(DL)을 포함할 수 있다. 채널막(CL)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CL)은 실리콘막으로 형성될 수 있다. 채널막(CL)은 그에 대응하는 제1 코어 절연막(CO1) 또는 제2 코어 절연막(CO2)의 외벽을 따라 연장될 수 있다. 도프트막(DL)은 그에 대응하는 제1 코어 절연막(CO1) 또는 제2 코어 절연막(CO2)에 중첩될 수 있다. 도프트막(DL)은 그에 대응하는 채널막(CL)에 연결될 수 있다. 도프트막(DL)은 도프트 반도체막으로 형성될 수 있다. 예를 들어, 도프트막(DL)은 n형 도프트 실리콘막으로 형성될 수 있다. 채널구조(CH)의 채널막(CL)은 셀 스트링의 채널영역으로 이용되고, 채널구조(CH)의 도프트막(DL)은 셀 스트링의 드레인 정션으로 이용될 수 있다.
더미 플러그(DPL)는 더미 채널막(DCL), 및 더미 채널막(DCL)을 감싸는 더미 유전막들(DMLa, DMLb), 및 더미 채널막(DCL)으로 에워싸인 더미 코어 절연막(DCO)을 포함할 수 있다. 더미 플러그(DPL)는 제2 슬릿(SI2) 내부를 채우도록 더미 코어 절연막(DCO) 상에 배치된 분리절연막(SIL)에 중첩될 수 있다. 더미 채널막(DCL)은 채널막(CL)과 동시에 형성되고, 동일한 물질막으로 형성될 수 있다. 더미 코어 절연막(DCO)은 제1 코어 절연막(CO1) 및 제2 코어 절연막(CO2)과 동시에 형성되고, 동일한 물질막으로 형성될 수 있다.
수직 베리어(VB)의 유전막들(MLc, MLd)은 더미측 유전막(MLd) 및 셀측 유전막(MLc)을 포함할 수 있다. 더미측 유전막(MLd) 및 셀측 유전막(MLc) 각각은 반도체패턴(SE)의 외벽을 따라 연장된다. 더미측 유전막(MLd)은 반도체패턴(SE)과 더미 적층체(STd) 사이에 배치되고, 셀측 유전막(MLc)은 반도체패턴(SE)과 셀 적층체(STc) 사이에 배치된다. 더미측 유전막(MLd)은 소스구조(SL)의 제3 소스막(SL3), 더미 소스 적층체(DS), 제2 소스막(SL2) 및 제1 소스막(SL1) 각각과 반도체패턴(SE) 사이로 연장된다. 더미측 유전막(MLd)과 셀측 유전막(MLc)은 수직 베리어(VB)의 홈(groove: GV)에 삽입된 제2 소스막(SL2)에 의해 서로 분리될 수 있다. 홈(GV)은 제1 소스콘택구조(SCT1) 및 제2 소스콘택구조(SCT2)를 향하는 수직 베리어(VB)의 측벽들에 각각 형성될 수 있다. 제2 소스막(SL2)은 홈(GV)을 통해 반도체패턴(SE)의 측벽에 직접 접촉될 수 있다. 더미 소스 적층체(DS)는 제2 하부 절연막(LIL2)과 더미측 유전막(MLd) 사이에 배치될 수 있다.
셀 플러그(CPL)의 유전막들(MLa, MLb)은 메모리막(MLa) 및 제1 더미막(MLb)을 포함할 수 있다. 메모리막(MLa) 및 제1 더미막(MLb) 각각은 채널구조(CH)의 외벽을 따라 연장된다. 메모리막(MLa)은 셀 적층체(MLc)와 채널구조(CH) 사이에 배치되고, 제1 더미막(MLb)은 소스구조(SL)의 제1 소스막(SL1)과 채널구조(CH) 사이에 배치된다. 메모리막(MLa)과 제1 더미막(MLb)은 채널구조(CH)에 접촉되도록 연장된 소스구조(SL)의 제2 소스막(SL2)에 의해 서로 분리된다.
더미 플러그(DPL)의 더미 유전막들(DMLa, DMLb)은 제2 더미막(DMLa) 및 제3 더미막(DMLb)을 포함할 수 있다. 제2 더미막(DMLa) 및 제3 더미막(DMLb) 각각은 더미채널막(DCL)의 외벽을 따라 연장된다. 제2 더미막(DMLa)은 셀 적층체(MLc)와 더미채널막(DCL) 사이에 배치되고, 제3 더미막(DMLb)은 소스구조(SL)의 제1 소스막(SL1)과 더미채널막(DCL) 사이에 배치된다. 제2 더미막(DMLa)은 분리절연막(SIL)의 측벽을 감싸도록 연장될 수 있다. 제2 더미막(DMLa)과 제3 더미막(DMLb)은 더미채널막(DCL)에 접촉되도록 연장된 소스구조(SL)의 제2 소스막(SL2)에 의해 서로 분리된다.
상술한 유전막들(MLc, MLd, MLa, MLb, DMLa, DMLb)은 동시에 형성되고, 서로 동일한 물질막들로 형성될 수 있다.
더미 적층체(STd)는 제1 적층체(STd1) 및 제1 적층체(STd1) 상에 형성된 제2 적층체(STd2)를 포함할 수 있다. 제1 적층체(STd1) 및 제2 적층체(STd2) 각각은 교대로 적층된 더미 층간 절연막들(ILD') 및 희생 절연막들(SC)을 포함할 수 있다. 수직 베리어(VB)는 제1 적층체(STd1)의 측벽 상에 형성된 제1 부분(P1) 및 제2 적층체(STd2)의 측벽 상에 형성된 제2 부분(P2)으로 구분될 수 있다. 제1 적층체(STd1)와 제2 적층체(STd2)의 경계면이 배치된 높이에서, 제1 부분(P1) 및 제2 부분(P2)은 서로 다른 단면적을 가질 수 있다. 일 실시 예로서, 제1 적층체(STd1)와 제2 적층체(STd2)의 경계면이 배치된 높이에서, 제1 부분(P1)의 단면적은 제2 부분(P2)의 단면적보다 넓게 형성된다.
셀 적층체(STc)는 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함한다. 셀 적층체(STc)는 더미 적층체(STd)와 동일한 높이에 배치된다. 층간 절연막들(ILD)은 더미 층간 절연막들(ILD')과 동일한 레벨들에 배치되고, 도전패턴들(CP1 내지 CPn)은 희생 절연막들(SC)과 동일한 레벨들에 배치된다.
층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')은 서로 동일한 물질로 형성되고, 동일한 공정을 통해 형성될 수 있다. 희생 절연막들(SC)은 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')과 다른 식각률을 갖는 물질로 형성된다. 예를 들어, 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')은 실리콘 산화물을 포함하고, 희생 절연막들(SC)은 실리콘 질화물을 포함할 수 있다.
도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn)은 셀 스트링의 게이트 전극들로 이용될 수 있다. 셀 스트링의 게이트 전극들은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들을 포함할 수 있다. 소스 셀렉트 라인들은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들은 메모리 셀들의 게이트 전극들로 이용된다.
예를 들어, 도전패턴들(CP1 내지 CPn) 중 소스구조(SL)에 가깝게 배치된 제1 도전패턴(CP1)은 소스 셀렉트 라인으로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 소스구조(SL)로부터 가장 멀리 배치된 제n 도전패턴(CPn)은 드레인 셀렉트 라인으로 이용될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 도전패턴(CP1)과 제n 도전패턴(CPn) 사이의 제2 도전패턴(CP2) 내지 제n-1 도전패턴(CPn-1) 중 제1 도전패턴(CP1)에 인접하여 연이어 적층된 1이상의 도전패턴들 각각이 다른 소스 셀렉트 라인으로 이용될 수 있다. 또한, 제2 도전패턴(CP2) 내지 제n-1 도전패턴(CPn-1) 중 제n 도전패턴(CPn)에 인접하여 연이어 적층된 1이상의 도전패턴들 각각이 다른 드레인 셀렉트 라인으로 이용될 수 있다. 제2 슬릿(SI2) 및 분리절연막(SIL)은 드레인 셀렉트 라인들로 이용되는 도전패턴들(예를 들어, CPn 및 CPn-1)을 개별 제어가 가능한 제1 그룹의 드레인 셀렉트 라인 및 제2 그룹의 드레인 셀렉트 라인으로 분리할 수 있다.
도전패턴들(CP1 내지 CPn) 중 소스 셀렉트 라인들과 드레인 셀렉트 라인들 사이에 배치되는 도전패턴들은 워드 라인들로 이용될 수 있다.
도 4는 도 3a에 도시된 X영역에 대한 확대도이다. X영역은 도 3a에 도시된 반도체패턴(SE)의 돌출부(PP)를 포함한다.
도 4를 참조하면, 돌출부(PP)는 도 3a에 도시된 셀 적층체(STc) 및 더미 적층체(STd)보다 돌출된 반도체패턴(SE)의 일부이며, 소스구조(SL) 내부로 연장된 반도체패턴(SE)의 일부로 정의될 수 있다.
소스구조(SL)의 제1 소스막(SL1) 및 제3 소스막(SL3) 각각은 돌출부(PP)를 감싸도록 형성될 수 있다. 소스구조(SL)는 더미측 유전막(MLd)에 의해 돌출부(PP)로부터 이격된다. 즉, 더미측 유전막(MLd)은 돌출부(PP)와 소스구조(SL) 사이로 연장된다. 더미측 유전막(MLd)은 소스구조(SL)의 제2 소스막(SL2)에 의해 셀측 유전막(MLc)으로부터 이격된다. 셀측 유전막(MLc)은 제3 소스막(SL3)과 돌출부(PP) 사이로 연장될 수 있다. 더미측 유전막(MLd)과 셀측 유전막(MLc) 사이에 배치된 제2 소스막(SL2)은 돌출부(PP)에 직접 접촉된다.
더미측 유전막(MLd)에 의해 돌출부(PP)로부터 이격된 더미 소스 적층체(DS)는 적어도 하나의 보호막 및 적어도 하나의 희생 소스막을 포함할 수 있다. 예를 들어, 더미 소스 적층체(DS)는 제1 소스막(SL1) 및 제3 소스막(SL3) 사이에 적층된 제1 보호막(L1), 희생 소스막(L2) 및 제2 보호막(L3)을 포함할 수 있다. 제1 보호막(L1) 및 제2 보호막(L3)은 희생 소스막(L2)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(L1) 및 제2 보호막(L3)은 산화물을 포함하고, 희생 소스막(L2)은 실리콘막을 포함할 수 있다.
더미측 유전막(MLd) 및 셀측 유전막(MLc) 각각은 반도체패턴(SE)의 표면 상에 순차로 적층된 터널 절연막(TI), 데이터 저장막(DA), 및 블로킹 절연막(BI)을 포함할 수 있다.
도 5는 도 3b에 도시된 셀 플러그(CPL)의 횡단면을 나타내는 도면이다.
도 5를 참조하면, 셀 플러그(CPL)의 채널막(CL)은 코어영역(COA)을 정의하는 환형으로 형성될 수 있다. 코어영역(COA)은 도 3b를 참조하여 상술한 도프트막(DL)으로 채워지거나, 도 3b를 참조하여 상술한 제2 코어 절연막(CO2)으로 채워질 수 있다. 셀 플러그(CPL)의 메모리막(MLa)은 채널막(CL)의 표면 상에 순차로 적층된 터널 절연막(TI), 데이터 저장막(DA), 및 블로킹 절연막(BI)을 포함할 수 있다.
도 4 및 도 5에 도시된 데이터 저장막(DA)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DA)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막(DA)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 도 4 및 도 5에 도시된 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 도 4 및 도 5에 도시된 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 6a 내지 도 6c는 도 2에 도시된 수직 베리어(VB)를 나타내는 도면들이다.도 6a는 수직 베리어(VB)의 외형을 나타낸다. 도 6b는 수직 베리어(VB)의 종단면과, 수직 베리어(VB)의 내벽을 나타낸다. 도 6c는 도 6b에 도시된 제1 부분(P1)과 제2 부분(P2)의 경계(LV)에서 제1 부분(P1) 및 제2 부분(P2)의 레이아웃을 나타낸다.
도 6a를 참조하면, 수직 베리어(VB)는 콘택 플러그(CTP)에 의해 관통되는 더미 적층체(STd)의 측벽을 따라 연장되고, 수직 베리어(VB)의 반도체막(SE)을 노출하는 홈(GV)을 포함할 수 있다. 홈(GV)은 수직 베리어(VB)의 외벽을 따라 연장될 수 있다.
수직 베리어(VB)의 더미측 유전막(MLd)은 더미 적층체(STd)의 측벽을 감싸도록 연장될 수 있다. 반도체패턴(SE)은 더미측 유전막(MLd)을 감싸도록 연장될 수 있다. 셀측 유전막(MLd)은 더미측 유전막(MLd)에 마주하여 반도체패턴(SE)을 감싸도록 연장될 수 있다.
도 6b를 참조하면, 수직 베리어(VB)는 제1 부분(P1) 및 제2 부분(P2)을 포함한다. 제1 부분(P1)과 제2 부분(P2)의 경계(LV)는 도 3a에 도시된 제1 적층체(STb1)와 제2 적층체(STb2) 사이의 경계면과 동일한 높이에 정의된다. 제1 부분(P1)과 제2 부분(P2) 각각의 종단면은 제조공정의 특성상 테이퍼(taper) 형상을 가질 수 있다.
제1 부분(P1)과 제2 부분(P2)의 경계(LV)에서 제1 부분(P1)과 제2 부분(P2)의 단면적은 도 6c에 도시된 바와 같다. 도 6c를 참조하면, 제1 부분(P1)의 단면적은 제2 부분(P2)의 단면적에 비해 넓게 형성될 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도들이다.
도 7a를 참조하면, 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 기판상에 주변회로구조체를 형성하는 ST1 단계 및 주변회로구조체 상에 메모리 블록을 형성하는 ST3단계를 포함할 수 있다.
ST1 단계에서 제공되는 기판은 도 3a 및 도 3b를 참조하여 상술한 기판(SUB)일 수 있다. ST1 단계에서 형성되는 주변회로구조체는 도 3a 및 도 3b를 참조하여 상술한 주변회로구조체(PC)일 수 있다.
ST3 단계에서 형성되는 메모리 블록은 도 3a 및 도 3b를 참조하여 상술한 소스구조(SL), 셀 적층체(STc) 및 더미 적층체(STd)를 포함할 수 있다.
도 7b를 참조하면, 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판상에 주변회로구조체를 형성하는 ST11 단계, 제2 기판상에 메모리 블록을 형성하는 ST13 단계, 및 주변회로구조체와 메모리 블록을 연결하는 ST15 단계를 포함할 수 있다.
ST11 단계에서 제공되는 제1 기판은 도 3a 및 도 3b를 참조하여 상술한 기판(SUB)일 수 있다. ST11 단계에서 형성되는 주변회로구조체는 도 3a 및 도 3b를 참조하여 상술한 주변회로구조체(PC)일 수 있다.
ST13 단계에서 형성되는 메모리 블록은 도 3a 및 도 3b를 참조하여 상술한 소스구조(SL), 셀 적층체(STc) 및 더미 적층체(STd)를 포함할 수 있다.
ST15 단계는 ST11 단계에서 형성된 주변회로구조체와 ST13단계에서 형성된 메모리 블록을 서로 연결시키기 위한 공정이다. 일 실시 예로서, ST15 단계는 주변회로구조체에 포함된 패드부들과 메모리 블록에 포함된 패드부들이 서로 접착되도록 실시될 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예들에 따른 하부구조를 제공하는 단계를 나타내는 도면들이다.
도 8a에 도시된 일 실시 예에 따르면, 하부구조는 도 7a에 도시된 ST1 단계를 통해 상부에 주변회로구조체(PC)가 형성된 기판(SUB)일 수 있다. 기판(SUB)과 주변회로구조체(PC)의 구성은 도 3a 및 도 3b를 참조하여 상술한 바와 중복되므로 생략한다.
도 8b에 도시된 일 실시 예에 따르면, 하부구조는 도 7b에 도시된 ST13단계에서 제공된 제2 기판(101)일 수 있다.
도 9a 내지 도 9g는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 형성하는 공정을 나타내는 단면도들이다. 도 9a 내지 도 9g에 도시된 공정들은 도 8a 또는 도 8b에 도시된 하부구조 상에 메모리 블록이 형성되도록 진행될 수 있다.
도 9a를 참조하면, 소스적층체(200)는 도 8a에 도시된 주변회로구조체(PC) 또는 도 8b에 도시된 제2 기판(101) 상에 형성된다. 소스적층체(200)는 순차로 적층된 제1 도프트 반도체막(201), 제1 보호막(203), 희생 소스막(205), 제2 보호막(207), 및 식각 정지막(209)을 포함할 수 있다.
제1 도프트 반도체막(201)은 도 3a 및 도 3b를 참조하여 설명한 제1 소스막(SL1)을 구성할 수 있다. 제1 도프트 반도체막(201)은 도프트 실리콘막을 포함할 수 있다. 제1 도프트 반도체막(201)은 소스 도펀트를 포함할 수 있다. 예를 들어, 소스 도펀트는 n형 불순물일 수 있다.
제1 보호막(203), 희생 소스막(205) 및 제2 보호막(207)은 도 3a 및 도 4를 참조하여 설명한 더미 소스 적층체(DS)를 구성할 수 있다. 제1 보호막(203) 및 제2 보호막(207)은 제1 도프트 반도체막(201), 희생 소스막(205) 및 식각 정지막(209)과 다른 식각률를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(203) 및 제2 보호막(207)은 산화막을 포함할 수 있다. 희생 소스막(205)은 제1 도프트 반도체막(201) 및 식각 정지막(209)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(209)은 언도프트 실리콘을 포함할 수 있다.
식각 정지막(209)은 도 3a 및 도 3b를 참조하여 설명한 제3 소스막(SL3)을 구성할 수 있다. 식각 정지막(209)은 후속에서 형성되는 제1 물질막들(221) 및 제2 물질막들(223)과 다른 식각률를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(209)은 소스 도펀트를 포함하는 도프트 실리콘막을 포함할 수 있다.
이어서, 소스적층체(200)을 관통하는 하부 절연막(211)을 형성할 수 있다. 하부 절연막(211)은 도 3a 및 도 3b를 참조하여 설명한 제2 하부 절연막(LIL2)을 구성할 수 있다.
이 후, 소스적층체(200) 상에 제1 물질막들(221) 및 제2 물질막들(223)을 교대로 적층한다. 제1 물질막들(221) 및 제2 물질막들(223)은 하부 절연막(211)을 덮도록 연장된다. 제1 물질막들(221)은 도 3a 및 도 3b를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')을 구성할 수 있다. 제2 물질막들(223)은 제1 물질막들(221)과 다른 식각률을 갖는 물질로 형성된다. 예를 들어, 제1 물질막들(221)은 실리콘 산화물을 포함하고, 제2 물질막들(223)은 실리콘 질화물을 포함할 수 있다. 제2 물질막들(223)은 도 3a를 참조하여 상술한 희생 절연막들(SC)을 구성할 수 있다. 제1 물질막들(221) 및 제2 물질막들(223)은 도 3a를 참조하여 설명한 더미 적층체(STd)의 제1 적층체(STd1)를 구성할 수 있다.
이어서, 제1 물질막들(221) 및 제2 물질막들(223)을 관통하는 제1 트렌치(225)를 형성한다. 제1 트렌치(225)는 식각 정지막(209), 제2 보호막(207), 희생 소스막(205) 및 제1 보호막(203)을 관통하고, 제1 도프트 반도체막(201) 내부로 연장될 수 있다. 제1 트렌치(225)는 도 3a 및 도 6b를 참조하여 설명한 수직 베리어(VB)의 제1 부분(P1)이 형성될 영역을 정의한다. 제1 트렌치(225)를 형성하기 위한 식각공정의 특성 상, 제1 트렌치(225)의 측벽이 경사지게 형성되고, 제1 트렌치(225)의 폭은 제1 도프트 반도체막(201)에 가까워질수록 좁아질 수 있다. 제1 물질막들(221) 및 제2 물질막들(223)의 적층 높이는 목표로 하는 셀 스트링의 높이보다 낮게 제어되므로, 제1 트렌치(225)의 폭을 과도하게 넓히지 않더라도, 제1 트렌치(225)의 바닥면에 의해 제1 도프트 반도체막(201)을 개구시킬 수 있다.
제1 트렌치(225)를 형성하는 공정은 도 2에 도시된 셀 어레이 영역(CAR)에 하부홀들을 형성하는 공정과 동시에 진행될 수 있다. 하부홀들은 도 2에 도시된 셀 어레이 영역(CAR)의 셀 플러그들(CPL)이 형성될 영역을 정의한다. 또한, 제1 트렌치(225) 및 하부홀들을 형성하는 동안, 도 2에 도시된 셀 어레이 영역(CAR)에 제1 더미홀들이 형성될 수 있다. 제1 더미홀들은 도 2에 도시된 셀 어레이 영역(CAR)의 더미 플러그들(DPL)이 형성될 영역을 정의한다.
이 후, 제1 트렌치(225) 내부를 채우는 매립패턴(227)을 형성할 수 있다. 매립패턴(227)은 제1 및 제2 물질막들(221 및 223)에 대한 식각 선택성을 갖는 물질로 형성된다. 예를 들어, 매립패턴(227)은 금속, 베리어 메탈 또는 폴리 실리콘 등을 포함할 수 있다. 매립패턴(227)은 단일물질로 형성되거나, 이종의 물질로 형성될 수 있다. 매립패턴(227)을 형성하는 단계에서, 도 2에 도시된 셀 어레이 영역(CAR)에 형성되는 하부홀들 및 제1 더미홀들이 매립패턴(227)과 동일한 물질로 형성된 셀 매립패턴들로 채워질 수 있다.
도 9b를 참조하면, 매립패턴(227)에 의해 관통되는 제1 물질막들(221) 및 제2 물질막들(223) 상에 제3 물질막들(231) 및 제4 물질막들(233)을 교대로 적층한다. 제3 물질막들(231)은 도 9a를 참조하여 설명한 제1 물질막들(221)과 동일한 물질로 형성되고, 제4 물질막들(233)은 도 9a를 참조하여 설명한 제2 물질막들(223)과 동일한 물질로 형성된다. 제3 물질막들(231)은 도 3a 및 도 3b를 참조하여 상술한 층간 절연막들(ILD) 및 더미 층간 절연막들(ILD')을 구성할 수 있다. 제4 물질막들(233)은 도 3a를 참조하여 상술한 희생 절연막들(SC)을 구성할 수 있다. 제3 물질막들(231) 및 제4 물질막들(233)은 도 3a를 참조하여 설명한 더미 적층체(STd)의 제2 적층체(STd2)를 구성할 수 있다.
이어서, 제3 물질막들(231) 및 제4 물질막들(233)을 관통하는 제2 트렌치(235)를 형성한다. 제2 트렌치(235)는 매립패턴(227)을 노출하도록 형성된다. 제2 트렌치(235)는 도 3a 및 도 6b를 참조하여 설명한 수직 베리어(VB)의 제2 부분(P2)이 형성될 영역을 정의한다.
제2 트렌치(235)를 형성하는 공정은 도 2에 도시된 셀 어레이 영역(CAR)에 상부홀들을 형성하는 공정과 동시에 진행될 수 있다. 상부홀들은 도 2에 도시된 셀 어레이 영역(CAR)의 셀 플러그들(CPL)이 형성될 영역을 정의한다. 또한, 제2 트렌치(235) 및 상부홀들을 형성하는 동안, 도 2에 도시된 셀 어레이 영역(CAR)에 제2 더미홀들이 형성될 수 있다. 제2 더미홀들은 도 2에 도시된 셀 어레이 영역(CAR)의 더미 플러그들(DPL)이 형성될 영역을 정의한다. 도면에 도시되진 않았으나, 상부홀들 및 제2 더미홀들은 도 2에 도시된 셀 어레이 영역(CAR)에 형성된 셀 매립패턴들을 노출시킬 수 있다.
제2 트렌치(235)를 형성하기 위한 식각공정의 특성 상, 제2 트렌치(235)의 측벽이 경사지게 형성되고, 제2 트렌치(235)의 폭은 매립패턴(227)에 가까워질수록 좁아질 수 있다. 제3 물질막들(231) 및 제4 물질막들(233)의 적층 높이는, 목표로 하는 셀 스트링의 총 높이보다 작게 제어되므로, 제2 트렌치(235)의 폭을 과도하게 넓히지 않더라도, 제2 트렌치(235)의 바닥면에 의해 매립패턴(227)을 개구시킬 수 있다.
도 9c를 참조하면, 제2 트렌치(235)를 통해 도 9b에 도시된 매립패턴(227)을 제거하여 제1 트렌치(225)를 개구시킬 수 있다. 이에 따라, 제1 트렌치(225) 및 제2 트렌치(235)를 포함하는 개구부(240)가 정의된다. 매립패턴(227)을 제거하는 동안, 도 9a를 참조하여 설명한 셀 매립패턴들이 제거될 수 있다. 이에 따라, 도 2에 도시된 셀 플러그들(CPL)이 배치될 영역을 정의하는 채널홀들 및 더미 플러그들(DPL)이 배치될 영역을 정의하는 더미홀들이 완전히 개구될 수 있다.
이어서, 개구부(240) 내부에 수직 베리어(250)를 형성한다. 수직 베리어(250)를 형성하는 단계는 도 2에 도시된 셀 어레이 영역(CAR)에 셀 플러그들(CPL) 및 더미 플러그들(DPL)을 형성하는 단계를 이용하여 형성될 수 있다. 예를 들어, 수직 베리어(250)를 형성하는 단계는 개구부(240)의 표면 상에 유전막(241)을 형성하는 단계 및 유전막(241)에 의해 노출된 개구부(240)의 중심영역을 반도체패턴(249)으로 채우는 단계를 포함할 수 있다. 유전막(241)은 도 4를 참조하여 설명한 바와 같이 블로킹 절연막(BI), 데이터 저장막(DA) 및 터널 절연막(TL)을 포함할 수 있다. 반도체패턴(249)을 형성하는 단계는 유전막(241)의 표면 상에 채널막(243)을 형성하는 단계 및 채널막(243)에 의해 노출된 개구부(240)의 중심영역을 코어 절연막(245) 및 도프트막(247)으로 채우는 단계를 포함할 수 있다. 채널막(243)은 실리콘막을 포함할 수 있다. 코어 절연막(245)은 산화물을 포함할 수 있다. 도프트막(247)은 n형 도프트 실리콘막을 포함할 수 있다.
도 9d를 참조하면, 제1 내지 제4 물질막들(221, 223, 231, 233)을 관통하는 예비 슬릿들(251A)을 형성한다. 예비 슬릿들(251A)은 도 2에 도시된 제1 슬릿들(SI1)의 일부를 구성할 수 있으며, 도 2에 도시된 제1 슬릿들(SI1)과 동일한 레이아웃으로 형성될 수 있다. 수직 베리어(250)는 서로 이웃한 예비 슬릿들(251A) 사이에 배치될 수 있다.
본 발명의 실시 예에 따르면, 수직 베리어(250)는 도 9a를 참조하여 설명한 제1 트렌치(225)의 형성공정과 도 9b를 참조하여 설명한 제2 트렌치(235)의 형성공정으로 구분되어 형성된 개구부(도 9c의 240) 내부에 형성된다. 이러한 공정에 따르면, 도 9b를 참조하여 설명한 바와 같이, 제2 트렌치(235)의 폭을 과도하게 넓히지 않더라도 수직 베리어(250)를 타겟으로 하는 길이로 형성할 수 있다.
비교예로서, 수직 베리어(250)가 관통하는 깊이와 동일한 깊이의 트렌치를 한번의 식각 공정을 통해 형성할 수 있다. 비교예에 따른 트렌치의 상단 폭은 본 발명에 따른 개구부(도 9c의 240)의 상단 폭에 비해 넓게 형성된다. 따라서, 예비 슬릿들 각각과 비교예에 따른 트렌치 사이의 간격 확보를 위해 예비 슬릿들 사이의 이격거리를 넓게 형성해야 한다. 이 경우, 메모리 블록이 차지하는 면적이 증가할 수 있다. 본 발명의 실시 예에 따르면, 예비 슬릿들(251A) 사이의 이격거리(D1)를 비교예에 비해 좁게 형성하더라도, 예비 슬릿들(251A) 각각과 수직 베리어(250) 사이의 이격거리(D2)를 확보할 수 있다. 그 결과, 본 발명의 실시 예는, 비교예에 비해 메모리 블록이 차지하는 면적을 줄일 수 있다.
예비 슬릿들(251A)을 형성하기 위한 식각 공정 시, 제1 내지 제4 물질막들(221, 223, 231, 233)을 식각하기 위한 식각 물질에 대한 식각 저항성을 갖는 식각 정지막(209)은 예비 슬릿들(251A)의 바닥면에 잔류될 수 있다.
이어서, 예비 슬릿들(251A)을 통해 제2 물질막들(223) 및 제4 물질막들(233)을 제거한다. 이로써, 예비 슬릿들(251A) 각각과 수직 베리어(250) 사이에서 적층방향으로 서로 이웃한 제1 물질막들(221) 사이, 적층방향으로 서로 이웃한 제1 물질막(221)과 제2 물질막(231) 사이, 및 적층방향으로 서로 이웃한 제2 물질막들(231) 사이에서 게이트 영역들(253)이 개구될 수 있다.
게이트 영역들(253)을 개구시키기 위한 식각공정 동안, 수직 베리어(250)는 식각 물질의 유입을 차단할 수 있다. 이에 따라, 수직 베리어(250)에 의해 보호되는 제2 물질막들(223) 및 제4 물질막들(233)은 더미 적층체(255)를 구성하도록 잔류될 수 있다. 더미 적층체(255)는 하부 절연막(221)에 중첩된 제1 내지 제4 물질막들(221, 223, 231, 233)을 포함한다. 수직 베리어(250)는 게이트 영역들(253)을 개구시키기 위한 식각공정 동안, 지지대 역할을 할 수 있다.
도 9e를 참조하면, 도 9d에 도시된 게이트 영역들(253)을 도전패턴들(257)로 채운다. 도전패턴들(257)은 도 3a 및 도 3b를 참조하여 설명한 셀 적층체(STc)를 구성할 수 있다.
도전패턴들(257)을 형성하는 단계는 도 9d에 도시된 게이트 영역들(253)이 채워지도록 도 9d에 도시된 예비 슬릿들(251A)을 통해 도전물을 유입하는 단계, 및 도전물이 도전패턴들(257)로 분리되도록 도 9d에 도시된 예비 슬릿들(251A) 내부의 도전물의 일부를 제거하는 단계를 포함할 수 있다. 수직 베리어(250)는 도전물의 유입을 차단할 수 있다.
도전패턴들(257) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(257) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속을 포함할 수 있다. 도전패턴들(257) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
이어서, 도 9d에 도시된 예비 슬릿들(251A) 각각의 측벽 상에 도전패턴들(257)의 측벽들을 덮도록 스페이서 절연막(259)을 형성할 수 있다. 이 후, 스페이서 절연막(259)으로 덮이지 않은 예비 슬릿들의 바닥면을 통해 식각 정지막(209) 및 제2 보호막(207)을 식각한다. 이로써, 도 9d에 도시된 예비 슬릿들(251A)에 일체화되고 희생 소스막(205)을 노출하는 슬릿들(251B)이 형성된다.
도 9f를 참조하면, 슬릿들(251B)을 통해 노출된 희생 소스막(205)을 제거하여 유전막을 노출시키고, 노출된 유전막을 제거한다. 이로써, 슬릿들(251B) 각각에 인접한 제1 도프트 반도체막(201)과 식각 정지막(209) 사이에 소스 영역(261)이 개구되고, 유전막은 소스 영역(261A)에 의해 더미측 유전막(241d) 및 셀측 유전막(241c)으로 분리될 수 있다. 슬릿들(251B) 각각을 향하는 채널막(243)의 측벽은 소스 영역(261)에 의해 개구될 수 있다.
희생 소스막(205)을 제거하는 동안 제1 보호막(203) 및 제2 보호막(207)은 제1 도프트 반도체막(201) 및 식각 정지막(209)의 손실을 방지할 수 있다. 제1 보호막(203) 및 제2 보호막(207)은 유전막을 제거하는 동안 제거될 수 있다. 수직 베리어(250)는 더미 적층체(255)에 중첩되는 희생 소스막(205), 제1 보호막(203) 및 제2 보호막(207) 각각의 일부를 식각 공정으로부터 보호할 수 있다. 이에 따라, 더미 적층체(255)에 중첩된 희생 소스막(205), 제1 보호막(203) 및 제2 보호막(207)은 더미 소스 적층체(263)로서 잔류될 수 있다.
도 9g를 참조하면, 도 9f를 참조하여 설명한 소스 영역(261)을 제2 도프트 반도체막(271)으로 채운다. 제2 도프트 반도체막(271)은 채널막(243), 제1 도프트 반도체막(201) 및 소스막으로서 잔류하는 식각 정지막(209) 각각에 접촉될 수 있다. 제2 도프트 반도체막(271)은 화학기상증착방식을 이용하여 형성되거나, 채널막(243), 제1 도프트 반도체막(201) 및 소스막으로서 잔류하는 식각 정지막(209) 각각을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다. 제2 도프트 반도체막(271)은 도 3a 및 도 3b를 참조하여 설명한 제2 소스막(SL2)을 구성할 수 있다.
이어서, 도 9f를 참조하여 설명한 슬릿들(251B) 각각을 소스콘택구조(273)로 채울 수 있다. 소스콘택구조(273)는 스페이서 절연막(259) 상에 형성되고, 제2 도프트 반도체막(271)에 접촉된다. 소스콘택구조(273)는 도전물로 형성된다.
이 후, 더미 적층체(255) 및 하부 절연막(211)을 관통하는 콘택 플러그(281)을 형성할 수 있다. 콘택 플러그(281)는 도전물로 형성된다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 2, 도 3a 및 도 3b, 도 4, 도 5, 도 6a 내지 도 6c를 참조하여 설명한 셀 적층체, 더미 적층체 및 수직 베리어를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
STd1: 제1 적층체 STd2: 제2 적층체
STd: 더미 적층체 STc: 셀 적층체
VB: 수직 베리어 P1: 제1 부분
P2: 제2 부분 MLd: 더미측 유전막
SE: 반도체패턴 PP:돌출부
MLc: 셀 측 유전막 CO1, CO2: 코어 절연막
TI: 터널 절연막 DA: 데이터 저장막
BI: 블로킹 절연막 CPL: 셀 플러그
SL: 소스구조 LIL1, LIL2: 하부절연막
CTP: 콘택 플러그 SL1, SL2, SL3: 소스막
DS: 더미 소스 적층체 L1, L3: 보호막
L2: 희생 소스막 CH: 채널구조
MLa: 메모리막 ILD: 층간 절연막
CP1 내지 CPn: 도전패턴 ILD': 더미 층간 절연막
SC: 희생 절연막 SCT1, SCT2: 소스콘택구조
PC: 주변회로구조체

Claims (19)

  1. 제1 적층체 및 상기 제1 적층체 상에 형성된 제2 적층체를 포함하는 더미 적층체;
    상기 더미 적층체를 감싸는 셀 적층체;
    상기 셀 적층체와 상기 더미 적층체 사이의 경계에 배치되고, 상기 제1 적층체의 측벽 상에 형성된 제1 부분 및 상기 제2 적층체의 측벽 상에 형성된 제2 부분을 포함하는 수직 베리어를 포함하고,
    상기 제1 적층체와 상기 제2 적층체의 경계면이 배치된 높이에서, 상기 수직 베리어의 상기 제1 부분의 단면적은 상기 제2 부분의 단면적보다 넓은 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 베리어는
    상기 더미 적층체의 측벽을 감싸도록 연장된 더미측 유전막;
    상기 더미측 유전막을 감싸도록 연장된 반도체패턴; 및
    상기 더미측 유전막에 마주하여 상기 반도체패턴을 감싸도록 연장된 셀측 유전막을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 수직 베리어는 상기 반도체패턴으로 에워싸인 코어 절연막을 더 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 더미측 유전막 및 상기 셀측 유전막 각각은
    상기 반도체패턴의 표면 상에 순차로 적층된 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 반도체패턴은 상기 셀 적층체 및 상기 더미 적층체보다 돌출된 돌출부를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 반도체패턴의 상기 돌출부를 감싸는 소스구조;
    상기 소스구조를 관통하고, 상기 더미 적층체에 의해 중첩된 하부절연막; 및
    상기 더미 적층체 및 상기 하부절연막을 관통하도록 연장된 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 더미측 유전막은 상기 소스구조와 상기 반도체패턴의 상기 돌출부 사이로 연장되고, 상기 셀측 유전막으로부터 이격된 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 소스구조는,
    상기 셀 적층체에 의해 중첩되고, 상기 더미측 유전막과 상기 셀측 유전막 사이에서 상기 반도체패턴의 상기 돌출부에 접촉된 소스막; 및
    상기 소스막과 동일한 높이에서, 상기 하부 절연막과 상기 더미측 유전막 사이에 배치되고, 상기 더미 적층체에 의해 중첩된 더미 소스 적층체를 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 셀 적층체를 관통하는 채널구조;
    상기 셀 적층체와 상기 채널구조 사이에 배치된 메모리막을 더 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 셀 적층체는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 더미 적층체의 상기 제1 적층체 및 상기 제2 적층체 각각은 교대로 적층된 더미 층간 절연막들 및 희생 절연막들을 포함하는 반도체 메모리 장치.
  11. 소스구조;
    상기 소스구조로부터 연장된 제1 소스콘택구조 및 제2 소스콘택구조;
    상기 제1 소스콘택구조와 상기 제2 소스콘택구조 사이에 배치된 더미 적층체;
    상기 제1 소스콘택구조와 상기 제2 소스콘택구조 사이에서 상기 더미 적층체를 감싸고, 상기 소스구조에 중첩된 셀 적층체;
    상기 더미 적층체와 상기 셀 적층체 사이의 경계를 따라 연장되고, 상기 소스구조 내부로 연장된 반도체패턴; 및
    상기 반도체패턴의 외벽을 따라 연장되고, 상기 소스구조에 의해 분리된 유전막들을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 유전막들은,
    상기 더미 적층체와 상기 반도체패턴 사이에 배치된 더미측 유전막; 및
    상기 셀 적층체와 상기 반도체패턴 사이에 배치된 셀측 유전막을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 더미측 유전막은 상기 소스구조와 상기 반도체패턴 사이로 연장되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 소스구조는 상기 제1 소스콘택구조 및 상기 제2 소스콘택구조를 향하는 상기 반도체패턴의 측벽들에 접촉되도록 연장된 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 소스구조를 관통하는 하부 절연막;
    상기 소스구조 및 상기 하부 절연막에 의해 중첩된 주변회로구조체; 및
    상기 더미 적층체 및 상기 하부 절연막을 관통하여 상기 주변회로구조체에 연결된 콘택 플러그를 더 포함하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 더미 적층체는 교대로 적층된 더미 층간 절연막들 및 희생 절연막들을 포함하고,
    상기 셀 적층체는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 유전막들 각각은,
    상기 반도체패턴의 표면 상에 순차로 적층된 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 반도체 메모리 장치.
  18. 제 11 항에 있어서,
    상기 소스구조는,
    상기 더미 적층체 및 상기 셀 적층체에 의해 중첩되도록 연장된 제1 소스막;
    상기 더미 적층체와 상기 제1 소스막 사이에 배치되고, 상기 반도체패턴으로부터 이격된 더미 소스 적층체; 및
    상기 제1 소스막과 상기 셀 적층체 사이에 배치되고, 상기 반도체패턴에 직접 접촉된 제2 소스막을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 더미 소스 적층체는,
    상기 제1 소스막과 상기 더미 적층체 사이에 적층된 적어도 하나의 보호막 및 적어도 하나의 희생 소스막을 포함하는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896918B1 (en) 2019-07-15 2021-01-19 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11315935B2 (en) 2019-09-03 2022-04-26 SK Hynix Inc. Semiconductor memory device having three-dimensional structure and method for manufacturing the same
US11910613B2 (en) 2021-05-06 2024-02-20 Samsung Electronics Co., Ltd. Semiconductor memory device, electronic system including the same, and method of fabricating the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200106785A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
EP3909069A4 (en) * 2019-06-28 2022-06-01 Yangtze Memory Technologies Co., Ltd. METHOD OF SEMICONDUCTOR DEVICE MANUFACTURE
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102664082B1 (ko) * 2020-05-07 2024-05-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220071547A (ko) * 2020-11-24 2022-05-31 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11950416B2 (en) * 2021-02-01 2024-04-02 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179026A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20190057974A1 (en) * 2017-03-08 2019-02-21 Yangtze Memory Technologies Co., Ltd. Hybrid bonding contact structure of three-dimensional memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101761366B1 (ko) * 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
JP2012009701A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
JP5996324B2 (ja) * 2012-08-07 2016-09-21 シャープ株式会社 不揮発性半導体記憶装置とその製造方法
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US10396090B2 (en) * 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180053918A (ko) * 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
EP3580783B1 (en) * 2017-03-08 2024-05-01 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
KR20180106727A (ko) 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170179026A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US20190057974A1 (en) * 2017-03-08 2019-02-21 Yangtze Memory Technologies Co., Ltd. Hybrid bonding contact structure of three-dimensional memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896918B1 (en) 2019-07-15 2021-01-19 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11488976B2 (en) 2019-07-15 2022-11-01 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
US11315935B2 (en) 2019-09-03 2022-04-26 SK Hynix Inc. Semiconductor memory device having three-dimensional structure and method for manufacturing the same
US11910613B2 (en) 2021-05-06 2024-02-20 Samsung Electronics Co., Ltd. Semiconductor memory device, electronic system including the same, and method of fabricating the same

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