KR20130072671A - 3차원 불휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 다층의 워드 라인들 및 제1 셀렉트 라인을 포함하는 3차원 불휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 기판 상부로 돌출된 수직 채널막들; 상기 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들; 적어도 하나의 상기 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들; 및 동일층에서 이웃한 상기 제1 셀렉트 라인들 사이에 잔류하는 희생막을 포함하는 3차원 불휘발성 메모리 소자 및 그 제조 방법을 제공한다.

Description

3차원 불휘발성 메모리 소자 및 그 제조 방법{Three dimension non-volatile memory device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로 3차원 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 소자에 대한 기술은 집적도를 높일 수 있는 방향으로 개발되고 있다. 일반적으로 메모리 소자의 집적도를 높이기 위해 2차원적으로 배열된 메모리 셀 크기를 줄이는 방안들을 개발해왔다. 2차원적으로 배열된 메모리 셀 크기를 줄이는데 한계가 있으며, 이러한 한계를 극복하기 위해 기판 상부에 메모리 셀들을 3차원으로 배열한 3차원 구조의 메모리 소자가 제안된 바 있다. 3차원 구조의 메모리 소자는 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다.
3차원 메모리 소자는 기판 상부로 돌출된 수직 채널막을 포함한다. 수직 채널막을 따라 다층의 메모리 셀들이 적층되며, 다층의 메모리 셀들 상부에는 셀렉트 트랜지스터가 적층된다. 다층의 메모리 셀들의 워드 라인들과, 셀렉트 트랜지스터의 셀렉트 라인은 수직 채널막을 감싸도록 형성된다.
수직 채널막은 기판 상에 다층의 제1 물질막 및 다층의 제2 물질막을 교대로 적층하여 적층 구조를 형성한 후, 적층 구조를 관통하여 형성된다. 수직 채널막은 다수행 및 다수열로 형성되어 매트릭스 구조를 이룬다. 제1 물질막은 층간 절연막이며, 제2 물질막은 워드 라인들 및 셀렉트 라인용 폴리 실리콘막이거나, 희생막 일 수 있다.
제2 물질막으로서 폴리 실리콘막을 이용하는 경우, 워드 라인 및 셀렉트 라인이 폴리 실리콘막으로 형성되어, 저항이 높아지는 단점이 있다. 이를 개선하기 위해, 적층 구조를 구성하는 제2 물질막으로서 희생막을 도입하는 방안이 도입된 바 있다. 제2 물질막이 희생막으로 형성된 경우, 적층 구조를 식각하여 적층 구조를 다수의 라인 형태로 분리하는 슬릿을 형성한 후, 슬릿을 통해 노출된 희생막을 제거하고, 희생막이 제거된 영역을 저항이 낮은 도전막(예를 들어, 금속막)으로 채워서 워드 라인들 및 셀렉트 라인을 형성한다.
슬릿은 적어도 1열의 수직 채널막 사이마다 열 방향을 따라 형성되어 다층의 워드 라인들 및 셀렉트 라인을 분리한다. 슬릿의 배열에 따라, 워드 라인들 및 셀렉트 라인의 폭이 결정된다. 예를 들어 슬릿이 1열의 수직 채널막 사이마다 형성되는 경우에 비해 2열의 수직 채널막 사이마다 형성되는 경우 워드 라인들 및 셀렉트 라인의 폭이 넓게 형성된다. 슬릿에 의해 분리된 워드 라인들 및 셀렉트 라인의 적층 구조는 메모리 셀의 적층 수를 증가시키기 위해 워드 라인들의 적층 수를 증가시키면 기울어질 수 있다. 이로 인하여, 수직 채널막이 워드 라인들 및 셀렉트 라인의 중앙에 위치하지 않거나, 워드 라인들 및 셀렉트 라인이 붕괴되는 현상이 발생한다. 이러한 문제를 개선하기 위해 슬릿을 적어도 2열의 수직 채널막 사이마다 형성할 수 있다. 이 경우, 메모리 소자의 올바른 동작을 위해 슬릿에 의해 워드 라인과 동일한 형태로 분할된 셀렉트 라인을 별도의 슬릿을 통해 분리하거나, 메모리 블록 경계에 형성된 다층의 워드 라인들 및 셀렉트 라인을 별도의 슬릿을 통해 분리해야 한다.
상술한 바와 같이 별도의 슬릿을 통해 셀렉트 라인을 분리하는 경우, 분리된 셀렉트 라인의 폭을 균일하게 형성하기 어려워 그 저항이 달라지는 문제가 발생한다. 그리고, 별도의 슬릿을 통해 메모리 블록 경계에서 워드 라인 및 셀렉트 라인을 분리하는 경우, 메모리 블록 경계에 배치된 워드 라인 및 셀렉트 라인이 메모리 블록 중앙에 배치된 워드 라인 및 셀렉트 라인과 다른 폭으로 형성되어 전기적인 특성이 달라지는 문제가 발생한다. 또한 별도의 슬릿을 추가로 형성하는 경우, 마스크 공정이 추가되어야 하며, 하부 구조물과의 오버레이 마진을 고려해야 하므로 공정 난이도가 증가한다.
본 발명의 실시 예는 다층의 워드 라인들 및 셀렉트 라인을 포함하는 3차원 불휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 기판 상부로 돌출된 수직 채널막들; 상기 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들; 적어도 하나의 상기 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들; 및 동일층에서 이웃한 상기 제1 셀렉트 라인들 사이에 잔류하는 희생막을 포함한다.
본 발명의 다른 실시 예에 따른 3차원 불휘발성 메모리 소자는 기판 상부로 돌출된 제1 수직 채널막들 및 제2 수직 채널막들; 한 쌍의 상기 제1 및 제2 수직 채널막들을 연결시키는 파이프 채널막; 상기 파이프 채널막을 감싸는 파이프 게이트; 상기 제1 및 제2 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들; 적어도 하나의 상기 제1 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들; 적어도 하나의 상기 제2 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제2 셀렉트 라인들; 및 동일층의 상기 제1 셀렉트 라인들 사이와, 동일층의 상기 제2 셀렉트 라인들 사이에 잔류하는 희생막을 포함한다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 기판 상에 다층의 제1 물질막들 및 다층의 제2 물질막들을 교대로 적층하는 단계; 상기 다층의 제1 및 제2 물질막들 상부에 적어도 한층의 제3 물질막 및 상기 제2 물질막을 교대로 적층하는 단계; 상기 다층의 제1 내지 제3 물질막들을 관통하는 수직홀들을 형성하는 단계; 상기 수직홀들 내부에 수직 채널막들을 형성하는 단계; 상기 다층의 제1 내지 제3 물질막들을 식각하여 2열의 상기 수직 채널막들 사이마다 슬릿을 형성하는 단계; 상기 2열의 수직 채널막들의 열 사이에 상기 제3 물질막이 잔류되고, 상기 제2 물질막이 제거되도록 상기 제2 및 제3 물질막을 식각하는 단계; 및 상기 제2 및 제3 물질막이 제거된 영역을 도전막으로 매립하는 단계를 포함한다.
본 기술은 워드 라인 영역에 희생막으로서 형성된 물질막과 셀렉트 라인 영역에 희생막으로서 형성된 물질막을 식각할 때, 워드 라인 영역에 형성된 물질막은 제거하되 셀렉트 라인 영역에 형성된 물질막이 잔류되도록 한다. 이로써, 본 기술은 희생막들이 제거된 영역을 도전막으로 채워서, 잔류된 희생막을 사이에 두고 분리된 셀렉트 라인들을 셀렉트 라인 영역에 형성하고, 셀렉트 라인에 비해 넓은 폭의 워드 라인을 워드 라인 영역에 형성할 수 있다.
또한, 상술한 본 기술에 따르면, 셀렉트 라인 영역에 형성된 희생막용 물질막이 식각제에 의해 노출된 표면으로부터 동일한 폭으로 제거될 수 있다. 그 결과 본 기술은 잔류하는 희생막을 사이에 두고 분리된 셀렉트 라인들을 동일한 폭으로 형성할 수 있으므로, 셀렉트 라인의 저항을 균일화할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 일부를 나타낸 평면도 및 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3은 본 발명의 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 일부를 나타낸 평면도 및 단면도이다. 도 1a 및 도 1b는 설명의 편의를 위해 메모리 셀들의 적층 구조 일부와, 그 상부에 형성된 셀렉트 라인 위주로 도시하였다. 그리고, 도 1b는 도 1a에 도시된 선 I-I' 방향을 따라 절취한 단면을 나타낸 도면이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자는 도면에 도시되지 않은 기판 상부로 돌출되며 다수행 및 다수열을 포함하는 매트릭스를 구성하는 수직 채널막들(CH)을 포함한다. 수직 채널막(CH) 각각은 중심부가 절연막으로 채워진 관(tube) 형태로 형성되거나, 표면과 중심부가 반도체 물질막으로 형성된 기둥 형태로 형성된다.
수직 채널막(CH) 각각의 외벽은 메모리 적층막(125)에 의해 둘러싸인다. 메모리 적층막(125)은 수직 채널막(CH)을 감싸는 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 및 전하 저장막을 감싸는 전하 차단막을 포함한다.
외벽면이 메모리 적층막(125)에 의해 둘러싸인 수직 채널막(CH)은 교대로 적층된 다층의 층간 절연막(111A~111E) 및 다층의 도전막(113A~ 113D)에 의해 둘러싸인다. 다층의 층간 절연막(111A~111E) 및 다층의 도전막(113A~113D)은 열방향(이하, "제1 방향"이라 함)을 따라 형성되며, 적어도 2열의 수직 채널막들(CH) 사이마다 형성된 슬릿(141)을 통해 분리된다. 또한, 슬릿(141)을 통해 분리된 다층의 도전막(113A~113D) 중 최상층으로부터 적어도 한층의 도전막(예를 들어, 113D, 113C)은 행 방향(이하, "제2 방향" 이라 함)으로 이웃한 수직 채널막(CH) 사이에 잔류하는 희생막(131)을 통해 2열의 셀렉트 라인(SL1, SL2)으로 분리된다. 슬릿(141)은 절연막(151)으로 채워진다.
희생막(131), 슬릿(141), 및 절연막(151)에 의해 분리된 셀렉트 라인들(SL1, SL2) 각각은 적어도 하나의 수직 채널막(CH)을 감싸며 제1 방향을 따라 형성된 것이다. 희생막(131)에 의해 분리된 셀렉트 라인들(SL1, SL2)은 셀렉트 라인들(SL1, SL2)이 형성된 영역까지 채워진 희생막(131)을 슬릿(141) 측벽으로부터 동일한 폭으로 제거한 후, 희생막(131)이 제거된 영역을 도전막으로 채워서 형성할 수 있다. 이에 따라, 제2 방향으로 이웃한 셀렉트 라인들(SL1, SL2) 사이에 희생막(131)이 잔류된다. 그리고, 잔류된 희생막(131)을 사이에 두고 제2 방향으로 이웃한 셀렉트 라인들(SL1, SL2)은 동일한 폭으로 형성될 수 있으므로 셀렉트 라인들(SL1, SL2)의 저항이 균일해진다. 셀렉트 라인들(SL1, SL2)이 적어도 수직 채널막(CH)에 의해 접속된 2개 층 이상으로 형성된 경우, 각층의 셀렉트 라인들(SL1, SL2) 두께가 얇더라도 셀렉트 트랜지스터의 저항을 개선할 수 있다.
셀렉트 라인들(SL1, SL2) 하부의 도전막들(113A, 113B)은 희생막들(131) 사이의 셀렉트 라인들 사이를 분리하는 슬릿(141)에 의해 워드 라인들(WL)로 분리된다. 셀렉트 라인들(SL1, SL2)이 희생막(131) 및 희생막(131)들 사이의 슬릿(141)에 의해 분리되어 형성되더라도 그 하부의 도전막들(113A, 113B)은 희생막(131)에 의해 분리되지 않고 슬릿(141)에 의해서만 분리된다. 이에 따라, 셀렉트 라인들(SL1, SL2)의 폭에 비해 워드 라인들(WL)의 폭이 넓게 형성되므로 도전막의 적층 수를 증가시켜 워드 라인들(WL)의 적층 수를 증가시키더라도 워드 라인들이 기울어지거나 붕괴되는 현상을 줄일 수 있다. 또한, 셀렉트 라인들(SL1, SL2)이 각 열의 수직 채널막(CH)을 감싸도록 분리되어 형성되므로 메모리 블록 경계에서 워드 라인들(WL)이 분리되지 않더라도 메모리 소자의 올바른 동작 구현이 가능하다. 따라서, 메모리 블록 경계에 인접한 워드 라인의 저항과 나머지 워드 라인의 저항을 균일화할 수 있어, 워드 라인 로딩(loading)을 메모리 블록 전체적으로 균일화할 수 있다.
상기에서 희생막(131)은 층간 절연막(111A~111E)에 대한 식각 선택비가 다른 절연물질로 형성될 수 있다. 이 경우, 희생막(131)을 선택적으로 식각할 수 있으며, 희생막(131)을 통해 셀렉트 라인(SL1, SL2) 사이를 절연시킬 수 있다. 그리고 절연막(151) 및 층간 절연막(111A~111E)은 산화막으로 형성될 수 있으며, 희생막(131)은 절연막(151) 및 층간 절연막(111A~111E)과 다른 물질막으로 형성될 수 있다.
상기에서 셀렉트 라인들(SL1, SL2)과 수직 채널막(CH)의 교차부에 셀렉트 트랜지스터가 정의되며, 워드 라인(WL)과 수직 채널막(CH)의 교차부에 메모리 셀 트랜지스터가 정의된다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다. 특히, 도 2a 내지 도 2d는 메모리 블록의 일부 영역을 도시한 것이다.
도 2a를 참조하면, 하부 구조(203, PG)를 포함한 기판(201) 상에 다층의 제1 물질막들(211A~211C) 및 다층의 제2 물질막들(221A~221B)을 교대로 적층한 후, 그 상부에 적어도 한 층의 제3 물질막(231A~231B) 및 제1 물질막(211D~211E)을 교대로 적층한다.
하부 구조는 기판(201) 상에 형성된 층간 절연막(203), 및 층간 절연막(203) 상에 형성되며 내부에 희생막(미도시)이 매립된 파이프 게이트막(PG)을 포함할 수 있다. 희생막이 매립된 파이프 게이트막(PG)은 파이프 게이트막(PG)용 도전막을 형성한 후, 도전막 내에 트렌치를 형성하고, 트렌치 내부를 희생막으로 채움으로써 형성할 수 있다.
제1 물질막(211A~211E)은 후속에서 형성될 도전막들 사이를 절연시키고 분리시키기 위한 층간 절연막용 물질막으로서, 산화막으로 형성될 수 있다. 제2 물질막(221A~221B)은 워드 라인이 형성될 층에 형성되는 것으로서, 제1 물질막(211A~211E)과 식각 선택비가 다른 물질로 형성될 수 있으며, 적층시키고자 하는 메모리 셀의 개수에 따라 그 적층 수가 결정된다. 제3 물질막(231A~231B)은 제1 및 제2 셀렉트 라인이 형성될 층에 형성되는 것으로서, 제1 및 제2 물질막(211A~211E, 221A~221B)과 식각 선택비가 다른 물질로 형성될 수 있다.
예를 들어, 제3 물질막(231A~231B)은 LP-CVD(low pressure chemical vapor deposition) 질화막으로 형성하고, 제2 물질막(221A~221B)은 PE-CVD(Plasma enhanced chemical vapor deposition) 질화막으로 형성할 수 있다. 또는 제3 물질막(231A~231B)은 HDP(high density plasma) 산화막으로 형성하고, 제2 물질막(221A~221B)은 TEOS(Tetraethoxysilane) 산화막으로 형성할 수 있다.
이어서, 다층의 제1 내지 제3 물질막들(211A~211E, 221A~221B, 231A~231B)을 식각하여 다층의 제1 내지 제3 물질막들(211A~211E, 221A~221B, 231A~231B)을 관통하여 파이프 게이트막(PG) 내 희생막 각각의 양단을 노출시키는 수직홀들을 형성한다. 이 후, 파이프 게이트막(PG)내 희생막을 제거하고, 희생막이 제거된 영역 및 수직홀들 내벽 상에 메모리 적층막(225)을 형성한다. 메모리 적층막(225)은 전하 차단막, 전하 차단막 상에 형성된 전하 저장막, 전하 저장막 상에 형성된 터널 절연막을 포함할 수 있다.
이어서, 메모리 적층막(225) 상에 파이프 채널막(미도시), 및 수직 채널막들(CH1, CH2)을 형성한다. 파이프 채널막, 및 수직 채널막들(CH1, CH2)은 메모리 적층막(225)의 표면을 따라 관 형태로 형성되거나, 희생막이 제거된 영역 및 수직홀 내부를 채우며 형성된다. 파이프 채널막, 및 수직 채널막들(CH1, CH2)이 관 형태로 형성된 경우, 파이프 채널막, 및 수직 채널막들(CH1, CH2) 각각의 중심부를 채우기 위한 절연막이 더 형성될 수 있다. 수직 채널막은 파이프 채널막의 일 단에 연결된 제1 수직 채널막(CH1)과 파이프 채널막의 타단에 연결된 제2 수직 채널막(CH2)을 포함한다.
이 후, 다층의 제1 내지 제3 물질막들(211A~211E, 221A~221B, 231A~231B)을 식각하여 슬릿(241)을 형성한다. 슬릿(241)은 제1 및 제2 수직 채널막들(CH1, CH2) 사이에 형성되며, 제1 방향을 따라 형성된다. 이로써, 다층의 제1 내지 제3 물질막들(211A~211E, 221A~221B, 231A~231B)의 측벽이 슬릿(241)을 통해 노출되며, 슬릿(241)을 통해 분리된 다층의 제1 내지 제3 물질막들(211A~211E, 221A~221B, 231A~231B)이 2열의 제1 수직 채널막들(CH1) 또는 2열의 제2 수직 채널막들(CH2)을 둘러싼다.
도 2b를 참조하면, 슬릿(241)을 통해 노출된 제2 및 제3 물질막들(221A~221B, 231A~231B)을 식각한다. 제2 및 제3 물질막들(221A~221B, 231A~231B)은 습식 식각 공정과 같은 등방성 식각 공정을 통해 식각된다.
제2 물질막(221A~221B)과 제3 물질막(231A~231B)은 식각 선택비가 다른 물질로 형성되었으므로, 식각제에 따라 제2 물질막(221A~221B) 또는 제3 물질막(231A~231B)만을 선택적으로 식각할 수 있다. 이 경우, 제2 물질막(221A~221B)만을 선택적으로 식각하는 식각제로 제2 물질막(221A~221B)을 제거하여 워드 라인 형성 영역을 개구시키고, 제3 물질막(231A~231B)만을 선택적으로 식각하는 식각제로 제3 물질막(231A~231B)을 식각하여 슬릿(241)을 통해 분리된 2열의 제1 수직 채널막들(CH1) 또는 2열의 제2 수직 채널막들(CH2) 사이에 제3 물질막(231A~231B)을 잔류시킬 수 있다.
식각제에 따라 제2 물질막(221A~221B)과 제3 물질막(231A~231B)을 동시에 식각하되, 제2 물질막(221A~221B)에 비해 제3 물질막(231A~231B)을 더 빠르게 식각할 수 있다. 이 경우, 제2 물질막(221A~221B)이 제거되고, 제3 물질막(231A~231B)이 슬릿(241)을 통해 분리된 2열의 제1 수직 채널막들(CH1) 또는 2열의 제2 수직 채널막들(CH2) 사이에 잔류되도록 식각 공정을 실시할 수 있다.
예를 들어, 제3 물질막(231A~231B)이 LP-CVD(low pressure chemical vapor deposition) 질화막으로 형성되고, 제2 물질막(221A~221B)이 PE-CVD(Plasma enhanced chemical vapor deposition) 질화막으로 형성된 경우, H3PO4를 식각제로서 이용할 수 있다. 또는 제3 물질막(231A~231B)이 HDP(high density plasma) 산화막으로 형성되고, 제2 물질막(221A~221B)이 TEOS(Tetraethoxysilane) 산화막으로 형성된 경우, BOE(buffer oxide etchant) 또는 HF를 식각제로 이용할 수 있다.
상기에서, 제3 물질막(231A~231B) 식각 공정을 등방성 식각 공정으로 실시하여 제3 물질막(231A~231B)이 제거된 영역의 폭을 균일화할 수 있다. 이에 따라 후속에서 제3 물질막(231A~231B)이 제거된 영역에 형성되는 셀렉트 라인의 폭을 균일화하여 셀렉트 라인의 저항을 균일화할 수 있다.
도 2c를 참조하면, 제2 및 제3 물질막들(221A~221B, 231A~231B)이 제거된 영역을 도전막으로 채운다. 이어서, 슬릿(241) 내부에 도전막이 잔류하지 않도록 슬릿(241) 내부의 도전막을 제거한다. 이로써, 제2 물질막들(221A~221B)이 제거된 영역에 워드 라인들(WL)이 형성되고, 제3 물질막들(231A~231B)이 제거된 영역에 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2)이 형성된다.
상기에서 도전막은 폴리 실리콘막으로 형성되거나, 워드 라인들(WL), 및 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2)의 저항을 감소시키기 위해 저항이 낮은 금속막으로 형성될 수 있다. 도전막이 폴리 실리콘막으로 형성된 경우, 워드 라인들(WL), 및 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2)의 저항을 감소시키기 위해 슬릿(241)을 통해 노출된 폴리 실리콘막 측벽을 실리사이드화하는 공정을 더 수행할 수 있다.
본 발명의 일 실시 예에 따르면, 워드 라인들(WL) 각각은 2열의 제1 수직 채널막(CH1) 또는 2열의 제2 수직 채널막(CH2)을 감싸도록 형성된다. 또한, 셀렉트 라인들은 제1 수직 채널막(CH1)을 감싸며 희생막인 제3 물질막(231A, 231B)을 사이에 두고 분리된 2열의 제1 셀렉트 라인들(DSL1, DSL2)과, 제2 수직 채널막(CH2)을 감싸며 희생막인 제3 물질막(231A, 231B)을 사이에 두고 분리된 2열의 제2 셀렉트 라인들(SSL1, SSL2)로 구분된다.
이로써, 본 발명의 일 실시 예에서는 2열의 제1 셀렉트 라인들(DSL1, DSL2)과, 2열의 제2 셀렉트 라인들(SSL1, SSL2)을 별도의 마스크 공정을 실시하지 않더라도 분리할 수 있으므로 공정 난이도를 낮출 수 있다. 또한 본 발명의 일 실시 예에서는 등방성 식각 공정에 의해 셀렉트 라인들(DSL1, DSL2, SSL1, SSL2) 형성 영역과 워드 라인(WL) 형성 영역이 정의되므로 셀렉트 라인(DSL1, DSL2, SSL1, SSL2)과 워드 라인(WL) 간 정렬 오차가 발생하는 현상을 방지할 수 있다. 그리고 본 발명의 일 실시 예에서는 다층의 워드 라인들(WL)이 적어도 2열의 수직 채널막(CH1, CH2)을 감싸도록 넓은 폭으로 형성되므로 다층의 워드 라인들(WL)이 기울어지는 현상을 줄일 수 있다.
도 2d를 참조하면, 슬릿(241) 내부를 절연막(251)으로 채운다. 절연막(251)은 층간 절연막(211A~211E)과 같이 산화막으로 형성될 수 있다.
도 3은 본 발명의 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자는 도 1a 및 도 1b에 상술한 바와 기판(301) 상부로 돌출된 수직 채널막들(CH1, CH2)을 포함한다. 수직 채널막들은 2열씩 교대로 배치된 제1 및 제2 수직 채널막들(CH1, CH2)을 포함한다. 제1 및 제2 수직 채널막(CH1, CH2) 각각의 외벽은 메모리 적층막(325)에 의해 둘러싸인다. 메모리 적층막(325)의 구성은 도 1a 및 도 1b에서 상술한 바와 동일하다.
제1 및 제2 수직 채널막(CH1, CH2)은 교대로 적층된 다층의 층간 절연막(311A~311J) 및 다층의 도전막(313A~313I)에 의해 둘러싸인다. 다층의 층간 절연막(311A~311J) 및 다층의 도전막(313A~313I)은 제1 방향을 따라 형성되며, 서로 인접한 제1 수직 채널막(CH1) 및 제2 수직 채널막(CH2) 사이에 형성된 슬릿(341)을 통해 분리된다. 또한, 슬릿(341)을 통해 분리된 다층의 도전막(113A~113D) 중 최상층으로부터 적어도 한층의 도전막(예를 들어, 313I, 313H)은 이웃한 제1 수직 채널막들(CH1) 사이와 이웃한 제2 수직 채널막들(CH2) 사이에 잔류하는 희생막(331)을 통해 2열의 제1 셀렉트 라인들(DSL1, DSL2) 및 2열의 제2 셀렉트 라인들(SSL1, SS2)로 분리된다.
슬릿(341)을 통해 분리된 한 쌍의 제1 및 제2 수직 채널막들(CH1, CH2)은 제1 및 제2 수직 채널막들(CH1, CH2)과 기판(301) 사이에 형성된 파이프 채널막(CH_P)에 의해 연결된다. 파이프 채널막(CH_P)은 한 쌍의 제1 및 제2 수직 채널막들(CH1, CH2)을 연결하여 제1 및 제2 수직 채널막들(CH1, CH2)과 함께 U자형 채널막을 구성한다.
파이프 채널막(CH_P)의 외벽은 기판(301) 상부에 형성된 파이프 게이트(PG)에 의해 둘러싸인다. 파이프 게이트(PG)는 파이프 게이트(PG)를 관통하는 절연막(305)에 의해 메모리 블록 단위로 분리될 수 있다. 파이프 게이트(PG)와 기판(301) 사이에는 층간 절연막(303)이 더 형성될 수 있다.
제1 및 제2 셀렉트 라인들(DSL1, DSL2, SSL2, SSL2)은 적어도 1개 층 이상으로 적층되어 형성될 수 있다. 또한, 제1 및 제2 셀렉트 라인들(DSL1, DSL2, SSL2, SSL2)은 동일한 폭으로 형성될 수 있다.
제1 및 제2 셀렉트 라인(DSL1, DSL2, SSL1, SSL2)용 도전막(413I, 413H) 하부에 형성된 도전막들(413A~413G)은 슬릿(341)을 통해 다수의 워드 라인들(WL)로 분리된다.
상기에서 희생막(331)은 층간 절연막(303, 311A~311J)에 대한 식각 선택비가 다른 절연물질로 형성될 수 있다. 그리고 절연막(351) 및 층간 절연막(303, 311A~311J)은 산화막으로 형성될 수 있으며, 희생막(331)은 절연막(351) 및 층간 절연막(303, 311A~311J)과 다른 물질막으로 형성될 수 있다.
상기에서 제1 셀렉트 라인(DSL1, DSL2)과 제1 수직 채널막(CH1)의 교차부에는 드레인 셀렉트 트랜지스터가 정의되며, 제1 셀렉트 라인(SSL1, SSL2)과 제2 수직 채널막(CH2)의 교차부에는 소스 셀렉트 트랜지스터가 정의되며 워드 라인(WL)과 제1 및 제2 수직 채널막(CH1, CH2)의 교차부에 메모리 셀 트랜지스터가 정의된다. 또한, 파이프 채널막(CH_P)와 파이프 게이트(PG)의 교차부에 파이프 트랜지스터가 정의된다.
도 3에 도시된 3차원 불휘발성 메모리 소자를 형성하기 위해, 도 2a 내지 도 2d에서 상술한 바와 동일한 공정을 수행할 수 있다.
도 4는 본 발명의 또 다른 일 실시 예에 따른 3차원 불휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 3차원 불휘발성 메모리 소자는 도 1a 및 도 1b에 상술한 바와 기판(401) 상부로 돌출된 수직 채널막들(CH)을 포함한다. 수직 채널막(CH) 각각의 외벽은 메모리 적층막(425)에 의해 둘러싸인다. 메모리 적층막(425)의 구성은 도 1a 및 도 1b에서 상술한 바와 동일하다.
수직 채널막(CH)은 교대로 적층된 다층의 층간 절연막(411A~411LK) 및 다층의 도전막(413A~413J)에 의해 둘러싸인다. 수직 채널막(CH)의 적어도 2열 사이마다 다층의 층간 절연막(411A~411K) 및 다층의 도전막(413A~413J)을 관통하는 슬릿(441)이 형성된다. 슬릿(441) 내부에는 절연막(451)이 형성된다. 슬릿(441)을 통해 분리된 다층의 도전막(413A~413D) 중 최상층으로부터 적어도 한층의 도전막(예를 들어, 413J, 413I)은 제2 방향으로 이웃한 수직 채널막(CH) 사이에 잔류하는 희생막(431)을 통해 2열의 제1 셀렉트 라인(USL)으로 분리된다. 또한, 슬릿(441)을 통해 분리된 다층의 도전막(413A~413D) 중 최하층으로부터 적어도 한층의 도전막(예를 들어, 413A, 413B)은 제2 방향으로 이웃한 수직 채널막(CH) 사이에 잔류하는 희생막(431)을 통해 2열의 제2 셀렉트 라인(LSL)으로 분리될 수 있다.
제1 셀렉트 라인들(USL) 또는 제2 셀렉트 라인들(LSL)은 도 1a 및 도 1b에서 상술한 바와 동일하게 희생막(431)을 슬릿(441) 측벽으로부터 동일한 폭으로 제거한 후, 희생막(431)이 제거된 영역을 도전막으로 채워서 형성하므로 동일한 폭으로 형성될 수 있다.
상기에서 희생막(431)은 층간 절연막(411A~411K)에 대한 식각 선택비가 다른 절연물질로 형성될 수 있다. 그리고 절연막(451) 및 층간 절연막(411A~411K)은 산화막으로 형성될 수 있으며, 희생막(431)은 절연막(451) 및 층간 절연막(411A~411K)과 다른 물질막으로 형성될 수 있다.
제1 셀렉트 라인(USL)과 제2 셀렉트 라인(LSL) 사이에 형성된 도전막들은 슬릿(441)을 통해 다수의 워드 라인들(WL)로 분리된다. 워드 라인들(WL)은 희생막(431)에 의해 분리되지 않고 슬릿(431)에 의해서만 분리되므로 제1 및 제2 셀렉트 라인(USL, LSL)보다 넓은 폭으로 형성된다.
수직 채널막(CH)은 기판(401) 표면으로부터 일정 깊이까지 불순물을 주입하여 형성한 공통 소스 영역(404)에 접속된다. 이와는 달리 공통 소스 영역(404)은 기판(401) 상에 형성된 도프트 폴리 실리콘막을 패터닝하여 형성할 수 있다. 공통 소스 영역(404)은 공통 소스 영역(404)을 관통하여 형성된 절연막(405)에 의해 메모리 블록 단위로 분리될 수 있다.
상기에서 제1 셀렉트 라인(USL)과 수직 채널막(CH)의 교차부에는 상부 셀렉트 트랜지스터가 정의되며, 제2 셀렉트 라인(LSL)과 수직 채널막(CH)의 교차부에는 하부 셀렉트 트랜지스터가 정의되며, 워드 라인(WL)과 수직 채널막(CH)의 교차부에 메모리 셀 트랜지스터가 정의된다.
도 4에 도시된 3차원 불휘발성 메모리 소자를 형성하기 위해, 먼저 기판(401) 내에 불순물을 주입하여 공통 소스 영역(404)을 형성하거나, 기판(401) 상에 도프트 폴리 실리콘막을 형성하여 공통 소스 영역(404)을 형성한다. 이 후, 공통 소스 영역(404)을 관통하는 절연막(405)을 형성하여 공통 소스 영역(404)을 메모리 블록 단위로 분리할 수 있다.
이어서 공통 소스 영역(404)을 포함하는 하부 구조 상에 도 2a에서 상술한 바와 같이 다층의 제1 및 제2 물질막들을 교대로 적층한 후, 적어도 한층의 제3 물질막 및 제2 물질막을 적층한다. 단, 본 발명의 실시 예에서는 다층의 제1 및 제2 물질막들을 교대로 적층하기 전, 적어도 한층의 제3 물질막 및 제2 물질막을 교대로 적층하는 단계를 더 포함할 수 있다.
이 후, 제1 내지 제3 물질막들을 관통하는 수직홀들을 형성하고, 수직홀 내벽에 메모리 적층막(425)을 형성한 후, 메모리 적층막(425) 상부에 수직 채널막(CH)을 형성한다. 메모리 적층막(425) 및 수직 채널막(CH)은 도 2a에서 상술한 바와 동일한 물질로 형성할 수 있다.
이어서, 제1 내지 제3 물질막들을 식각하여 적어도 2열의 수직 채널막들(CH) 사이마다 슬릿(441)을 형성한다. 이 후, 도 2b 내지 도 2d에서 상술한 바와 동일한 공정을 수행한다.
도 5는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명에 따른 메모리 시스템(500)은 메모리 소자(520)와 메모리 컨트롤러(510)를 포함한다.
메모리 소자(520)는 도 1a 및 도 1b, 도 3, 및 도 4에서 상술한 3차원 불휘발성 메모리 소자 중 적어도 어느 하나를 포함한다. 즉, 메모리 소자(520)는 기판 상부로 돌출된 수직 채널막들, 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들, 적어도 하나의 수직 채널막을 감싸며 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들, 및 동일층에서 이웃한 상기 제1 셀렉트 라인들 사이에 잔류하는 희생막을 포함한다. 또한 메모리 소자(520)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다.
메모리 컨트롤러(510)는 호스트(Host)와 메모리 소자(520) 간의 데이터 교환을 제어한다. 이러한 메모리 컨트롤러(510)는 메모리 시스템(500)의 전반적인 동작을 제어하는 프로세싱 유닛(512)을 포함할 수 있다. 또한, 메모리 컨트롤러(510)는 프로세싱 유닛(512)의 동작 메모리로써 사용되는 에스램(SRAM)(511)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(510)는 호스트 인터페이스(513), 메모리 인터페이스(515)를 더 포함할 수 있다. 호스트 인터페이스(513)는 메모리 시스템(500)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(515)는 메모리 컨트롤러(510)와 메모리 소자(520)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(510)는 에러 정정 블록(ECC)(514)를 더 포함할 수 있다. 에러 정정 블록(514)은 메모리 소자(520)으로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(500)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(500)는 컴퓨터시스템의 하드디스크를 대체할 수있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
CH1: 제1 수직 채널막 CH2: 제2 수직 채널막
SL1, SL2, DSL1, DSL2, SSL1, SSL2, USL1, USL2, LSL1, LSL2: 셀렉트 라인
131, 231, 331, 431: 희생막 141, 241, 341, 441: 슬릿
111A~111E, 311A~311J, 411A~411J, 303: 층간 절연막
151, 205, 251, 351, 405, 451: 절연막 WL: 워드 라인
211A~211E: 제1 물질막 221A, 221B: 제2 물질막
231A, 231B: 제3 물질막 CH_P : 파이프 채널
PG: 파이프 게이트

Claims (16)

  1. 기판 상부로 돌출된 수직 채널막들;
    상기 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들;
    적어도 하나의 상기 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들; 및
    동일층에서 이웃한 상기 제1 셀렉트 라인들 사이에 잔류하는 희생막을 포함하는 3차원 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 셀렉트 라인들은 제1 방향을 따라 형성되며,
    상기 희생막은 제2 방향으로 이웃한 상기 제1 셀렉트 라인들 사이에 잔류하는 3차원 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 희생막은 상기 층간 절연막과 식각 선택비가 다른 절연물질로 형성된 3차원 불휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 셀렉트 라인들은 동일한 폭으로 형성된 3차원 불휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제1 셀렉트 라인들은 다수 열로 배치되며,
    상기 희생막은 2열의 상기 제1 셀렉트 라인들 사이마다 잔류하는 3차원 불휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    동일층에 이웃한 상기 희생막 사이의 상기 셀렉트 라인들 사이로부터 그 하부의 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들을 관통하는 슬릿; 및
    상기 슬릿 내부에 형성된 절연막을 더 포함하는 3차원 불휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    한 쌍의 상기 수직 채널막들을 연결시키는 파이프 채널막; 및
    상기 파이프 채널막을 감싸는 파이프 게이트를 더 포함하는 3차원 불휘발성 메모리 소자.
  8. 제 1 항에 있어서,
    적어도 하나의 상기 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 하부에 적어도 한층으로 적층된 제2 셀렉트 라인들을 더 포함하는 3차원 불휘발성 메모리 소자.
  9. 제 8 항에 있어서,
    상기 희생막은 동일층에서 이웃한 상기 제2 셀렉트 라인들 사이에 더 잔류하는 3차원 불휘발성 메모리 소자.
  10. 기판 상부로 돌출된 제1 수직 채널막들 및 제2 수직 채널막들;
    한 쌍의 상기 제1 및 제2 수직 채널막들을 연결시키는 파이프 채널막;
    상기 파이프 채널막을 감싸는 파이프 게이트;
    상기 제1 및 제2 수직 채널막들을 감싸며 교대로 적층된 다층의 층간 절연막들 및 다층의 워드 라인들;
    적어도 하나의 상기 제1 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제1 셀렉트 라인들;
    적어도 하나의 상기 제2 수직 채널막을 감싸며 상기 다층의 층간 절연막들 및 상기 다층의 워드 라인들 상부에 적어도 한층으로 적층된 제2 셀렉트 라인들; 및
    동일층의 상기 제1 셀렉트 라인들 사이와, 동일층의 상기 제2 셀렉트 라인들 사이에 잔류하는 희생막을 포함하는 3차원 불휘발성 메모리 소자.
  11. 기판 상에 다층의 제1 물질막들 및 다층의 제2 물질막들을 교대로 적층하는 단계;
    상기 다층의 제1 및 제2 물질막들 상부에 적어도 한층의 제3 물질막 및 상기 제2 물질막을 교대로 적층하는 단계;
    상기 다층의 제1 내지 제3 물질막들을 관통하는 수직홀들을 형성하는 단계;
    상기 수직홀들 내부에 수직 채널막들을 형성하는 단계;
    상기 다층의 제1 내지 제3 물질막들을 식각하여 2열의 상기 수직 채널막들 사이마다 슬릿을 형성하는 단계;
    상기 2열의 수직 채널막들의 열 사이에 상기 제3 물질막이 잔류되고, 상기 제2 물질막이 제거되도록 상기 제2 및 제3 물질막을 식각하는 단계; 및
    상기 제2 및 제3 물질막이 제거된 영역을 도전막으로 매립하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제1 내지 제3 물질막은 식각 선택비가 다른 물질로 형성된 3차원 불휘발성 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제1 물질막은 층간 절연막용 물질막인 3차원 불휘발성 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 다층의 제1 및 제2 물질막을 교대로 적층하는 단계 이전,
    상기 기판 상에 파이프 게이트막을 형성하는 단계;
    상기 파이프 게이트막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치 내부를 희생막으로 채우는 단계를 더 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 수직 채널막들을 형성하는 단계 이전,
    상기 수직홀들을 통해 상기 희생막을 제거하는 단계; 및
    상기 희생막이 제거된 영역에 파이프 채널막을 형성하는 단계를 더 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 다층의 제1 및 제2 물질막을 교대로 적층하는 단계 이전,
    상기 기판 상에 적어도 한층의 상기 제3 물질막 및 상기 제2 물질막을 교대로 적층하는 단계를 더 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
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US9666592B2 (en) 2014-09-29 2017-05-30 Samsung Electronics Co., Ltd. Memory devices and methods of fabricating the same
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WO2020007376A1 (zh) * 2018-07-06 2020-01-09 成都皮兆永存科技有限公司 半导体存储器

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