KR101796630B1 - 3차원 반도체 장치 - Google Patents
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Abstract
3차원 반도체 장치가 제공된다. 기판으로부터 위로 연장되는 매립 절연막들이 제공되고, 매립 절연막들의 측벽에 의하여 정의되는 전극 구조체가 제공된다. 인접하는 매립 절연막들 사이에 제공되고, 상기 전극 구조체를 관통하는 수직 구조체들의 제 1 열 및 제 2 열이 제공된다. 반도체 분리막을 포함하는 분리 패턴이 제 1 열과 상기 제 2 열 사이에 제공된다. 분리 패턴은 제 1 및 제 2 열을 따라 연장된다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도를 향상시킬 수 있는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 희생막의 제거 및 전극 구조 형성을 보다 안정적으로 수행할 수 있는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 공정을 단순화하면서 전극 구조를 형성할 수 있는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치가 제공된다. 이 장치는 기판으로부터 위로 연장되는 매립 절연막들, 상기 매립 절연막들의 측벽에 의하여 정의되는 전극 구조체, 인접하는 상기 매립 절연막들 사이에 제공되고, 상기 전극 구조체를 관통하는 수직 구조체들의 제 1 열 및 제 2 열(first and second rows of the vertical structures), 및 상기 제 1 열과 상기 제 2 열 사이에 제공되고 반도체 분리막을 포함하는 분리 패턴을 포함하고, 상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 분리 패턴의 폭은 상기 매립 절연막들의 폭 보다 작을 수 있다.
일 실시예에 있어서, 상기 수직 구조체들은, 상기 전극 구조체를 관통하는 채널 홀들 내에 제공되고, 상기 채널 홀들의 적어도 일부를 채우는 수직 반도체막을 포함할 수 있다.
일 실시예에 있어서, 상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 연장되고, 상기 기판을 노출하는 제 1 트렌치 내에 제공되고, 상기 반도체 분리막은 상기 제 1 트렌치의 적어도 일부를 채울 수 있다. 상기 수직 반도체막 및 상기 반도체 분리막은 동일 물질을 포함할 수 있다.
일 실시예에 있어서, 평면적 관점에서(in plan view) 상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 원들이 일부 중첩되어 배열된 형상일 수 있다.
일 실시예에 있어서, 평면적 관점에서(in plan view) 상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 분리 패턴 상에 제공되고 상기 분리 패턴을 따라 연장되는 제 1 불순물 영역을 더 포함할 수 있다. 상기 분리 패턴 아래의 상기 기판에 제공되는 제 2 불순물 영역을 더 포함하고, 상기 제 2 불순물 영역을 상기 제 1 불순물 영역과 동일한 도전형일 수 있다. 상기 제 1 및 제 2 불순물 영역들은 상기 기판과 동일한 도전형이고, 상기 기판보다 더 높은 도핑 농도를 가질 수 있다.
일 실시예에 있어서, 상기 매립 절연 패턴 아래의 상기 기판 내의 제 3 불순물 영역, 및 상기 수직 구조체들 상의 제 4 불순물 영역을 더 포함하고, 상기 제 1 내지 제 4 불순물 영역들은 동일한 도전형일 수 있다.
일 실시예에 있어서, 상기 전극 구조체는 교대로 반복하여 적층된 전극들 및 절연막들을 포함하고, 상기 전극들과 상기 수직 구조체들 사이에 정보 저장막을 더 포함할 수 있다. 상기 정보 저장막은 상기 분리 패턴과 상기 전극들 사이에 제공되어 상기 분리 패턴과 상기 전극들을 전기적으로 분리할 수 있다.
일 실시예에 있어서, 상기 정보 저장막은 상기 채널 홀들의 내측벽과 상기 수직 반도체막 사이, 및 상기 제 1 트렌치의 내측벽과 상기 반도체 분리막 사이에 제공되는 수직 패턴, 및 상기 전극들과 상기 수직 구조체들 사이로부터 수평적으로 연장되어 상기 전극들의 상면 및 하면을 덮는 수평 패턴을 포함할 수 있다. 상기 수직 패턴은 터널 절연막을 포함하고, 상기 수평 패턴은 블로킹 절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 분리 패턴은 상기 전극들 중 적어도 하나를 관통하고, 상기 분리 패턴의 하면은 상기 기판의 상면으로부터 이격될 수 있다.
일 실시예에 있어서, 상기 전극들은 워드 라인들 및 상기 워드 라인들 상의 스트링 선택 트랜지스터의 전극을 포함하고, 상기 분리 패턴의 하면은 상기 스트링 선택 트랜지스터의 하면 보다 아래에 위치할 수 있다.
일 실시예에 있어서, 기판 상에 적층된 전극들, 상기 기판으로부터 위로 연장되어 상기 전극들을 관통하고, 상기 기판 상에 2차원적으로 배열된 수직 구조체들, 상기 기판의 상면과 평행하는 제 1 방향으로 연장되고 반도체 분리막을 포함하는 분리 패턴들, 및 상기 분리 패턴들과 평행하게 연장되는 매립 절연막들을 포함하고, 상기 분리 패턴들 및 상기 매립 절연막들은 상기 제 1 방향과 교차하는 제 2 방향을 따라 배열된 수직 구조체들 사이에 교대로 배치될 수 있다.
일 실시예에 있어서, 상기 제 2 방향에서, 상기 분리 패턴과 인접하는 상기 수직 구조체들 사이의 거리는 상기 매립 절연막들과 인접하는 상기 수직 구조체들 사이의 거리보다 작을 수 있다.
일 실시예에 있어서, 상기 제 2 방향으로 배열된 상기 수직 구조체들을 전기적으로 연결하는 도전 라인을 더 포함하고, 상기 분리 패턴은 상기 도전 라인과 전기적으로 분리될 수 있다. 상기 분리 패턴은 플로팅 상태일 수 있다.
본 발명에 따르면, 매립 절연막의 일부를 매립 절연막보다 폭이 작은 분리 패턴으로 대체하여 3차원 반도체 장치의 집적도를 높일 수 있다.
본 발명에 따르면, 분리 패턴으로 주형 구조체를 지지할 수 있어 희생막의 식각 공정 및 도전 패턴의 형성공정을 보다 안정적으로 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도이다.
도 12 내지 도 20은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 21 내지 도 28은 본 발명의 제 2 실시예에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 29 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 37은 본 발명에 따른 3차원 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도이다.
도 12 내지 도 20은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 21 내지 도 28은 본 발명의 제 2 실시예에 따른 정보 저장막의 구조를 설명하기 위한 사시도들이다.
도 29 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 37은 본 발명에 따른 3차원 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있 다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인들(CSL0-CSL2), 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인들(CSL0-CSL2)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인들(CSL0-CSL2)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL0, CSL1 또는 CSL2) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인들(CSL0-CSL2)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 상기 공통 소오스 라인들(CSL0-CSL2)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 상기 공통 소오스 라인들(CSL0-CSL2) 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인들(CSL0-CSL2)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인들(CSL0-CSL2)은 복수의 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인들(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인들(GSL0-GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL0-CSL2)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL0-CSL2)과 상기 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
상기 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되는, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
[제 1
실시예
]
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들 및 단면도이다.
도 2를 참조하여, 기판(10) 상에 주형 구조체(100)를 형성할 수 있다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다.
상기 주형 구조체(100)는 희생막들(131-136:130) 및 절연막들(121~127: 120)을 포함할 수 있다. 상기 절연막들(120)과 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다.
상기 희생막들(130) 및 상기 절연막들(120)은 상호 식각 선택성이 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막들(130)을 식각하는 공정에서, 상기 희생막들(130)은 상기 절연막들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 절연막들(120)의 식각 속도에 대한 상기 희생막들(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막들(130)은 상기 절연막들(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 절연막들(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막들(120)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120)은 실리콘 산화막이고 상기 희생막들(130)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
상기 희생막들(130)의 두께는 모두 동일하지 않을 수 있다. 일 예로, 상기 희생막들(130) 중 최상층 희생막(136) 및 최하층 희생막(131)은 상기 최상층 희생막(136)과 상기 최하층 희생막(131) 사이의 중간 희생막들(132-135) 보다 두꺼울 수 있다. 상기 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 일 예로, 상기 절연막들(120) 중의 위에서부터 2번째 층(126) 및 아래에서부터 2번째 층(122)은 이들 사이의 중간 절연막들(123-125)보다 두꺼운 두께로 형성될 수 있다. 상기 최하층 절연막(121)은 상기 중간 절연막들(123-125)보다 얇은 두께로 형성될 수 있다. 최상층 절연막(127)은 상기 위에서부터 2번째 층(126) 및 아래에서부터 2번째 층(122)보다 두꺼운 두께로 형성될 수 있다.
상기 절연막들(120) 및 상기 희생막들(130)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 주형 구조체(100)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 3을 참조하여, 상기 주형 구조체(100)에 채널 홀들(105) 및 제 1 트렌치들(107)이 형성될 수 있다. 상기 채널 홀들(105)은 상기 주형 구조체(100)를 관통할 수 있다. 상기 채널 홀들(105)의 횡단면은 원형일 수 있다. 상기 채널 홀들(105) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 상기 채널 홀들(105)은 상기 기판(10)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 상기 채널 홀들(105) 각각은 제 1 방향(이하, x 방향) 및 상기 제 1 방향과 교차하는 제 2 방향(이하, y 방향)으로 다른 채널 홀들로부터 이격되어 형성되는 고립된 영역일 수 있다.
상기 제 1 트렌치들(107)은 y 방향으로 연장될 수 있다. 상기 제 1 트렌치들(107)은 y 방향으로 연장되는 채널 홀들의 열(row of channel hole)의 일 측에 형성될 수 있다. 상기 제 1 트렌치들(107)은 상기 채널 홀들의 열의 타 측에는 형성되지 않을 수 있다. 즉, 상기 채널 홀들(105)이 복수의 열들(rows)을 포함하는 경우, 상기 제 1 트렌치들(107)은 첫 번째 열과 두 번째 열 사이에는 형성되고, 두 번째 열과 세 번째 열 사이에는 형성되지 않을 수 있다. 상기 제 1 트렌치들(107)은 평면적 관점에서(in plan view) y 방향을 따라 원들이 일부 중첩되어 배열된 형상일 수 있다. 상기 제 1 트렌치들(107)의 x 방향으로의 폭(a1)은 상기 채널 홀들(105)의 직경과 같거나 클 수 있다. 본 명세서에서 상기 제 1 트렌치들(107)의 폭(a1)은 상기 제 1 트렌치들(107)의 내측벽들 사이의 거리 중 가장 짧은 거리를 지칭할 수 있다.
x 방향에서, 상기 채널 홀들(105) 사이의 거리는 서로 다를 수 있다. 즉, 상기 제 1 트렌치들(107)을 사이에 두고 인접한 상기 채널 홀들(105) 사이의 거리(a3)는 상기 제 1 트렌치들(107)이 사이에 제공되지 않은 인접한 상기 채널 홀들(105) 사이의 거리(a4) 보다 작을 수 있다.
상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)은 동시에 형성될 수 있다. 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 형성하는 단계는 상기 주형 구조체(100) 상에 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계 및 이를 식각 마스크로 사용하여 상기 주형 구조체(100)를 이방성 식각하는 단계를 포함할 수 있다. 한편, 상기 주형 구조체(100)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107) 의 측벽은 상기 기판(10)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 상기 기판(10)에 가까울수록, 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107) 의 폭은 감소될 수 있다.
상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)은 도시된 것처럼 상기 기판(10)의 상면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107) 아래의 상기 기판(10)의 일부는 소정의 깊이로 리세스될 수 있다.
도 4를 참조하여, 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)의 내벽들을 덮는 반도체막(170)이 형성될 수 있다. 이하, 본 명세서에서는 상기 제 1 트렌치들(107) 내에 형성된 상기 반도체막(170)의 일부를 반도체 분리막(191)이라고 지칭하고, 상기 채널 홀들(105) 내에 형성된 상기 반도체막(170)의 일부를 수직 반도체막(171)이라고 지칭한다. 상기 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들을 사용하여 형성되는 다결정 실리콘막일 수 있다. 상기 반도체막(170)은 상기 채널 홀들(105)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예들에 따르면, 상기 반도체막(170)은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다. 일 실시예에 따르면, 상기 반도체막(170)은 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 완전히 매립하지 않는 두께로 형성될 수 있다.
도 5를 참조하면, 상기 반도체막(170)이 형성된 결과물 상에 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 채우는 매립막(180)을 형성할 수 있다. 이하, 본 명세서에서는 상기 제 1 트렌치들(107)을 채우는 상기 매립막(180)의 일부를 절연 분리막(192)이라고 지칭하고, 상기 채널 홀들(105)을 채우는 상기 매립막(180)의 일부를 수직 매립막(181)이라고 지칭한다. 상기 수직 반도체막(171)과 상기 수직 매립막(181)은 수직 구조체(VS)를 구성한다. 상기 절연 분리막(192) 및 상기 반도체 분리막(191)은 상기 제 1 트렌치들(107) 내에서 분리 패턴들(190)을 구성한다. 상기 매립막(180)은 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 하나일 수 있다. 상기 절연 분리막(192) 및 상기 수직 매립막(181)은 동시에 형성되어 동일 물성을 갖는 동일 물질일 수 있다. 또한, 상기 반도체 분리막(191) 및 상기 수직 반도체막(171)은 동시에 형성되어 동일 물성을 갖는 동일 물질일 수 있다. 일 실시예에 따르면, 상기 매립막(180)을 형성하기 전에, 상기 반도체막(170)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 반도체막(170) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 반도체막(170)은 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 채우도록 형성될 수 있으며, 이 경우 상기 매립막(180)을 형성하는 단계는 생략될 수 있다.
도 6을 참조하면, 상기 주형 구조체(100)를 패터닝하여 상기 기판(10)을 노출하는 제 2 트렌치들(200)을 형성할 수 있다. 상기 제 2 트렌치들(200)은 y 방향으로 배열된 채널 홀들의 열(row of channel hole)의 타 측에 형성될 수 있다. 즉, 상기 채널 홀들의 열의 일 측에는 상기 제 1 트렌치들(107)이 형성되고, 상기 채널 홀들의 열의 타 측에는 상기 제 2 트렌치들(200)이 형성될 수 있다. 상기 채널 홀들(105)이 복수의 열들(rows)을 포함하는 경우, 상기 제 2 트렌치들(200)은 첫 번째 열과 두 번째 열 사이에는 형성되지 않고, 두 번째 열과 세 번째 열 사이에는 형성될 수 있다. 즉, x 방향에서, 상기 제 1 트렌치들(107)과 상기 제 2 트렌치들(200)은 상기 채널 홀들(105) 사이에 교대로 배치될 수 있다.
상기 제 2 트렌치들(200)을 형성하는 단계는 상기 주형 구조체(100)의 상부 또는 상기 매립막(180)의 상부에 식각 마스크를 형성한 후, 상기 기판(10)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 기판(10)의 상기 제 2 트렌치들(200) 아래의 부분은 소정의 깊이로 리세스될 수 있다.
상기 제 2 트렌치들(200)의 x방향으로의 폭(a2)는 상기 제 1 트렌치들(107)의 폭(a1) 보다 클 수 있다. 이는 이하 설명될 상기 희생막들(130)의 제거 공정 및 게이트 전극들의 형성 공정을 용이하게 수행하기 위함이다. 도시된 바와는 달리 상기 제 2 트렌치들(200)의 폭은 식각 공정의 특성에 따라 상기 기판(10)에 가까울수록 좁을 수 있다. 따라서 상기 희생막들(130)의 제거 및 게이트 전극들의 형성 공정을 위하여 상기 제 2 트렌치들(200)의 폭(a2)은 일정 거리 이상이 요구될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제 2 트렌치들(200)은 x 방향으로 이격된 상기 채널 홀들(105)의 일 측에 한정되어 형성되며, 상기 채널 홀들(105)의 타 측에는 상기 제 2 트렌치들(200)의 폭 보다 작은 폭을 갖는 제 1 트렌치들(107)이 형성된다. 따라서 x 방향으로 상기 주형 구조체(100)의 폭을 줄일 수 있다.
도 7 및 도 8을 참조하여, 상기 제 2 트렌치들(200)에 의하여 노출된 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(210)을 형성할 수 있다. 도 8은 도 7의 I-I'라인에 따른 단면도이다. 상기 리세스 영역들(210)은 상기 제 2 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 반도체막(171) 및 상기 반도체 분리막(191)의 측벽을 노출시키도록 형성될 수 있다. 보다 구체적으로, 상기 리세스 영역들(210)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 상기 절연막들(120) 및 상기 제 2 트렌치들(200)에 의해 한정된다. 또한, 상기 리세스 영역들(210)의 내부 경계(internal boundary)는 상기 수직 반도체막(171) 및 상기 반도체 분리막(191)에 의해 정의된다.
상기 리세스 영역들(210)을 형성하는 단계는 상기 절연막들(120) 및 상기 반도체막(170)에 대해 식각 선택성을 갖는 식각 레시피를 사용하여 상기 희생막들(130)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
서로 인접하는 상기 수직 구조체들(VS)과 상기 분리 패턴들(190) 사이에 형성된 상기 희생막들(130)의 일부는 도 8에 도시된 바와 같이 y 방향으로 이격된 상기 수직 구조체들(VS) 사이의 리세스 영역들(210)을 통하여 식각될 수 있다. 즉, 상기 제 2 트렌치들(200)을 통하여 공급된 식각액은 y 방향으로 이격된 상기 수직 구조체들(VS) 사이를 통과하여 상기 분리 패턴들(190)의 측벽까지 도달할 수 있다. 따라서 상기 수직 구조체들(VS)와 상기 분리 패턴들(190) 사이에 존재하는 상기 희생막들(130)이 제거될 수 있다.
상기 분리 패턴들(190)은 상기 기판(10)의 상부에 연결되고 y 방향으로 연장되는 형상으로, 상기 희생막들(130)의 제거 후, 상기 수직 구조체들(VS)이 상기 주형 구조체(100)를 지지하는 것을 도울 수 있다. 즉, 상기 주형 구조체(100)의 하중은 상기 수직 구조체들(VS)과 상기 분리 패턴들(190)에 분산될 수 있다. 따라서 식각 공정 및 이후 전극 형성 공정이 보다 안정적으로 수행될 수 있다.
도 9를 참조하여, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)이 형성될 수 있다. 상기 수평 구조체들(HS)은 상기 리세스 영역들(210)의 내벽을 덮는 정보 저장막(220) 및 상기 리세스 영역들(210)의 나머지 공간을 채우는 도전 패턴들(230)을 포함할 수 있다.
상기 수평 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 정보 저장막(220) 및 도전막을 차례로 형성한 후, 상기 제 2 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(230)을 남기는 단계를 포함할 수 있다. 서로 인접한 상기 수직 구조체들(VS)과 상기 분리 패턴들(190) 사이의 영역은 상기 도 8에 도시된 바와 같이 y방향으로 이격된 상기 수직 구조체들(VS) 사이의 상기 리세스 영역들(210)을 통하여 상기 정보 저장막(220) 및 상기 도전 패턴들(230)이 형성될 수 있다.
상기 정보 저장막(220)은 복수의 절연막들을 포함할 수 있다. 일 예로, 상기 정보 저장막(220)은 상기 리세스 영역들(210) 상에 차례로 형성된 터널 절연막(TIL), 전하 저장막(CL) 및 블로킹 절연막(BIL)을 포함할 수 있다. 상기 정보 저장막(220)을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 하나일 수이었으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수이었으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 증착 공정 이후 상기 터널 절연막(TIL)을 열처리 하는 단계가 더 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블로킹 절연막(BIL)은 단일 절연막일 수 있다. 이와는 달리 상기 블로킹 절연막(BIL)은 제 1 및 제 2 블로킹 절연막들(미도시)을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연막들 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연막들은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연막은 상기 제 1 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연막은 상기 제 2 블로킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
상기 도전막은, 상기 정보 저장막(220)에 의해 덮인, 상기 리세스 영역들(210)을 채우도록 형성될 수 있다. 상기 제 2 트렌치들(200)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 제 2 트렌치들(200)의 내벽을 덮도록 형성될 수 있으며, 이 경우, 상기 도전 패턴들(230)을 형성하는 단계는 상기 제 2 트렌치들(200) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 도전막은 상기 제 2 트렌치들(200)를 완전히 채우도록 형성될 수 있으며, 이 경우 상기 도전 패턴들(230)을 형성하는 단계는 상기 제 2 트렌치들(200) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 반도체 장치가 플래시 메모리인 경우, 상기 도전 패턴들(230)은 서로 다른 역할을 할 수 있다. 일 예로, 도 9에 도시된 상기 도전 패턴들(230) 중 상기 기판(10)에 가장 가까운 층은 하부 선택 트랜지스터의 게이트 전극일 수 있고, 상기 기판(10)과 가장 먼 층은 상부 선택 트랜지스터의 게이트 전극일 수 있다. 상기 선택 트랜지스터의 게이트 전극들 사이의 4개의 도전 패턴들은 셀 게이트 전극들일 수 있다.
플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(230)을 형성한 후, 제 3 불순물 영역들(240)을 형성하는 단계를 더 포함할 수 있다. 상기 제 3 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 제 2 트렌치들(200)을 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 상기 제 3 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제 3 불순물 영역들(240)은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 제 3 불순물 영역들(240) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 제 3 불순물 영역들(240)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 10을 참조하여, 상기 제 2 트렌치들(200)을 채우는 매립 절연막들(250)이 형성될 수 있다. 상기 매립 절연막들(250)을 형성하는 단계는 상기 제 3 불순물 영역들(240)이 형성된 결과물 상에 절연 물질막을 형성한 후, 그 결과물을 식각하여 상기 최상층 절연막(127)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 매립 절연막들(250) 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다. 상기 평탄화 식각의 결과로서, 상기 수직 구조체들(VS)과 상기 분리 패턴들(190)은 서로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 상기 수직 구조체들(VS) 및 상기 분리 패턴들(190)의 상부에 각각 제 4 불순물 영역들(261) 및 제 1 불순물 영역들(265)이 형성될 수 있다. 상기 제 4 및 제 1 불순물 영역들(261,265)은 상기 평탄화 공정에 의하여 노출된 상기 수직 구조체들(VS) 및 상기 분리 패턴들(190)의 상부를 일부 식각한 후, 반도체막을 채워 형성될 수 있다. 상기 제 4 및 제 1 불순물 영역들(261,265)은 상호 같은 도전형을 갖는 불순물 영역들일 수 있다. 일 예로 상기 제 4 및 제 1 불순물 영역들(261,265)은 상기 기판(10)과 다른 도전형일 수 있다. 이와는 달리, 상기 제 4 및 제 1 불순물 영역들(261,265)은 상호 다른 도전형을 갖는 불순물 영역들일 수 있다. 일 예로 상기 제 4 불순물 영역들(261)은 상기 기판(10)과 다른 도전형일 수 있고, 상기 제 1 불순물 영역들(265)은 상기 기판(10)과 같은 도전형일 수 있다. 상기 제 4 및 제 1 불순물 영역들(261,265)의 횡단면의 형상은 각각 상기 수직 구조체들(VS) 및 상기 분리 패턴들(190)의 횡단면의 형상과 동일할 수 있다.
도 11을 참조하여, 상기 수직 구조체들(VS)의 상부에 상부 플러그들(275)이 형성되고, 상기 상부 플러그들(275)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다. 상기 상부 플러그들(275)은 제 4 및 제 1 불순물 영역들(261,265)이 형성된 결과물 상에 상기 제 4 및 제 1 불순물 영역들(261,265)을 노출하는 개구부들을 포함하는 층간 절연막(273)을 형성한 후, 상기 개구부를 도전성 물질로 채워 형성할 수 있다. 상기 상부 플러그들(275)은 도핑된 실리콘 및 금속성 물질들 중의 하나일 수 있다. 상기 상부 배선들(270) 각각은 상기 상부 플러그들(275)을 통해 상기 수직 반도체막(171)에 전기적으로 연결될 수 있으며, 상기 수평 구조체들(HS)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 상부 배선들(270)은 복수의 셀 스트링들의 일단들에 접속하는 비트라인들로 사용될 수 있다.
도 10 내지 도 11을 다시 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 장치가 보다 자세히 설명된다. 본 발명의 제 1 실시예에 따른 3차원 반도체 장치는 상기 기판(10)으로부터 연장되는 매립 절연막들(250)을 포함할 수 있다. 상기 매립 절연막들(250)의 측벽에 의하여 전극 구조체들이 정의될 수 있다. 상기 전극 구조체들은 교대로 반복하여 적층된 도전 패턴들(230) 및 절연막들(120)을 포함할 수 있다.
상기 전극 구조체들을 관통하는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS)은 상기 수직 반도체막(171) 및 상기 수직 반도체막(171)에 의하여 둘러싸인 상기 수직 매립막(181)을 포함할 수 있다. 인접하는 상기 매립 절연막들(250) 사이에서, 상기 수직 구조체들(VS)은 y 방향으로 배열된 수직 구조체들의 제 1 열 및 제 2 열(first and second rows of the vertical structures)을 이룰 수 있다. 상기 제 1 열 및 제 2 열은 x 방향으로 상호 이격될 수 있다. 상기 수직 구조체들(VS)과 상기 도전 패턴들(230) 사이에 정보 저장막(220)이 제공될 수 있다.
상기 제 1 열 및 제 2 열 사이에 하나의 분리 패턴(190)이 제공될 수 있다. 상기 분리 패턴(190)은 반도체 분리막(191) 및 상기 반도체 분리막(191)에 의하여 둘러싸인 절연 분리막(192)을 포함할 수 있고, 상기 제 1 열 및 제 2 열을 따라 y 방향으로 연장될 수 있다. 상기 수직 반도체막(171) 및 상기 반도체 분리막(191)은 상술한 바와 같이 동시에 형성될 수 있다. 따라서 상기 수직 반도체막(171) 및 상기 반도체 분리막(191)은 동일한 물질일 수 있고, 동일한 불순물 농도를 가질 수 있으며, 그 외에 동일한 물성을 가지는 반도체 물질일 수 있다. 평면적 관점에서, 상기 분리 패턴(190)은 y 방향을 따라 원들이 일부 중첩되어 배열된 형상일 수 있으나, 이에 한정되지 않는다. 상기 분리 패턴(190)은 플로팅 상태일 수 있다.
상기 매립 절연막들(250)은 상기 도전 패턴들(230)의 형성을 위하여 소정의 두께(a2)가 요구될 수 있다. 즉, 도 7 내지 도 9를 참조하여 설명된 바와 같이, 상기 희생막들(130)의 제거 및 상기 도전 패턴들(230)의 형성 공정을 위하여 상기 제 2 트렌치들(200)의 폭(또는 이를 채우는 상기 매립 절연막들(250)의 폭)(a2)은 일정 거리 이상이 요구될 수 있다. 본 발명의 일 실시예에 있어서, 상기 매립 절연막들(250)은 y방향으로 배열된 수직 구조체들의 열의 일 측에 한정되어 배치될 수 있다. 상기 수직 구조체들의 열의 타 측에는 상기 매립 절연막들(250)의 폭(a2) 보다 작은 폭(a1)을 갖는 상기 분리 패턴(190)이 제공될 수 있다. 즉, 상기 매립 절연막들(250) 및 상기 분리 패턴들(190)은 x 방향을 따라 배열된 상기 수직 구조체들(VS) 사이에 교대로 배치된 구조일 수 있다. 따라서 상기 3차원 반도체 장치의 x 방향으로의 폭을 줄일 수 있어 집적도를 향상시킬 수 있다. 또한, 상기 도전 패턴들(230)과 상기 분리 패턴들(190)은 상기 정보 저장막(220)에 의하여 전기적으로 분리될 수 있다.
x 방향에서, 상기 수직 구조체들(VS) 사이의 거리는 동일하지 않을 수 있다. 즉, 상기 분리 패턴들(190)과 인접한 상기 수직 구조체들(VS) 사이의 거리(a3)는 상기 매립 절연막들(250)과 인접한 상기 수직 구조체들(VS) 사이의 거리(a4) 보다 작을 수 있다. 즉, x 방향에서, 상기 수직 구조체들(VS) 사이의 이격 거리는 a3 및 a4가 반복될 수 있다. 이는 상기 분리 패턴들(190)의 폭(a1)이 상기 매립 절연막들(250)의 폭(a2)보다 작기 때문이다. 따라서 상기 3차원 반도체 장치는 x 방향으로의 폭을 줄일 수 있어 집적도가 향상될 수 있다. 또한 상기 분리 패턴들(190)은 상술한 바와 같이 상기 주형 구조체(100)를 지지할 수 있어 상기 희생막들(130)의 제거 및 상기 도전 패턴들(230)의 형성을 보다 안정적으로 수행할 수 있다.
[제 2
실시예
]
도 12 내지 도 20을 참조하여, 본 발명의 제 2 실시예가 설명된다. 간결함을 위해, 상술한 제 1 실시예와 실질적으로 동일한, 제 2 실시예의 기술적 특징들은 아래의 설명에서 생략될 수 있다.
도 12를 참조하여, 도 2를 참조하여 설명된 상기 주형 구조체(100)에 채널 홀들(105) 및 제 1 트렌치들(107)을 형성할 수 있다. 상기 채널 홀들(105)은 상기 주형 구조체(100)를 관통할 수 있다. 상기 제 1 트렌치들(107)은 y 방향으로 연장될 수 있다. 상기 제 1 트렌치들(107)은 y 방향으로 배열된 채널 홀들의 열(row of channel hole)의 일 측에 형성될 수 있다. 상기 제 1 트렌치들(107)은 상기 채널 홀들의 열의 타 측에는 형성되지 않을 수 있다. 즉, 상기 채널 홀들(105)이 복수의 열들(rows)을 포함하는 경우, 상기 제 1 트렌치들(107)은 첫 번째 열과 두 번째 열 사이에는 형성되고, 두 번째 열과 세 번째 열 사이에는 형성되지 않을 수 있다. 상기 제 1 트렌치들(107)은 평면적 관점에서(in plan view) y 방향을 따라 연장되는 라인 형상일 수 있다. 상기 제 1 트렌치들(107)의 x 방향으로의 폭(a1)은 상기 채널 홀들(105)의 직경과 같거나 클 수 있다.
x 방향에서, 상기 채널 홀들(105) 사이의 거리는 서로 다를 수 있다. 즉, 상기 제 1 트렌치들(107)을 사이에 두고 인접한 상기 채널 홀들(105) 사이의 거리(a3)는 상기 제 1 트렌치들(107)이 사이에 제공되지 않은 인접한 상기 채널 홀들(105) 사이의 거리(a4) 보다 작을 수 있다. 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)은 동시에 형성될 수 있다.
상기 제 1 트렌치들(107)에 의하여 노출된 상기 기판(10)에 제 2 불순물 영역들(245)이 형성될 수 있다. 상기 제 2 불순물 영역들(245)은 상기 채널 홀들(105)을 덮고 상기 제 1 트렌치들(107)을 노출하는 마스크막을 형성한 후, 이온 주입 공정을 수행하여 형성될 수 있다. 이와는 달리, 상기 제 2 불순물 영역들(245)이 상기 기판(10)과 동일한 도전형인 경우, 상기 채널 홀들(105)에 의하여 노출된 상기 기판(10)에도 상기 제 2 불순물 영역들(245)이 형성될 수 있다. 상기 제 2 불순물 영역들(245)의 도전형 및 그에 따른 역할은 이하 설명될 제 1 불순물 영역과 함께 설명될 것이다.
도 13을 참조하여, 상기 제 1 트렌치들(107)이 형성된 결과물 상에 수직막(150)이 형성될 수 있다. 상기 수직막(150)은 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)의 측벽 및 하부 상에 형성될 수 있다. 상기 수직막(150)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 상기 수직막(150)은 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 본 발명의 실시예들은 상기 수직막(150)을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 21 내지 도 28을 참조하여 상세하게 다시 설명될 것이다.
도 14를 참조하면, 상기 채널 홀들(105) 각각의 내벽을 차례로 덮는 수직 패턴(151) 및 스페이서(165)가 형성될 수 있다. 상기 제 1 트렌치들(107) 각각의 내벽을 차례로 덮는 수직 분리 패턴(196) 및 스페이서 분리 패턴(197)이 형성될 수 있다. 이 단계는 상기 수직막(150)이 형성된 결과물을 콘포말하게 덮는 제 1 반도체막을 형성한 후, 상기 제 1 반도체막 및 상기 수직막(150)을 이방성 식각하여 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 이에 따라 상기 채널 홀들(105) 각각에는 상기 수직 패턴(151) 및 상기 스페이서(165)가 형성될 수 있고, 상기 제 1 트렌치들(107) 각각에는 상기 수직 분리 패턴(196) 및 상기 스페이서 분리 패턴(197)이 형성될 수 있다. 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 기판(10)의 상부면이 리세스될 수 있다.
이에 더하여, 상기 제 1 반도체막 및 상기 수직막(150)에 대한 이방성 식각의 결과로서, 상기 주형 구조체(100)의 상부면이 노출될 수 있다. 이에 따라, 상기 수직 패턴들(151) 각각 및 상기 스페이서들(165) 각각은 상기 채널 홀들(105) 내에 국소화될 수 있고, 상기 수직 분리 패턴(196) 및 상기 스페이서 분리 패턴(197)은 상기 제 1 트렌치들(107) 내에 국소화될 수 있다.
도 15를 참조하여, 도 14를 참조하여 설명된 결과물 상에 반도체막(170) 및 매립막(180)이 차례로 형성될 수 있다. 상기 반도체막(170)은 상기 제 1 트렌치들(107) 내에 형성된 반도체 분리막(191) 및 상기 채널 홀들(105) 내에 형성된 수직 반도체막(171)을 포함할 수 있다. 상기 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들을 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 상기 반도체막(170)은 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 완전히 매립하지 않는 두께로 형성될 수 있다. 상기 매립막(180)은 상기 채널 홀들(105) 및 상기 제 1 트렌치들(107)을 완전히 채울 수 있다. 상기 매립막(180)은 상기 제 1 트렌치들(107) 채우는 절연 분리막(192) 및 상기 채널 홀들(105)을 채우는 수직 매립막(181)을 포함할 수 있다. 상기 수직 패턴(151), 상기 스페이서(165), 상기 수직 반도체막(171) 및 상기 수직 매립막(181)은 수직 구조체(VS)를 구성한다. 상기 수직 분리 패턴(196), 상기 스페이서 분리 패턴(197), 상기 반도체 분리막(191), 및 상기 절연 분리막(192)은 상기 제 1 트렌치들(107) 내에서 분리 패턴들(190)을 구성한다.
도 16을 참조하면, 상기 주형 구조체(100)를 패터닝하여 상기 기판(10)을 노출하는 제 2 트렌치들(200)을 형성할 수 있다. 상기 제 2 트렌치들(200)은 y 방향으로 연장되는 채널 홀들의 열(row of channel hole)의 타 측에 형성될 수 있다. 즉, 상기 채널 홀들의 열의 일 측에는 상기 제 1 트렌치들(107)이 형성되고, 상기 채널 홀들의 열의 타 측에는 상기 제 2 트렌치들(200)이 형성될 수 있다. 상기 채널 홀들(105)이 복수의 열들(rows)을 포함하는 경우, 상기 제 2 트렌치들(200)은 첫 번째 열과 두 번째 열 사이에는 형성되지 않고, 두 번째 열과 세 번째 열 사이에는 형성될 수 있다. 즉, x 방향에서, 상기 제 1 트렌치들(107)과 상기 제 2 트렌치들(200)은 상기 채널 홀들(105) 사이에 교대로 배치될 수 있다.
상기 제 2 트렌치들(200)의 x방향으로의 폭(a2)는 상기 제 1 트렌치들(107)의 폭(a1) 보다 클 수 있다. 본 발명의 일 실시예에 있어서, 상기 제 2 트렌치들(200)은 x 방향으로 이격된 상기 채널 홀들(105)의 일 측에 한정되어 형성되며, 상기 채널 홀들(105)의 타 측에는 상기 제 2 트렌치들(200)의 폭 보다 작은 폭을 갖는 제 1 트렌치들(107)이 형성된다. 따라서 x 방향으로 상기 주형 구조체(100)의 폭을 줄일 수 있다.
도 17을 참조하여, 상기 제 2 트렌치들(200)에 의하여 노출된 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(210)을 형성할 수 있다. 상기 리세스 영역들(210)은 상기 제 2 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 패턴(151) 및 상기 수직 분리 패턴(196)의 측벽을 노출시키도록 형성될 수 있다. 상기 수직 구조체들(VS)과 상기 분리 패턴들(190) 사이에 형성된 상기 희생막들(130)의 일부는 y 방향으로 이격된 상기 수직 구조체들(VS) 사이의 리세스 영역들(210)을 통하여 식각될 수 있다. 즉, 상기 제 2 트렌치들(200)을 통하여 공급된 식각액은 y 방향으로 이격된 상기 수직 구조체들(VS) 사이를 통과하여 상기 분리 패턴들(190)의 측벽까지 도달할 수 있다. 따라서 상기 수직 구조체들(VS)와 상기 분리 패턴들(190) 사이에 존재하는 상기 희생막들(130)이 제거될 수 있다.
상기 분리 패턴들(190)은 상기 기판(10)의 상부에 연결되고 연장되고 y 방향으로 연장되는 형상으로, 상기 희생막들(130)의 제거 후, 상기 수직 구조체들(VS)이 상기 주형 구조체(100)를 지지하는 것을 도울 수 있다. 즉, 상기 주형 구조체(100)의 하중은 상기 수직 구조체들(VS)과 상기 분리 패턴들(190)에 분산될 수 있다. 따라서 식각 공정 및 이후 전극 형성 공정이 보다 안정적으로 수행될 수 있다.
도 18을 참조하여, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성될 수 있다. 상기 수평 구조체들(HS)은 상기 리세스 영역들(210)의 내벽을 덮는 수평 패턴(225) 및 상기 리세스 영역들(210)의 나머지 공간을 채우는 도전 패턴들(230)을 포함할 수 있다. 상기 수평 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 수평막 및 도전막을 차례로 형성한 후, 상기 제 2 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(230)을 남기는 단계를 포함할 수 있다. 상기 수평 패턴(225) 및 상기 수직 패턴(151)은 정보 저장막을 구성할 수 있다. 상기 수평막 또는 상기 수평 패턴(225)은, 상기 수직막(150)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(225)은 전하트랩형 비휘발성 메모리 트랜지스터의 블로킹 유전막을 포함할 수 있다. 상술한 것처럼, 본 발명의 실시예들은 상기 수직 패턴(151) 및 상기 수평 패턴(225) 각각을 구성하는 박막이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 21 내지 도 28을 참조하여 상세하게 다시 설명될 것이다.
플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(230)을 형성한 후, 제 3 불순물 영역들(240)을 형성하는 단계를 더 포함할 수 있다. 상기 제 3 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 제 2 트렌치들(200)을 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 상기 제 3 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다.
도 19를 참조하여, 상기 제 2 트렌치들(200)을 채우는 매립 절연막들(250)이 형성될 수 있다. 상기 매립 절연막들(250)을 형성하는 단계는 상기 제 3 불순물 영역들(240)이 형성된 결과물 상에 절연 물질막을 형성한 후, 그 결과물을 식각하여 상기 최상층 절연막(127)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 수직 구조체들(VS) 및 상기 분리 패턴들(190)의 상부에 각각 제 4 불순물 영역들(261) 및 제 1 불순물 영역들(265)이 형성될 수 있다. 상기 제 4 및 제 1 불순물 영역들(261,265)은 상기 평탄화 공정에 의하여 노출된 상기 수직 구조체들(VS) 및 상기 분리 패턴들(190)의 상부를 일부 식각한 후, 반도체막을 채워 형성될 수 있다.
도 20을 참조하여, 상기 수직 구조체들(VS)의 상부에 층간 절연막(273)을 관통하는 상부 플러그들(275)이 형성되고, 상기 상부 플러그들(275)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다.
도 19 내지 도 20을 다시 참조하여, 본 발명의 제 2 실시예에 따른 3차원 반도체 장치가 보다 자세히 설명된다. 본 발명의 제 2 실시예에 따른 3차원 반도체 장치는 상기 기판(10)으로부터 연장되는 매립 절연막들(250)을 포함할 수 있다. 상기 매립 절연막들(250)의 측벽에 의하여 전극 구조체들이 정의될 수 있다. 상기 전극 구조체들은 교대로 반복하여 적층된 도전 패턴들(230) 및 절연막들(120)을 포함할 수 있다.
상기 전극 구조체들을 관통하는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS)은 상기 채널 홀들(105) 내에 차례로 형성된 상기 수직 패턴(151), 상기 스페이서(165), 상기 수직 반도체막(171) 및 상기 수직 매립막(181)을 포함할 수 있다. 인접하는 상기 매립 절연막들(250) 사이에서, 상기 수직 구조체들(VS)은 y 방향으로 배열된 수직 구조체들의 제 1 열 및 제 2 열(first and second rows of the vertical structures)을 이룰 수 있다. 상기 제 1 열 및 제 2 열은 x 방향으로 상호 이격될 수 있다.
상기 제 1 열 및 제 2 열 사이에 분리 패턴(190)이 제공될 수 있다. 상기 분리 패턴(190)은 상기 제1 트렌치들(107) 내에 차례로 적층된 상기 수직 분리 패턴(196), 상기 스페이서 분리 패턴(197), 상기 반도체 분리막(191) 및 상기 절연 분리막(192)을 포함할 수 있고, 상기 제 1 열 및 제 2 열을 따라 y 방향으로 연장될 수 있다. 평면적 관점에서, 상기 분리 패턴(190)은 y 방향을 연장되는 라인 형상일 수 있다.
상기 매립 절연막들(250)은 상기 도전 패턴들(230)의 형성을 위하여 소정의 두께(a2)가 요구될 수 있다. 본 발명의 일 실시예에 있어, 상기 매립 절연막들(250)은 y방향으로 배열된 수직 구조체들의 열의 일 측에 한정되어 배치될 수 있다. 상기 수직 구조체들의 열의 타 측에는 상기 매립 절연막들(250)의 폭(a2) 보다 작은 폭(a1)을 갖는 상기 분리 패턴(190)이 제공될 수 있다. 즉, x 방향에서, 상기 매립 절연막들(250) 및 상기 분리 패턴들(190)은 상기 수직 구조체들(VS) 사이에 교대로 배치된 구조일 수 있다. 따라서 상기 3차원 반도체 장치의 x 방향으로의 폭을 줄일 수 있어 집적도를 향상시킬 수 있다. 또한, 상기 도전 패턴들(230)과 상기 분리 패턴들(190)은 상기 정보 저장막(220)에 의하여 전기적으로 분리될 수 있다.
x 방향에서, 상기 수직 구조체들(VS) 사이의 거리는 동일하지 않을 수 있다. 즉, 상기 분리 패턴들(190)과 인접한 상기 수직 구조체들(VS) 사이의 거리(a3)는 상기 매립 절연막들(250)과 인접한 상기 수직 구조체들(VS) 사이의 거리(a4) 보다 작을 수 있다. 즉, x 방향에서, 상기 수직 구조체들(VS) 사이의 이격 거리는 a3 및 a4가 반복될 수 있다. 이는 상기 분리 패턴들(190)의 폭(a1)이 상기 매립 절연막들(250)의 폭(a2) 보다 작기 때문이다. 따라서 상기 3차원 반도체 장치는 x 방향으로의 폭을 줄일 수 있어 집적도가 향상될 수 있다.
상기 수직 구조체들(VS)의 상부에 제공되는 상기 제 4 불순물 영역들(261) 및 상기 매립 절연막들(250) 아래의 상기 기판(10)에 제공되는 상기 제 3 불순물 영역들(240)은 동일한 도전형일 수 있다. 일 예로, 상기 제 3 및 제 4 불순물 영역들(240,261)은 상기 기판(10)의 도전형과 반대의 도전형을 가질 수 있다. 상기 분리 패턴들(190)의 상/하부에 각각 제공되는 상기 제 1 불순물 영역들(265) 및 상기 제 2 불순물 영역들(245)은 상호 동일한 도전형일 수 있다. 일 예로, 상기 제 1 및 제 2 불순물 영역들(265,245)은 상기 기판(10)과 동일한 도전형이고, 상기 기판(10) 보다 높은 불순물 농도를 가질 수 있다. 이와 같이, 상기 제 1 및 제 2 불순물 영역들(265,245)이 상기 기판(10)과 동일한 도전형일 경우, 상기 제 1 및 제 2 불순물 영역들(265,245) 및 상기 분리 패턴들(190)은 상기 기판(10)에 소정의 전압을 인가하는 도전 라인의 일부로 사용될 수 있다. 즉, 낸드 플래시 메모리의 경우 상기 기판(10)에 메모리 셀들의 소거 전압을 인가하는 도전 라인으로 사용될 수 있다.
이와는 달리, 상기 제 1 및 제 2 불순물 영역들(265,245)은 상기 기판(10)과 다른 도전형일 수 있다. 즉, 상기 제 1 및 제 2 불순물 영역들(265,245)은 상기 제 3 및 제 4 불순물 영역들(240, 261)과 동일한 도전형일 수 있다. 또한, 상기 반도체 분리막(191)은 진성 상태(intrinsic state)일 수 있다. 이 경우, 상기 제 1 및 제 2 불순물 영역들(265,245)은 전기적으로 공통 소오스 라인의 일부를 구성할 수 있다. 상술한 불순물 영역들의 도전형 및 역할은 상기 제 1 실시예에도 동일하게 적용될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 분리 패턴들(190)은 상기 기판(10)에 소정의 전압을 인가하는 도전 라인의 일부이거나, 공통 소오스 라인의 일부를 구성할 수 있다.
도 21 내지 도 28을 참조하여, 본 발명의 제 2 실시예에 따른 상기 수직 패턴(151) 및 상기 수평 패턴(225)이 보다 자세히 설명된다. 상기 수평 패턴(225) 및 상기 수직 패턴(151)은 메모리 셀 트랜지스터의 메모리 요소를 구성할 수 있다. 상기 메모리요소는 복수의 정보 저장막을 포함할 수 있다. 이 경우, 상기 수평 및 수직 패턴들(225, 151) 각각을 구성하는 박막의 수 및 종류는 다양할 수 있으며, 본 발명의 기술적 사상은 이러한 다양성에 기초하여 여러 실시예들로 세분화될 수 있다. 예를 들면, 정보저장막과 관련된 본 발명의 실시예들은 아래 표 1에 보여지는 것과 같이 분류될 수 있다.
| 정보저장막 | 해당 도면 |
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| VS | HS | |||||||
| SP | TIL | CL | CPL | BIL1 | 230 | 21[1] | ||
| SP | TIL | CL | BIL1 | 230 | 22 | |||
| SP | TIL | CL | BIL1 | 230 | 23 | |||
| SP | TIL | CL | BIL1 | BIL2 | 230 | 24 | ||
| SP | TIL | CL | BIL1 | BIL2 | 230 | 25 | ||
| SP | TIL | CL | CPL | BIL1 | 230 | 26[2] | ||
| SP | TIL | CL | CPL | BIL1 | 230 | 27[3] | ||
| SP | TIL | CL | CPL | BIL1 | BIL2 | 230 | 28 | |
| TIL: Tunnel Insulating Layer BIL: Blocking Insulating Layer CL: Charge storing Layer CPL: Capping Layer SP: Semiconductor Pattern [1] : 균일한 두께를 갖는 CPL의 경우 [2] : 리세스된 측벽을 갖는 CPL의 경우 [3] : 수직적으로 분리된 CPL의 경우 |
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본 발명의 기술적 사상이 플래시 메모리를 구현하기 위해 사용될 경우, 표 1 그리고 도 21 내지 도 28에 도시된 것처럼, 정보저장막은 터널 절연막(TIL), 전하 저장막(CL) 및 제 1 블로킹 절연막(BIL1)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 정보저장막은 상기 제 1 블로킹 절연막(BIL1)과 상기 도전 패턴들(230) 사이에 배치되는 제 2 블로킹 절연막(BIL2)을 더 포함할 수 있다. 이에 더하여, 상기 정보저장막은 상기 전하 저장막(CL)과 상기 제 1 블로킹 절연막(BIL1) 사이에 개재되는 캐핑막(CPL)을 더 포함할 수 있다. 상기 정보저장막을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
표 1 그리고 도 21 내지 도 28에 도시된 것처럼, 상기 수직 구조체(VS)는 터널 절연막(TIL)을 적어도 포함하고, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블로킹 절연막들(BIL1, BIL2) 중의 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 도 21, 22, 24, 26-28에 도시된 것처럼, 상기 수직 구조체(VS)는 상기 전하 저장막(CL)을 포함할 수 있다. 다른 실시예들에 따르면, 도 23 및 25에 도시된 것처럼, 상기 수평 구조체(HS)가 상기 전하 저장막(CL)을 포함할 수 있다.
상기 수직 구조체(VS)가 상기 전하 저장막(CL)을 포함하는 경우, 도 21, 26-28에 도시된 것처럼, 상기 수직 구조체(VS)는 상기 캐핑막(CPL)을 더 포함할 수 있다. 하지만, 도 22 내지 도 25에 도시된 것처럼, 상기 수직 구조체(VS)와 상기 수평 구조체(HS)는, 상기 캐핑막(CPL)없이, 직접 접촉할 수도 있다.
한편, 상기 캐핑막(CPL)의 측벽 두께는 불균일할 수 있다. 예를 들면, 상기 리세스 영역들(210)을 형성하는 동안, 상기 수평 구조체(HS)에 인접하는 상기 캐핑막(CPL)의 측벽은 수평적으로 리세스될 수 있다. 이 경우, 도 26에 도시된 것처럼, 상기 캐핑막(CPL)의 두께는 상기 수평 구조체(HS)에 인접하는 영역(a)(또는 채널 영역)에서보다 상기 수평 구조체들(HS) 사이의 영역(b)(또는 수직 인접 영역)에서 더 두꺼울 수 있다. 상기 수직 인접 영역(b)은 상기 채널 영역들(a) 사이의 영역일 수 있다. 또는, 도 27에 도시된 것처럼, 상기 캐핑막(CPL)은 상기 수직 인접 영역(b)에 국소적으로 잔존하고, 상기 수평 구조체(HS)는 상기 채널 영역(a)에서는 상기 전하 저장막(CL)의 측벽에 직접 접촉할 수 있다. 하지만, 도 21에 예시적으로 도시된 것처럼, 상기 캐핑막(CPL)의 측벽 두께는 실질적으로 균일할 수도 있다.
본 발명의 일부 실시예들에 따르면, 도 24, 25 및 28에 도시된 것처럼, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블로킹 절연막들(BIL1, BIL2)을 모두 포함할 수 있다.
한편, 물질의 종류 및 형성 방법에 있어서, 상기 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 하나일 수이었으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수이었으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 제 1 및 제 2 블로킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연막들(BIL1 및 BIL2) 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 또한, 상기 제 1 및 제 2 블로킹 절연막들(BIL1 및 BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블로킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연막(BIL2)은 상기 제 1 블로킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연막(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연막(BIL1)은 상기 제 2 블로킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 상기 제 1 및 제 2 블로킹 절연막들(BIL1 및 BIL2)에 더하여, 상기 전하 저장막(CL)과 상기 도전 패턴들(230) 사이에 개재되는 적어도 하나의 추가적인 블로킹 절연막(미도시)이 더 형성될 수 있다.
상기 캐핑막(CPL)은 상기 전하 저장막(CL) 또는 상기 희생막(130)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 상기 희생막(130)이 실리콘 질화막인 경우, 상기 캐핑막(CPL)은 실리콘 산화막일 수 있다. 이 경우, 상기 리세스 영역들(210)을 형성하기 위한 상기 희생막들(130)의 제거 공정에서, 상기 캐핑막(CPL)은 상기 전하 저장막(CL)의 식각 손상을 방지하는 식각 정지막으로 기능할 수 있다. 한편, 도 21, 26, 및 28에 도시된 것처럼, 상기 캐핑막(CPL)이 상기 도전 패턴들(230)과 상기 전하 저장막(CL) 사이에 잔존하는 경우, 상기 캐핑막(CPL)은 상기 전하 저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 하나일 수 있다.
[제 3
실시예
]
도 29 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 사시도들이다. 간결함을 위해, 상술한 제 1 실시예와 실질적으로 동일한, 제 3 실시예의 기술적 특징들은 아래의 설명에서 생략될 수 있다.
도 29를 참조하면, 도 2를 참조하여 설명된 상기 주형 구조체(100)에 채널 홀들(105) 및 제 1 트렌치들(108)이 형성될 수 있다. 상기 채널 홀들(105) 및 상기 제 1 트렌치들(108)은 별도의 패터닝 공정에 의하여 형성될 수 있다. 상기 제 1 트렌치들(108)은 상기 희생막들(130) 중 적어도 하나 이상의 층을 패터닝하여 형성될 수 있다. 상기 제 1 내지 제 2 실시예와는 달리, 상기 제 1 트렌치들(108)은 상기 주형 구조체(100)의 일부 층들만을 패터닝하여 형성된 구조일 수 있다. 일 예로, 상기 희생막들(130) 중 최상층 희생막(136)은 패터닝되고, 그 아래의 희생막들(131-135)은 패터닝되지 않을 수 있다. 또는 상기 희생막들(130) 중 상기 기판(10)에서 가장 먼 두 층(135-136)은 패터닝되고, 그 아래의 희생막들(131-134)은 패터닝되지 않을 수 있다. 이와 같은 상기 희생막들(130)의 패터닝은 상기 희생막들(130)이 제거되고 형성되는 도전막들의 역할에 따라 달라질 수 있다. 일 예로, 상기 최상층 희생막(136)만이 스트링 선택 트랜지스터의 전극으로 대체되는 경우, 상기 희생막들(131-136) 중 상기 최상층 희생막(136)만 패터닝될 수 있다. 또는, 상기 기판(10)에서 가장 먼 두 층(135-136)만이 스트링 선택 트랜지스터의 전극으로 대체되는 경우, 상기 희생막들(131-136) 중 상기 기판(10)에서 가장 먼 두 층(135-136)만이 패터닝될 수 있다.
도 30은 상기 제 1 트렌치들(108)이 형성된 상기 주형 구조체(100)에, 도 4 내지 도 6을 참조하여 설명된 공정들이 수행된 결과물을 도시하는 도면이다. 상기 채널 홀들(105) 내에 수직 반도체막(171) 및 수직 매립막(181)이 차례로 형성되어 수직 패턴들(VS)을 구성한다. 상기 제 1 트렌치들(108) 내에 반도체 분리막(291) 및 절연 분리막(292)이 차례로 형성되어 분리 패턴들(290)을 구성한다. 상기 분리 패턴들(290)의 하면은 상기 주형 구조체(100)의 일부 층들을 사이에 두고 상기 기판(10)으로부터 이격된 형상일 수 있다. 상기 주형 구조체(100)를 패터닝하여 상기 기판(10)을 노출하는 제 2 트렌치들(200)이 형성될 수 있다.
도 31을 참조하여, 상기 제 2 트렌치들(200)에 의하여 노출된 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(210)을 형성할 수 있다. 상기 수직 구조체들(VS)과 상기 분리 패턴들(290) 사이에 형성된 상기 희생막들(130)의 일부는 y 방향으로 이격된 상기 수직 구조체들(VS) 사이의 리세스 영역들(210)을 통하여 식각될 수 있다. 즉, 상기 제 2 트렌치들(200)을 통하여 공급된 식각액은 y 방향으로 이격된 상기 수직 구조체들(VS) 사이를 통과하여 상기 분리 패턴들(290)의 측벽까지 도달할 수 있다. 따라서 상기 수직 구조체들(VS)와 상기 분리 패턴들(290) 사이에 존재하는 상기 희생막들(130)이 제거될 수 있다. 또한, 상기 분리 패턴들(290) 아래의 상기 희생막들(131-135)도 상기 y 방향으로 이격된 상기 수직 구조체들(VS) 사이의 공간을 통하여 공급된 식각액에 의하여 제거될 수 있다. 이에 따라, 인접하는 상기 제 2 트렌치들(200)은 상기 리세스 영역들(210)에 의하여 상호 연결되는 구조일 수 있다.
도 32를 참조하여, 상기 리세스 영역들(210)을 채우는 수평 구조체들을 형성될 수 있다. 상기 수평 구조체들은 상기 분리 패턴들(290)에 의하여 분리된 제 1 수평 구조체들(HS1) 및 상기 분리 패턴들(290)에 의하여 분리되지 않은 제 2 수평 구조체들(HS2)을 포함할 수 있다. 낸드 플래시의 경우, 상기 제 1 수평 구조체들(HS1)은 스트링 선택 라인에 해당될 수 있다. 이 경우, 상기 제 1 수평 구조체들(HS1)은 y 방향으로 상기 스트링 선택 라인을 완전히 분리하는 형상일 수 있다. 즉, 상기 분리 패턴들(290)의 하면은 상기 스트링 선택 라인의 하면보다 아래에 위치할 수 있다. 이와 같은 구조는 상기 제 1 및 제 2 실시예에 동일하게 적용될 수 있다. 상기 제 1 수평 구조체들(HS1)은 상기 리세스 영역들(210)의 내벽을 덮는 제 1 정보 저장막(221) 및 상기 리세스 영역들(210)의 나머지 공간을 채우는 제 1 도전 패턴들(231)을 포함할 수 있다. 상기 제 2 수평 구조체들(HS2)은 상기 리세스 영역들(210)의 내벽을 덮는 제 2 정보 저장막(222) 및 상기 리세스 영역들(210)의 나머지 공간을 채우는 제 2 도전 패턴들(232)을 포함할 수 있다. 상기 제 2 수평 구조체들(HS2)은 상기 수직 구조체들(VS) 사이를 직접 연결할 수 있다. 플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 수평 구조체들(HS1, HS2)을 형성한 후, 제 3 불순물 영역들(240)을 형성하는 단계를 더 포함할 수 있다.
도 33을 참조하여, 상기 제 2 트렌치들(200)을 채우는 매립 절연막들(250)이 형성될 수 있다. 상기 수직 구조체들(VS) 및 상기 분리 패턴들(290)의 상부에 각각 제 4 불순물 영역들(261) 및 제 1 불순물 영역들(265)이 형성될 수 있다. 일 예로 상기 제 4 및 제 1 불순물 영역들(261,265)은 상기 기판(10)과 다른 도전형일 수 있다.
도 34를 참조하여, 상기 수직 구조체들(VS)의 상부에 층간 절연막(273)을 관통하는 상부 플러그들(275)이 형성되고, 상기 상부 플러그들(275)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다.
도 35는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 35를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 36은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 36을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 37은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 37을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 주형 구조체 105 채널 홀
120 절연막들 130 희생막들
151 수직 패턴 190 분리 패턴
107,108 제 1 트렌치들 200 제 2 트렌치들
230 도전 패턴들 240,245,261,265 불순물 영역
BIL1/2 블로킹 절연막 CPL 캐핑막
CL 전하저장막 HS 수평 구조체
SP 반도체 패턴 TIL 터널 절연막
VS 수직 구조체
120 절연막들 130 희생막들
151 수직 패턴 190 분리 패턴
107,108 제 1 트렌치들 200 제 2 트렌치들
230 도전 패턴들 240,245,261,265 불순물 영역
BIL1/2 블로킹 절연막 CPL 캐핑막
CL 전하저장막 HS 수평 구조체
SP 반도체 패턴 TIL 터널 절연막
VS 수직 구조체
Claims (11)
- 기판으로부터 위로 연장되는 매립 절연막들;
상기 매립 절연막들의 측벽에 의하여 정의되는 전극 구조체;
서로 인접하는 상기 매립 절연막들 사이에 제공되고, 상기 전극 구조체를 관통하는 수직 구조체들의 제 1 열 및 제 2 열(first and second rows of the vertical structures); 및
상기 제 1 열과 상기 제 2 열 사이에 제공되고, 반도체 분리막 및 상기 반도체 분리막에 의하여 상기 전극 구조체와 이격되는 절연 분리막을 포함하는 분리 패턴을 포함하고,
상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 연장되는 3차원 반도체 장치. - 제 1 항에 있어서,
상기 분리 패턴의 폭은 상기 매립 절연막들의 폭 보다 작은 3차원 반도체 장치. - 제 1 항에 있어서,
상기 수직 구조체들은 상기 전극 구조체를 관통하는 채널 홀들 내에 제공되고, 상기 채널 홀들의 적어도 일부를 채우는 수직 반도체막을 포함하는 3차원 반도체 장치. - 제 3 항에 있어서,
상기 분리 패턴은 상기 제 1 및 제 2 열을 따라 연장되고, 상기 기판을 노출하는 제 1 트렌치 내에 제공되고,
상기 반도체 분리막은 상기 제 1 트렌치의 적어도 일부를 채우고,
상기 반도체 분리막은 상기 수직 반도체막과 동일한 물질을 포함하는 3차원 반도체 장치. - 제 1 항에 있어서,
상기 분리 패턴 상에 제공되고 상기 분리 패턴을 따라 연장되는 제 1 불순물 영역; 및
상기 분리 패턴 아래의 상기 기판에 제공되는 제 2 불순물 영역을 더 포함하고,
상기 제 2 불순물 영역은 상기 제 1 불순물 영역과 동일한 도전형이고,
상기 제 1 및 제 2 불순물 영역들은 상기 기판과 동일한 도전형이고, 상기 기판보다 더 높은 도핑 농도를 갖는 3차원 반도체 장치. - 제 3 항에 있어서,
상기 전극 구조체는 교대로 반복하여 적층된 전극들 및 절연막들을 포함하고,
상기 전극들과 상기 수직 구조체들 사이에 정보 저장막을 더 포함하는 3차원 반도체 장치. - 제 6 항에 있어서,
상기 정보 저장막은 상기 분리 패턴과 상기 전극들 사이에 제공되어 상기 분리 패턴과 상기 전극들을 전기적으로 분리하는 3차원 반도체 장치. - [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]제 6 항에 있어서,
상기 전극들은 워드라인들 및 상기 워드라인들 상의 스트링 선택 트랜지스터의 전극을 포함하고,
상기 분리 패턴은 상기 전극들 중 적어도 하나를 관통하고,
상기 분리 패턴의 하면은 상기 기판의 상면으로부터 이격되고,
상기 분리 패턴의 하면은 상기 스트링 선택 트랜지스터의 전극의 하면 보다 아래에 위치하는 3차원 반도체 장치. - 기판 상에 적층된 전극들;
상기 기판으로부터 위로 연장되어 상기 전극들을 관통하고, 상기 기판 상에 2차원적으로 배열된 수직 구조체들;
상기 기판의 상면과 평행하는 제 1 방향으로 연장되고, 반도체 분리막 및 상기 반도체 분리막에 의하여 상기 전극들과 이격되는 절연 분리막을 포함하는 분리 패턴들; 및
상기 분리 패턴들과 평행하게 연장되는 매립 절연막들을 포함하고,
상기 분리 패턴들 및 상기 매립 절연막들은 상기 제 1 방향과 교차하는 제 2 방향을 따라 배열된 수직 구조체들 사이에 교대로 배치되는 3차원 반도체 장치. - 제 9 항에 있어서, 상기 제 2 방향에서, 상기 분리 패턴과 인접하는 상기 수직 구조체들 사이의 거리는 상기 매립 절연막들과 인접하는 상기 수직 구조체들 사이의 거리보다 작은 3차원 반도체 장치.
- 제 1 항에 있어서, 평면적 관점에서 상기 분리 패턴은 상기 제 1 열 및 상기 제 2 열을 따라 원들이 일부 중첩되어 배열된 형상인 3차원 반도체 장치.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |