KR20130084434A - 3차원 반도체 장치의 제조 방법 - Google Patents
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Abstract
3차원 반도체 장치의 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 기판 상에 절연막들 및 희생막들이 번갈아 반복적으로 적층된 적층 구조체를 형성하는 것, 적층 구조체를 관통하는 복수의 수직 구조체들을 형성하는 것, 적층 구조체를 패터닝하여 번갈아 반복적으로 적층되는 절연 패턴들 및 희생 패턴들을 정의하는 트렌치들을 형성하는 것, 희생 패턴들을 제거하여 절연 패턴들 사이에서 수직 구조체들의 일부분들을 노출시키는 리세스 영역들을 형성하는 것, 리세스 영역들을 컨포말하게 덮는 수평 절연막을 형성하는 것, 수평 절연막이 형성된 리세스 영역들 각각에 국소적으로 분리 패턴(195)을 형성하는 것, 및 분리 패턴이 형성된 리세스 영역들 각각에 도전 패턴을 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 기판 상에 절연막들 및 희생막들이 번갈아 반복적으로 적층된 적층 구조체를 형성하는 것, 적층 구조체를 관통하는 복수의 수직 구조체들을 형성하는 것, 적층 구조체를 패터닝하여 번갈아 반복적으로 적층되는 절연 패턴들 및 희생 패턴들을 정의하는 트렌치들을 형성하는 것, 희생 패턴들을 제거하여 절연 패턴들 사이에서 수직 구조체들의 일부분들을 노출시키는 리세스 영역들을 형성하는 것, 리세스 영역들을 컨포말하게 덮는 수평 절연막을 형성하는 것, 수평 절연막이 형성된 리세스 영역들 각각에 국소적으로 분리 패턴을 형성하는 것, 및 분리 패턴이 형성된 리세스 영역들 각각에 도전 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 3차원 반도체 장치의 제조 방법은 기판 상에 희생막들 및 절연막들이 수직적으로 적층된 몰드 구조체에서, 희생막들을 데이터 저장막 및 도전막들로 대체하는 공정이 수행된다. 여기서, 희생막들의 일부분들을 잔류시켜 분리 패턴들(또는 지지 패턴들)을 형성한 후 대체 공정이 수행되는 경우, 도전막들이 채워지는 공간이 감소될 수 있다. 그러나, 본 발명의 실시에들에 따르면, 희생막들을 전부 제거한 후, 데이터 저장막을 형성하고, 분리 패턴들(또는 지지 패턴들)을 형성함으로써 도전막들이 채워지는 공간을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 사사도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 도 12의 A 부분을 나타내는 부분 단면도들이다. 도면이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 사사도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 및 도 14는 도 12의 A 부분을 나타내는 부분 단면도들이다. 도면이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 장치의 간략 회로도이다. 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치를 나타내는 사사도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수개로 제공되고, 공통 소오스 라인들(CSL)은 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 2를 참조하면, 공통 소오스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 1의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 1의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인들(BL)에 접속하는 반도체 기둥(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(100) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들(105)(D)을 포함할 수 있다. 예를 들어, 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트 라인들(BL) 사이)에 형성된 불순물 영역(D)은 드레인 영역일 수 있다.
워드 라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하 저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막에 저장되는 데이터는 반도체 기둥들(PL)과 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
접지 선택 라인들(GSL1, GSL2)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
나아가, 일 실시예에 따르면, 수평적으로 인접하는 워드 라인들(WL0-WL3) 사이에 분리 패턴(195)(195)이 배치될 수 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 반도체 기둥들(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다.
이와 달리, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압에 의해 반도체 기둥들(PL)의 에너지 밴드 구조가 제어될 수 있다.
상세하게, 워드라인들(WL0-WL3)에 인가되는 전압에 의해 워드라인들(WL0-WL3)에 인접한 반도체 기둥들(PL)에 반전 영역(inversion regions)이 형성될 수 있다. 나아가, 반전 영역은 워드라인들(WL0-WL3)로부터 생성된 기생 전계(fringe field)에 의해 반도체 기둥들(PL) 사이의 반도체 기둥들(PL)로 연장될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전 영역을 생성시키는 워드라인들(WL0-WL3) 또는 선택라인들(GSL1, GSL2, SSL1, SSL2)의 두께보다 클 수 있다. 이에 따라, 반도체 기둥들(PL)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인들(BL)을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 접지 및 스트링 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들(도 2의 GST, SST 참조)과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 2의 MCT 참조)이 직렬 연결된 구조를 가질 수 있다.
이하, 도 3 내지 도 14를 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명한다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 13 및 도 14는 도 12의 A 부분을 나타내는 부분 단면도들이다.
도 3을 참조하면, 기판(100) 상에 희생막들(110) 및 절연막들(120)이 번갈아 적층된 적층막 구조체(ST)를 형성한다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체 중의 하나일 수 있다.
희생막들(110) 및 절연막들(120)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 희생막들(110) 및 절연막들(120)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들어, 절연막들(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중의 적어도 하나일 수 있으며, 희생막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막과 다른 물질일 수 있다.
최하층의 희생막(110)과 기판(100) 사이에는 하부 절연막(101)이 형성될 수 있다. 하부 절연막(101)은 다른 절연막들(120)보다 얇게 형성될 수 있으며, 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
희생막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(110)과 다른 물질일 수 있다. 일 실시예에서, 희생막(110)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(120)은 실리콘 산화막으로 형성될 수 있다. 그리고, 절연막들(120)을 구성하는 실리콘 산화막은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다.
실시예들에서, 희생막들(110)의 두께는 도 2를 참조하여 설명된 스트링 및 접지 선택 트랜지스터들(도 1의 SST, GST 참조)과, 메모리 셀 트랜지스터들(도 1의 MCT 참조)의 채널 길이를 결정한다. 절연막들(120)은 기생 전계에 의해 생성되는 인접한 두 반전 영역들이 서로 중첩되도록 형성될 수 있다. 이러한 경우에, 게이트 전극들에 인가되는 전압들에 따라 셀 스트링들 각각 지나는 전류 경로가 형성될 수 있다.
이어서, 적층막 구조체(ST)를 패터닝하여 기판(100)을 노출시키는 개구부들(130)을 형성한다.
구체적으로, 개구부들(130)을 형성하는 것은, 적층막 구조체(ST) 상에 개구부들(130)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 적층막 구조체(ST)를 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 이방성 식각 공정에서 오버 식각(over etch)에 의해 기판(100)이 노출되지 않도록 하부 절연막(101)이 식각 정지막으로 이용될 수 있다. 이러한 이방성 식각 공정에서 기판(100)이 노출되지 않도록 하부 절연막(101)의 두께가 조절 될 수 있다. 한편, 일 실시예에서 이방성 식각 공정에 의해 기판(100)은 노출되지 않으나, 오버 식각에 의해 개구부(130) 아래에서 하부 절연막(101)의 두께가 감소될 수 있다.
개구부들(130)은 희생막들(110) 및 절연막들(120)의 측벽들을 노출시킬 수 있다. 그리고, 개구부(130)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
일 실시예에 따르면, 개구부들(130) 각각은 도 2에 도시된 바와 같이, 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, xy 평면 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 개구부들(130)을 x축 및 y축 각각에서 서로 이격되어 배치된다. 다른 실시예에 따르면, 수평적 모양에 있어서, 개구부들(130)은 y축 방향으로 연장된 라인 형태의 트렌치(170)일 수도 있다. 라인 형태의 개구부들(130)은 서로 평행하게 형성될 수 있다. 또 다른 실시예에 따르면, 개구부들(130)은 평면적으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 개구부들(130) 간의 이격거리는 개구부(130)의 폭보다 작거나 같을 수 있다. 이와 같이, 개구부들(130)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(130)이 배치될 수 있다.
도 4를 참조하면, 개구부들(130) 각각의 내벽들을 덮는 수직 절연막(140) 및 제 1 반도체막(150)을 차례로 형성한다.
수직 절연막(140) 및 제 1 반도체막(150)은, 개구부(130)를 완전히 매립하지 않는 두께로, 개구부들(130)의 내벽을 컨포말하게 덮도록 형성될 수 있다. 예를 들면, 수직 절연막(140) 및 제 1 반도체막(150)은 개구부(130)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 나아가, 일 실시예에 따르면, 개구부들(130)에 의해 하부 절연막(101)의 상면이 노출되므로, 수직 절연막(140)은 개구부(130)에 노출된 하부 절연막(101)의 상부면을 덮을 수 있다.
일 실시예에 따르면, 수직 절연막(140)은 하나의 박막 또는 복수의 박막들로 형성될 수 있다. 예를 들면, 수직 절연막(140)은 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 이에 더하여, 수직 절연막(140)은 희생막들(110)에 대해 식각 선택성을 갖는 절연성 물질로 형성될 수 있으며, 하나 또는 복수의 박막들을 포함할 수 있다. 본 발명의 세부적인 실시예들은 수직 절연막(140)을 구성하는 박막들이 무엇인가에 따라 다양하게 구분될 수 있다. 이러한 세부적인 실시예들은 이후 도 13 및 도 14를 참조하여 상세하게 다시 설명될 것이다.
일 실시예에 따르면, 제 1 반도체막(150)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 이와 달리, 제 1 반도체막(150)은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다.
도 5를 참조하면, 개구부들(130)의 바닥 부분에서 제 1 반도체막(150) 및 수직 절연막(140)을 식각하여 기판(100)의 상부면을 노출시키는 개구부(130)를 형성한다. 이에 따라, 개구부(130)의 내벽에 제 1 반도체 패턴(155) 및 수직 절연 패턴(145)이 형성될 수 있다. 즉, 수직 절연 패턴(145) 및 제 1 반도체 패턴(155)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 제 1 반도체막(150) 및 수직 절연막(140)을 이방성 식각하는 동안 과도식각(over-etch)의 결과로서, 제 1 반도체 패턴(155)에 의해 노출되는 기판(100)의 상부면이 리세스될 수 있다.
한편, 이방성 식각 단계 동안, 제 1 반도체 패턴(155)의 아래에 위치하는 수직 절연막(140)의 일부분은 식각되지 않을 수 있으며, 이 경우, 수직 절연 패턴(145)은 제 1 반도체 패턴(155)의 바닥면과 하부 절연막(101)의 상부면 사이에 개재되는 바닥부를 가질 수 있다.
이에 더하여, 제 1 반도체막(150) 및 수직 절연막(140)에 대한 이방성 식각의 결과로서, 적층막 구조체(ST)의 상부면이 노출될 수 있다. 이에 따라, 수직 절연 패턴(145)들 각각 및 제 1 반도체 패턴(155)들 각각은 개구부들(130) 내에 국소화될 수 있다. 즉, 수직 절연 패턴(145)들 및 제 1 반도체 패턴(155)들은 평면상에서 2차원적으로 배열될 수 있다.
도 6을 참조하면, 수직 절연 패턴(145) 및 제 1 반도체 패턴(155)이 형성된 결과물 상에 제 2 반도체 패턴(160) 및 매립 패턴(165)을 차례로 형성한다.
제 2 반도체 패턴(160)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 일 실시예에 따르면, 제 2 반도체 패턴(160)은 개구부(130)를 완전히 매립하지 않는 두께로, 개구부(130) 내에 콘포말하게 형성될 수 있다. 즉, 제 2 반도체 패턴(160)은 개구부들(130) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다.
매립 패턴(165)은 제 2 반도체 패턴(160)이 형성된 개구부(130)를 채우도록 형성될 수 있으며, 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 일 실시예에 따르면, 매립 패턴(165)을 형성하기 전에, 제 2 반도체 패턴(160)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 수소 어닐링 단계에 의해 제 1 및 제 2 반도체 패턴들(155, 160) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
제 2 반도체 패턴(160) 및 매립 패턴(165)을 형성한 후에, 제 1 및 제 2 반도체 패턴들(155, 160)에 접속하는 도전 패드(D)가 더 형성될 수 있다. 도전 패드(D)는 제 1 및 제 2 반도체 패턴들(155, 160)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드(D)는 그것의 아래에 위치하는 제 1 및 제 2 반도체 패턴들(155, 160)과 다른 도전형의 불순물 도핑하여 형성될 수 있다. 이에 따라, 도전 패드(D)는 그 하부 영역과 다이오드를 구성할 수 있다.
이와 같이, 개구부(130) 내에 형성된 수직 절연 패턴(145), 제 1 및 제 2 반도체 패턴들(155, 160) 및 매립 패턴(165)은 수직 구조체를 구성할 수 있다.
도 7을 참조하면, 적층막 구조체(ST)를 패터닝하여 몰드 구조체(Mold Structure; MS)를 정의하는 트렌치들(170)을 형성한다.
일 실시예에 따르면, 제 1 및 제 2 반도체 패턴들(155, 160)은 도 2에 도시된 것처럼, 열 방향(y축 방향)으로 복수개가 배치되고, 행 방향(x축 방향)으로 복수개가 배치될 수 있다. 그리고, 이 실시예에 따르면, 한 쌍의 트렌치들(170) 사이에서 행 방향(x축 방향)으로 복수의 제 1 및 제 2 반도체 패턴들(155, 160)이 배치되도록 몰드 구조체(MS)가 형성될 수 있다. 예를 들어, 하나의 몰드 구조체(MS)에 제 1 및 제 2 반도체 패턴들(155, 160)로 구성된 두 개의 열들이 관통될 수 있다. 즉, 몰드 구조체(MS) 내에 행 방향(x축 방향)으로 두 개의 제 1 및 제 2 반도체 패턴들(155, 160)이 배치될 수 있다.
구체적으로, 트렌치들(170)을 형성하는 것은, 적층막 구조체(ST) 상에 트렌치들(170)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 적층막 구조체(ST)를 이방성 식각하는 것을 포함할 수 있다.
트렌치들(170)을 형성함에 따라 몰드 구조체(MS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 몰드 구조체(MS)는 차례로 그리고 교대로 적층된 절연 패턴들(125) 및 희생 패턴들(115)을 포함할 수 있다. 또한, 트렌치들(170)은 적층막 구조체(ST)를 실질적으로 관통하여 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 따라, 도시된 것처럼, 절연 패턴들(125) 및 희생 패턴들(115)의 측벽들이 트렌치들(170)에 의해 노출된다.
도 8을 참조하면, 트렌치들(170)에 노출된 희생 패턴들(115)을 제거하여, 절연 패턴들(125) 사이에 리세스 영역들(172)이 형성된 몰드 구조체(MS')를 형성한다.
리세스 영역들(172)은 트렌치(170)로부터 절연 패턴들(125) 사이로 수평적으로 연장될 수 있으며, 수직 절연 패턴(145)의 측벽 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(172)은 하부 절연막(101)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역(172)의 수직적 두께(z축 방향으로의 길이)는 희생막들(110)을 증착할 때 희생막들(110)의 증착 두께에 의해 정의될 수 있다.
구체적으로, 리세스 영역들(172)을 형성하는 것은, 절연 패턴들(125)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들(115)을 등방적으로 식각하는 것을 포함할 수 있다. 여기서, 희생 패턴들(115)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생 패턴들(115)이 실리콘 질화막이고, 절연 패턴들(125)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
한편, 리세스 영역들(172)을 형성한 후에, 리세스 영역들(172) 내에 수평 절연막(180) 및 워드 라인을 형성하기 위한 도전막이 형성될 수 있다. 하지만, 몰드 구조체(MS)의 폭(즉, 인접한 트렌치들(170) 간의 거리)이 증가함에 따라, 리세스 영역들(172) 내에 금속 물질을 포함하는 도전막을 증착할 때 씸(seam)이 발생할 수 있다. 도전막들에 형성된 씸에 의해 도전막들을 도전 패턴들(210)로 분리하는 공정에서 도전 패턴들(210)이 손상될 수 있다. 따라서, 리세스 영역들(172)을 형성할 때, 희생막들(110)의 일부분들을 잔류시킴으로써 리세스 영역들(172) 형성시 식각 깊이를 감소시켜 도전막의 씸을 줄일 수 있다. 그런데, 후속해서 형성되는 수평 절연막(180)을 형성하기 전에 리세스 영역(172) 내에 희생막(110) 일부가 잔류하므로, 리세스 영역(172) 내에 도전막들이 채워지는 공간이 감소될 수 있다.
이에 따라, 본 발명의 실시예들에 따른 제조 방법은 희생막들(110)을 전부 제거하여 절연 패턴들(125) 사이에 리세스 영역들(172)을 형성한 후에, 리세스 영역들(172) 내에 수평 절연막(180)을 형성하는 것, 수평 절연막(180)이 형성된 리세스 영역들(172)을 완전히 채우는 분리막(190)을 형성하는 것, 및 분리막(190)을 등방성 식각하여 리세스 영역들(172) 내에 분리막(190)의 일부분들을 잔류시키는 것을 포함한다.
보다 상세히 설명하면, 도 9에 도시된 바와 같이, 리세스 영역들(172)의 내벽을 덮는 수평 절연막(180)을 형성한다. 수평 절연막(180)은 리세스 영역들(172)이 형성된 몰드 구조체(MS)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 수평 절연막(180)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 수평 절연막(180)은 리세스 영역들(172) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 리세스 영역들(172)에 노출된 수직 절연 패턴(145)의 측벽들에 수평 절연막(180)이 형성될 수 있으며, 수평 절연막(180)은 리세스 영역들(172)을 정의하는 절연 패턴들(125)의 하부면 및 상부면으로 연장될 수 있다.
수평 절연막(180)은 수직 절연막(140)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연막(180)은 전하트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 이에 더하여, 수평 절연막(180)은 전하 저장막 또는 터널 절연막을 더 포함할 수도 있다.
일 실시예에 따르면, 분리막(190)은 수평 절연막(180)이 형성된 리세스 영역들(172)을 채우도록 형성될 수 있다. 분리막(190)은 수평 절연막(180)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 분리막(190)은 폴리실리콘막으로 형성될 수 있다.
도 10을 참조하면, 수평적 위치에 있어서, 인접하는 수직 구조체들 사이에 분리 패턴들(195)을 형성한다.
구체적으로, 분리 패턴들(195)을 형성하는 것은 리세스 영역(172) 내에 채워진 분리막(190) 일부를 제거함으로써 형성될 수 있다. 보다 상세하게, 수평 절연막(180)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 분리막(190)을 등방성 식각함으로써 리세스 영역들(172) 내의 분리막(190)이 수평적으로 식각될 수 있다. 등방성 식각 공정으로는 예를 들어, 기상 식각(gas phase etching) 및/또는 습식 식각 방법이 이용될 수 있다. 예를 들어, Cl2를 이용한 기상 식각 공정을 이용하는 경우, 식각 공정에 의해 노출되는 수평 절연막(180)의 손상을 줄일 수 있다. 이러한 등방성 식각 공정에 의해 수평 절연막(180)의 일부분들을 노출시키는 분리 리세스 영역들(175)이 형성될 수 있다. 이와 같이 형성된 분리 리세스 영역들(175)은 트렌치(170)로부터 절연 패턴들(125) 사이로 수평적으로 연장되어 수평 절연막(180)을 노출시키는 갭 영역일 수 있다.
일 실시예에, 분리막(190)을 등방성 식각하는 식각 깊이는 몰드 구조체(MS)의 폭(즉, 인접한 트렌치들(170) 간의 거리)의 절반보다 작다. 이에 따라, 절연 패턴들(125) 사이에 분리막(190)의 일부가 잔류하여 분리 패턴들(195)이 형성될 수 있다. 이와 같이 형성된 분리 패턴들(195)은 절연 패턴들(125)을 구조적으로 지지하는 지지체로 사용될 수도 있다.
도 11을 참조하면, 수평 절연막(180) 및 분리 패턴(195)이 형성된 분리 리세스 영역들(175) 각각에 캐핑막(200) 및 도전 패턴을 형성한다.
일 실시예에서, 캐핑막(200)은 분리 리세스 영역들(175)이 형성된 몰드 구조체(MS)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 캐핑막(200)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 캐핑막(200)은 분리 리세스 영역들(175) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 캐핑막(200)은 분리 리세스 영역들(175)에 노출된 수평 절연막(180) 상에 형성될 수 있으며, 분리 패턴들(195)의 측벽들 상에 형성될 수 있다.
캐핑막(200)은 전하트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 이에 더하여, 수평 절연막(180)은 전하 저장막 또는 터널 절연막을 더 포함할 수도 있다. 한편, 캐핑막(200)이 도전 패턴과 전하 저장막 사이에 형성되는 경우, 캐핑막(200)은 전하 저장막에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 캐핑막(200)은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
일 실시예에서, 도전 패턴들(210)을 형성하는 것은, 캐핑막(200)이 형성된 분리 리세스 영역들(175)을 컨포말하게 덮는 도전막을 형성하는 것, 트렌치(170) 내에서 도전막을 제거하여 분리 리세스 영역들(175) 내에 국소적으로 도전막을 잔류시키는 것을 포함한다.
일 실시예에 따르면, 도전막은 트렌치(170)의 내벽을 컨포말하게 덮도록 형성될 수 있으며, 이 경우, 도전 패턴을 형성하는 단계는 트렌치(170) 내에서 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 도전막은 트렌치(170)를 채우도록 형성될 수 있으며, 이 경우 도전 패턴을 형성하는 단계는 트렌치(170) 내에서 도전막을 이방성 식각하는 단계를 포함할 수 있다. 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 또는 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다.
일 실시예에 따르면, 도전 패턴들(210)을 형성한 후, 불순물 영역들(105)을 형성하는 단계가 더 수행될 수 있다. 불순물 영역들(105)은 이온 주입 공정을 통해 형성될 수 있으며, 트렌치(170)를 통해 노출된 기판(100) 내에 형성될 수 있다.
한편, 불순물 영역들(105)은 제 1 및 제 2 반도체 패턴들(155, 160)과 다른 도전형을 가질 수 있다. 이에 따라, 불순물 영역들(105)은 기판(100)과 피엔-접합을 구성할 수 있다. 이와 달리, 제 2 반도체 패턴(160)과 접하는 기판(100)의 영역(이하, 콘택 영역)은 제 2 반도체 패턴(160)과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 불순물 영역들(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 불순물 영역들(105) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 불순물 영역들(105)은, 서로 다른 복수의 불순물 영역들(105)을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 12를 참조하면, 트렌치들(170)을 채우는 전극 분리 패턴(220)을 형성한 후, 도전 패드들(D) 각각에 접속하는 상부 플러그들 및 상부 플러그들을 연결하는 상부 배선들(230)을 형성한다.
전극 분리 패턴(220)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다. 상부 플러그들은 도핑된 실리콘 또는 금속성 물질들 중의 한가지로 형성될 수 있다.
상부 배선들(230) 각각은 상부 플러그을 통해 제 1 및 제 2 반도체 패턴들(155, 160)에 전기적으로 연결될 수 있으며, 도전 패턴들(210) 또는 트렌치들(170)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상부 배선들은 복수의 셀 스트링들의 일단들에 접속하는 비트 라인들로 사용될 수 있다.
이와 같이 형성된 3차원 반도체 장치는, 도 13 및 도 14에 도시된 것처럼, 수평적으로 인접한 제 1 및 제 2 반도체 패턴들(155, 160) 사이에 분리 패턴(195)이 배치될 수 있다. 그리고, 분리 패턴(195)과 제 1 및 제 2 반도체 패턴들(155, 160) 사이에 도전 패턴이 배치될 수 있다. 다시 말해, 수평적으로 인접한 도전 패턴들(210) 사이에 분리 패턴(195)이 개재될 수 있다.
제 1 반도체 패턴(155)과 도전 패턴들(210) 사이에 수질 절연 패턴 및 수평 절연막(180)이 개재될 수 있다. 그리고, 수평 절연막(180)은 도전 패턴 및 분리 패턴(195)의 상부면 및 하부면으로 연장될 수 있다. 즉, 분리 패턴들(195)과 절연 패턴들(125) 사이에 수평 절연막(180)이 개재될 수 있다. 이에 더하여, 도전 패턴과 분리 패턴(195) 사이에 캐핑막(200)이 개재될 수 있으며, 캐핑막(200)은 도전 패턴의 표면을 컨포말하게 덮을 수 있다.
나아가, 본 발명의 실시예들에 따른 3차원 반도체 장치는 메모리 장치일 수 있으며, 수평 절연막(180) 및 수직 절연 패턴(145)은 정보저장을 위한 박막 구조체(이하, 데이터 저장막)를 구성할 수 있다. 예를 들면, 수평 절연막(180) 및 수직 절연 패턴(145)은 전하 트랩형 비휘발성 메모리 장치에서 메모리 셀 트랜지스터의 데이터 저장막을 구성할 수 있다.
이러한 실시예들에 있어서, 수평 절연막(180) 및 수직 절연 패턴(145) 각각을 구성하는 박막의 수 및 종류는 다양하게 변형될 수 있다. 이하, 도 13 및 도 14를 참조하여 본 발명의 실시예들에서 수직 절연 패턴(145) 및 수평 절연 패턴을 구성하는 박막의 수 및 형태에 대해 설명한다.
데이터 저장막은 터널 절연막, 전하 저장막 및 블록킹절연막을 포함할 수 있다. 전하 저장막은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있다. 예를 들면, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 터널 절연막은 실리콘 산화막일 수 있다. 이에 더하여, 터널 절연막은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 열처리 단계는 (1) 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 (2) 질소 또는 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
블록킹 절연막은 터널 절연막보다 작고 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지를 포함할 수 있다. 예를 들면, 블록킹절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나를 포함할 수 있다. 이런 측면에서, 블록킹절연막의 유전율은 터널 절연막보다 실질적으로 클 수 있다.
도 13에 도시된 실시예에 따르면, 수직 절연 패턴(145)은 터널 절연막(145b) 및 전하 저장막(145a)으로 구성될 수 있으며, 수평 절연막(180)은 블록킹 절연막으로 구성될 수 있다. 한편, 블록킹 절연막은 서로 다른 유전 물질로 이루어진 제 1 및 제 2 블록킹 절연막들(미도시)으로 구성될 수도 있다. 이에 더하여, 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막(145b)보다 작고 전하 저장막(145a)보다 큰 밴드 갭을 갖는 물질들 중의 한가지로 형성되고, 다른 하나는 이보다 작은 유전 상수를 갖는 물질로 형성될 수 있다. 예를 들면, 제 1 및 제 2 블록킹 절연막들중의 하나는 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나를 포함하고, 다른 하나는 실리콘 산화막일 수 있다. 이런 측면에서, 제 1 및 제 2 블록킹 절연막들의 유효 유전율은 터널 절연막보다 실질적으로 클 수 있다.
도 14에 도시된 실시예에 따르면, 수직 절연 패턴(145)은 터널 절연막으로 구성되고, 수평 절연막(180)은 전하 저장막(180a) 및 블록킹 절연막(180b)으로 구성될 수 있다.
한편, 본 발명의 실시예들에 따른 3차원 반도체 장치는 상변화 메모리 장치, 가변저항 메모리 장치, 자성 메모리 장치일 수 있다. 이러한 경우, 본 발명의 실시예들에 따른 수직 절연 패턴(145) 및 수평 절연막(180) 중 적어도 어느 하나는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 15는 본 발명의 실시예들의 제조 방법에 따라 제조된 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 본 발명의 실시예들의 제조 방법에 따라 제조된 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 17은 본 발명의 실시예들의 제조 방법에 따라 제조된 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (9)
- 기판 상에 절연막들 및 희생막들이 번갈아 반복적으로 적층된 적층 구조체를 형성하는 것;
상기 적층 구조체를 관통하는 복수의 수직 구조체들을 형성하는 것;
상기 적층 구조체를 패터닝하여 번갈아 반복적으로 적층되는 절연 패턴들 및 희생 패턴들을 정의하는 트렌치들을 형성하는 것;
상기 희생 패턴들을 제거하여 상기 절연 패턴들 사이에서 상기 수직 구조체들의 일부분들을 노출시키는 리세스 영역들을 형성하는 것;
상기 리세스 영역들을 컨포말하게 덮는 수평 절연막을 형성하는 것;
상기 수평 절연막이 형성된 리세스 영역들 각각에 국소적으로 분리 패턴을 형성하는 것; 및
상기 분리 패턴이 형성된 상기 리세스 영역들 각각에 도전 패턴을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 분리 패턴은 상기 수평 절연막에 대해 식각 선택성을 갖는 물질로 형성되는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 분리 패턴을 형성하는 것은,
상기 수평 절연막이 형성된 상기 리세스 영역들을 채우는 분리막을 형성하는 것; 및
상기 분리막의 일부를 선택적으로 제거하여 상기 절연 패턴들 사이에서 상기 수평 절연막의 일부분을 노출시키는 분리 리세스 영역들을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 3 항에 있어서,
상기 분리 리세스 영역들을 형성하는 것은 상기 트렌치들 사이 간격의 절반보다 작은 깊이로, 상기 분리막의 측벽을 수평적으로 리세스하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 도전 패턴을 형성하기 전에, 상기 수평 절연막 및 상기 분리 패턴이 형성된 상기 리세스 영역들 각각에 캐핑막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 분리 패턴은 수평적으로 인접하는 한 쌍의 수직 구조체들 사이에 배치되는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 수직 구조체들을 형성하는 것은,
상기 적층막 구조체를 관통하여 상기 하부 절연막을 노출시키는 개구부를 형성하는 것;
상기 개구부의 내벽을 덮는 수직 절연막 및 제 1 반도체막을 차례로 형성하는 것; 및
상기 개구부의 바닥에서 상기 제 1 반도체막, 상기 수직 절연막 및 상기 하부 절연막을 관통하여 상기 기판에 접속되는 제 2 반도체막을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 7 항에 있어서,
상기 리세스 영역들을 형성하는 것은, 상기 수직 절연막의 일부분들을 노출시키는 것인 3차원 반도체 장치의 제조 방법. - 제 7 항에 있어서,
상기 수평 절연막 및 상기 수직 절연 패턴 중 어느 하나는 데이터 저장막을 포함하는 3차원 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120005220A KR20130084434A (ko) | 2012-01-17 | 2012-01-17 | 3차원 반도체 장치의 제조 방법 |
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|---|---|
| KR20130084434A true KR20130084434A (ko) | 2013-07-25 |
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ID=48995043
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| KR1020120005220A KR20130084434A (ko) | 2012-01-17 | 2012-01-17 | 3차원 반도체 장치의 제조 방법 |
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| KR (1) | KR20130084434A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160086473A (ko) * | 2015-01-09 | 2016-07-20 | 삼성전자주식회사 | 반도체 소자의 계측 방법, 및 이를 이용한 반도체 소자의 제조방법 |
| KR20200083050A (ko) * | 2018-12-31 | 2020-07-08 | 에스케이하이닉스 주식회사 | 3 차원 반도체 소자의 제조를 위한 웨이퍼-레벨 변형 예측 방법 |
| CN113629060A (zh) * | 2020-05-07 | 2021-11-09 | 爱思开海力士有限公司 | 半导体装置及半导体装置的制造方法 |
-
2012
- 2012-01-17 KR KR1020120005220A patent/KR20130084434A/ko not_active Application Discontinuation
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